JPH06334524A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【目的】 消費電力及び消費電力の変動のピークの低減
を図ると共に、入出力ピンの数の減少も図る。 【構成】 スイッチングコンパレータＣ１〜Ｃn は、ア
ナログ入力信号Ａinとそれぞれの論理閾値とに従って、
その比較結果を出力する。それぞれの論理閾値は、アナ
ログ入力信号Ａinの取り得る範囲内に設定されている。
これらスイッチングコンパレータＣ１〜Ｃn は、例えば
チョッパ型コンパレータに比べ、その消費電力が少な
い。又、変化検出回路１６a は、コンパレータ出力Ｃa
１〜Ｃa n を入力し、該コンパレータ出力Ｃa １〜Ｃa
n の変化を検出して、変化検出信号Ｘ１〜Ｘn として出
力する。前記スイッチングコンパレータＣ１〜Ｃn 以降
の回路、例えばラッチ回路等を該変化検出信号Ｘ１〜Ｘ
n にて動作させることで、前記アナログ入力信号Ａinの
電圧に変化が無い時の消費電力の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ入力値をデジ
タル値に変換するＡ／Ｄコンバータに係り、特に、消費
電力を抑えることができ、又、入力信号の数や該入力信
号用の入出力ピンの数等を低減することができるＡ／Ｄ
コンバータに関する。

【０００２】

【従来の技術】Ａ／Ｄコンバータは、計測装置、例えば
デジタルボルトメータやプログラマブル電源など、工業
用分野では古くから用いられている。又、近年、Ａ／Ｄ
コンバータは、コンパクトディスクプレーヤなどの民生
用や、デジタル回線に電話を接続するためのコーデック
などの特殊分野などにも用いられるようになっている。

【０００３】又、家庭用ＶＴＲ（video tape recorder
）装置での特殊再生やノイズリダクション用として、
６〜８ビットの１０〜２０ＭＨz の高速動作が可能なＡ
／Ｄコンバータが使用されている。比較的大容量のＤＲ
ＡＭ（dynamic random accessmemory）が比較的安価に
用いられるようになるなど、近年のデジタル技術の発達
によって、Ａ／Ｄコンバータは、画像処理装置やデジタ
ルシグナルプロセッサなど、広範囲に用いられている。
このような画像処理装置やデジタルシグナルプロセッサ
などに用いられるＡ／Ｄコンバータは、より高速な動作
が要求される。

【０００４】高速動作が可能なＡ／Ｄコンバータとして
は、フラッシュ型Ａ／Ｄコンバータが知られている。こ
のフラッシュ型Ａ／Ｄコンバータは、例えばこれがn ビ
ットのフラッシュ型Ａ／Ｄコンバータである場合には、
合計（２ⁿ −１）個のコンパレータを同時動作させてＡ
／Ｄ変換するというものである。これら合計（２ⁿ −
１）個の各コンパレータには、合計２ⁿ 個の同一抵抗値
の抵抗素子が直列接続されたラダー抵抗を用いて基準電
圧を分圧した、電圧の互いに異なる比較参照電圧がそれ
ぞれ入力されている。従って、個々のコンパレータは、
それぞれに入力された比較参照電圧とアナログ信号電圧
とを比較する。又、このような合計（２ⁿ−１）個のコ
ンパレータによる比較結果に基づいて、エンコードされ
たn ビットのデジタル信号を出力する。このようなフラ
ッシュ型Ａ／Ｄコンバータによれば、積分型Ａ／Ｄコン
バータや逐次比較型Ａ／Ｄコンバータに比べ、はるかに
高速に、入力されたアナログ信号電圧に対応するデジタ
ル信号を得ることができる。

【０００５】又、高速動作が可能なＡ／Ｄコンバータに
関して、特公平２−３９１３６では、近年２ステップフ
ラッシュ型Ａ／Ｄコンバータと呼ばれるものに関する技
術が開示されている。該特公平２−３９１３６で開示さ
れている２ステップフラッシュ型Ａ／Ｄコンバータは、
例えばこれが（m ＋n ）ビットＡ／Ｄコンバータの場
合、まず合計（２^m −１）個のコンパレータを用いて上
位m ビットに相当するＡ／Ｄ変換を行い、この後、該上
位m ビットに相当するＡ／Ｄ変換の結果に基づいて、合
計（２ⁿ −１）個の別のコンパレータを用いて下位n ビ
ットに相当するＡ／Ｄ変換を行うというものである。従
って、該２ステップフラッシュ型Ａ／Ｄコンバータに用
いられるコンパレータの個数は、合計（２^m ＋２ⁿ −
２）個であり、前述の一般的なフラッシュ型Ａ／Ｄコン
バータに比べ非常に減少することができる。

【０００６】又、このような２ステップフラッシュ型Ａ
／Ｄコンバータのコンパレータとして、近年、チョッパ
型コンパレータが用いられている。このチョッパ型コン
パレータは、ＣＭＯＳ（complementary metal oxide se
miconductor ）インバータの入力に直列接続されたコン
デンサへと、まずアナログ信号電圧を入力し、この際、
該ＣＭＯＳインバータのその入力と出力とを短絡させる
ことにより、該アナログ信号電圧に対応する電荷Ｑを該
コンデンサへと蓄える。この後、該ＣＭＯＳインバータ
のその入力と出力を開放させ、前記アナログ信号電圧が
入力されていたコンデンサを比較参照電圧へと接続す
る。このとき、前記ＣＭＯＳインバータの出力は、前記
アナログ信号電圧と前記比較参照電圧との差の値の正負
に従った出力となる。

【０００７】又、特開平１−２５９６２８では、Ａ／Ｄ
変換器に用いられるコンパレータ、特に差動増幅器を用
いたコンパレータにおいて、補正入力端子を設けるとい
う技術が開示されている。前記差動増幅器を用いたコン
パレータは、前述のチョッパ型コンパレータと共に、前
記Ａ／Ｄコンバータに広く用いられるコンパレータであ
る。該特開平１−２５９６２８で開示されている技術に
よれば、オフセット電圧のばらつきの影響を受けない、
高精度・高速のＡ／Ｄ変換器を提供することができる。
例えば、前記差動増幅器を用いるコンパレータのＭＯＳ
（metal oxidesemiconductor ）トランジスタを用いた
場合の、ペアで用いるトランジスタの閾値電圧の不揃い
によるオフセット電圧のばらつきの問題を低減すること
ができる。

【０００８】

【発明が達成しようとする課題】しかしながら、前述の
フラッシュ型Ａ／Ｄコンバータは、前記積分型Ａ／Ｄコ
ンバータや前記逐次比較型Ａ／Ｄコンバータに比べ、遥
かに高速変換することができるという利点を有する反
面、その消費電力が多いという問題がある。

【０００９】又、前述の２ステップフラッシュ型Ａ／Ｄ
コンバータにおいても、通常の前記フラッシュ型Ａ／Ｄ
コンバータに比べ、その用いられるコンパレータの個数
が減少されているとは言え、やはりその消費電力が多い
という問題がある。

【００１０】又、前記Ａ／Ｄコンバータに用いられる前
記チョッパ型コンパレータは、比較される２つの電圧、
即ちアナログ入力値と比較参照電圧とを交互に入力す
る。このように、該チョッパ型コンパレータは、Ａ／Ｄ
変換中にはダイナミックな動作を行うので、消費電力が
比較的大きいという問題がある。

【００１１】一方、前記Ａ／Ｄ変換器に用いられる前記
差動増幅器を用いたコンパレータは、その差動増幅器が
一般的には定電流源を備えているものであり、常時、一
定電源電流が流れてしまう。このため、消費電力の低減
には問題があった。

【００１２】本発明は、前記従来の問題点を解決するべ
く成されたもので、消費電力を抑えることができ、又、
入力信号の数や該入力信号用の入出力ピンの数等を低減
することができるＡ／Ｄコンバータを提供することを目
的とする。

【００１３】

【課題を達成するための手段】本発明は、アナログ入力
値をデジタル値に変換するＡ／Ｄコンバータにおいて、
コンパレータ入力と所定論理閾値とに従って、スイッチ
ング能動素子にてコンパレータ出力を出力すると共に、
又、前記スイッチング能動素子に関する回路パラメータ
を調整することによって、前記論理閾値が前記アナログ
入力値の取り得る範囲内に設定されたスイッチングコン
パレータと、前記コンパレータ出力を入力し、該コンパ
レータ出力の変化を検出して変化検出信号を出力する変
化検出回路とを備え、又、前記コンパレータ入力へと前
記アナログ入力値を導入するようにし、更に、前記コン
パレータ出力に基づいて前記デジタル値を決定する動作
の少なくとも一部を、前記変化検出信号に同期して実行
するようにしたことにより、前記課題を達成したもので
ある。

【００１４】

【作用】前述の通り、前記Ａ／Ｄコンバータに一般的に
用いられている前記チョッパ型コンパレータや、前記差
動増幅器を用いるコンパレータには、それぞれ改善すべ
き課題がある。本発明は、このような課題を解決するた
め、従来とは異なるコンパレータを見出して成されたも
のである。又、このような従来とは異なるコンパレータ
を用いたＡ／Ｄコンバータにおいて、消費電力を抑える
ことができ、又、入力信号の数や該入力信号用の入出力
ピンの数等を低減可能な構成を見出しなされたものであ
る。

【００１５】図１は、本発明の要旨を示すブロック図で
ある。

【００１６】この図１に示される如く、スイッチングコ
ンパレータＣ１〜Ｃn のそれぞれの出力には、それぞれ
変化検出回路１６a が接続されている。即ち、１つの前
記スイッチングコンパレータＣ１〜Ｃn に対して、１つ
の変化検出回路１６a が接続され、１組として用いられ
ている。前記スイッチングコンパレータＣ１〜Ｃn のそ
れぞれには、アナログ入力Ａinが入力されている。一
方、これらスイッチングコンパレータＣ１〜Ｃn から
は、コンパレータ出力Ｃa １〜Ｃa n が出力されてい
る。又、前述したように、該コンパレータ出力Ｃa １〜
Ｃa n は、それぞれ対応する前記変化検出回路１６a に
も入力されている。又、それぞれの前記変化検出回路１
６a は、変化検出信号Ｘ１〜Ｘn を出力する。

【００１７】まず、本発明の１つ目の特徴の、前記スイ
ッチングコンパレータＣ１〜Ｃn について説明する。

【００１８】用いられているトランジスタなどの能動素
子が、その出力駆動時にその駆動の度合が連続的に動作
するもの（以降、アナログ能動素子と称する）を用い
る、例えば前記差動増幅器などに比べ、インバータなど
の論理ゲートの如く、トランジスタなど用いられる能動
素子がその出力駆動時にオン又はオフに不連続に、ある
いはほぼ不連続に切り替わるもの（以降、スイッチング
能動素子と称する）を用いるものの方が、はるかに高速
動作が可能であることに着目して成されたものである。

【００１９】例えば、ＤＴＬ（diode-transistor logi
c）論理ゲート、ＴＴＬ（transistor-transistor logic
）論理ゲート、ＥＣＬ（emitter-coupled logic ）論
理ゲートあるいはＣＭＯＳ論理ゲートなどは、その論理
入力と所定論理閾値とに従って、トランジスタなどの前
記スイッチング能動素子にて所定の論理出力を出力す
る。本発明は、このような論理ゲートをコンパレータと
して用いるという、全く新しい観点に基づいて成された
ものである。このような前記スイッチング能動素子を用
いた論理ゲートは、前記アナログ能動素子にて構成され
る前記差動増幅器を用いたコンパレータに比べ、はるか
に高速動作が可能である。

【００２０】即ち、本発明では、前述のように、論理入
力と所定論理閾値とに従って、トランジスタなどの前記
スイッチング能動素子にて論理出力を出力するもの、例
えば論理ゲートについて、前記論理入力をコンパレータ
入力とし、前記論理出力をコンパレータ出力とし、これ
によって、前記コンパレータ入力と前記所定論理閾値と
を比較するというスイッチングコンパレータとしてい
る。

【００２１】又、該スイッチングコンパレータは、前記
スイッチング能動素子に関する回路パラメータを調整す
ることによって、前記論理閾値を所望の値に設定するよ
うにしている。該スイッチングコンパレータにて設定さ
れる前記論理閾値のその値は、前記コンパレータ入力へ
と入力される、デジタル値に変換されるアナログ入力値
の取り得る範囲内に設定される。前記スイッチングコン
パレータの前記論理閾値を設定するために行われる、該
スイッチングコンパレータ中の前記スイッチング能動素
子に関する回路パラメータの調整は、例えば、前記ス
イッチング能動素子の増幅率β、前記スイッチング能
動素子のオン抵抗、前記スイッチング能動素子のオフ
抵抗、前記スイッチング能動素子のスレッショルド電
圧、前記スイッチング能動素子に印加される電圧など
によって調整することができる。

【００２２】例えば、前記スイッチング能動素子の前記
増幅率や前記オン抵抗や前記オフ抵抗は、該スイッチン
グ能動素子が例えばＭＯＳトランジスタの場合、そのゲ
ート幅Ｗやゲート長Ｌにて調整することが可能である。
又、前記スイッチング能動素子に印加される電圧は、抵
抗素子の抵抗値などによって調整することができ、又、
当該スイッチング能動素子を備える前記スイッチングコ
ンパレータ全体に供給される電源の電圧によっても調整
することができる。本第１発明は、前記論理閾値を設定
するためのこのような回路パラメータの調整を、具体的
に限定するものではない。

【００２３】なお、本発明に用いられる前記スイッチン
グコンパレータを本発明は具体的に限定するものではな
く、前述の通り、そのコンパレータ入力と所定論理閾値
とに従って、所定のスイッチング能動素子にてそのコン
パレータ出力を出力できるものであればよく、又、その
回路パラメータを調整することによって、前記論理閾値
が前記アナログ入力値の取り得る範囲内の所望値に設定
可能なものであればよい。例えば、該スイッチングコン
パレータの構成は、ＣＭＯＳインバータの構成であって
もよい。このようなＣＭＯＳインバータの構成とするこ
とにより、該スイッチングコンパレータに係る消費電力
を減少することが可能である。ＣＭＯＳインバータは、
その出力が変化しない定常状態には、消費電力は極めて
少なくなる。更に、該スイッチングコンパレータがＣＭ
ＯＳインバータであっても、あるいはそうでなくても、
前記特公平２−３９１３６など、一般的なＡ／Ｄコンバ
ータを必要とする、電圧の互いに異なる多数の比較参照
電圧を基準電圧から分圧して発生するラダー抵抗を、本
発明では不要とすることも可能であり、この場合には、
該ラダー抵抗に係る消費電力が不要となる。比較して、
前記差動増幅器を用いるコンパレータでは、一般的には
該差動増幅器に定電流源を備え、定常的な消費電力が発
生してしまう。

【００２４】又、本実施例での前記論理閾値の設定のた
めの前記スイッチング能動素子に関する回路パラメータ
の調整には、前述の通り、様々なものがあり、本発明は
これを限定するものではない。しかしながら、該論理閾
値の設定を、本発明に係る前記スイッチングコンパレー
タに供給される供給電源電圧の調整によれば、例えば、
該スイッチングコンパレータの製造プロセスにおけるば
らつきによる該論理閾値の変動を低減することが可能で
ある。又、このようなスイッチングコンパレータを半導
体集積回路化した場合、その前記論理閾値はその供給電
源の電圧にて調整されるため、前記論理閾値が互いに異
なる複数の前記スイッチングコンパレータを、その集積
回路パターンが同一のものとして作り込むことが可能で
ある。例えば、作り込まれるトランジスタの大きさや形
状などを前記スイッチングコンパレータ間で同一にする
ことができ、集積回路レイアウトパターン設計の作業量
の低減などを図ることが可能である。

【００２５】又、本発明に係る前記スイッチングコンパ
レータは、その前記論理閾値が可変とされたものであっ
てもよい。例えば、複数の閾値可変スイッチ素子にて構
成される閾値可変スイッチ群にて、前記スイッチングコ
ンパレータの前記論理閾値を決定する回路パラメータを
切り替え、該論理閾値を可変とするようにしてもよい。
例えば、前記閾値可変スイッチ群の個々の前記閾値可変
スイッチ素子のオンオフにて、複数の前記スイッチング
能動素子によって構成されるスイッチング能動素子群
の、互いに並列に接続されるその前記スイッチング能動
素子の個数を変化させ、これによって前記論理閾値を変
化させるようにしてもよい。このような前記論理閾値が
可変の本発明に係る前記スイッチングコンパレータによ
れば、デジタル値に変換する前記アナログ入力値を複数
の前記論理閾値と比較するということを、１つの前記ス
イッチングコンパレータにて行うことが可能であり、前
記Ａ／Ｄコンバータに用いられるコンパレータの個数を
減少することが可能である。

【００２６】次に、本発明のもう１つの特徴、即ち前記
変化検出回路１６a について説明する。該変化検出回路
は、以上説明した別の本発明の特徴のコンパレータの次
段として用いられるものである。

【００２７】前記変化検出回路１６a それぞれは、それ
ぞれに対応する前記スイッチングコンパレータＣ１〜Ｃ
n が出力するコンパレータ出力Ｃa １〜Ｃa n を入力す
る。又、該変化検出回路１６a は、該コンパレータ出力
Ｃa １〜Ｃa n の変化を検出し、該検出結果を変化検出
信号Ｘ１〜Ｘn として出力する。

【００２８】本発明はこのような変化検出回路１６a を
具体的に限定するものではなく、例えば、種々の微分回
路等を用いることができる。後述する実施例において該
変化検出回路１６a は、前記コンパレータ出力Ｃa １〜
Ｃa n に相当する信号を遅延する所定の遅延回路１６c
を用いるようにしている。又、該実施例では、該遅延回
路１６c のその入力の論理状態とその出力の論理状態と
のＥＯＲ（exclusiveＯＲ）論理ゲートに入力するよう
にし、該ＥＯＲ論理ゲートの出力を前述のような変化検
出信号としている。このように、前記変化検出回路１６
a は、前記コンパレータ出力Ｃa １〜Ｃa n の変化を検
出することができるものであればよい。

【００２９】本発明の前述のようなスイッチングコンパ
レータＣ１〜Ｃn の前記コンパレータ出力Ｃa １〜Ｃa
n を入力し、用いる、該スイッチングコンパレータＣ１
〜Ｃn 以降の回路、例えばエンコーダ回路やラッチ回路
等は、その入力される論理状態や出力される論理状態、
又その回路内での論理状態の変化時に、それぞれの消費
電力が増加するものが多い。

【００３０】例えば、ＣＭＯＳ論理ゲートは、このよう
な論理状態の変化時にその消費電力が増加する。これ
は、ＣＭＯＳ論理ゲートのその出力の論理状態の変化時
に、その出力をＨ状態へとスイッチングするＰチャネル
ＭＯＳトランジスタと、その出力をＬ状態へとスイッチ
ングするＮチャネルＭＯＳトランジスタとが共にオン状
態となってしまったり、共にオン状態に近い状態となっ
てしまうためである。このようにその出力をＨ状態にス
イッチングするものとその出力をＬ状態へとスイッチン
グするものとが共にオン状態あるいはオン状態に近い状
態となってしまうと、直列状態にあるこれらスイッチン
グ手段を経て、電源側からグランド側へと貫通電流が流
れてしまう。このような貫通電流は、そのＣＭＯＳ論理
ゲートの出力の論理状態の変化時に生じる瞬間的なもの
であるが、論理回路全体の消費電力を増大してしまうだ
けでなく、瞬間的な電源電流の増加によって、電源ノイ
ズを発生してしまうという問題もある。

【００３１】従って、このようなＣＭＯＳ論理ゲート等
を用いる前記スイッチングコンパレータＣ１〜Ｃn 以降
の論理回路の消費電力を低減するためには、このような
論理回路のその入力の論理状態やその出力の論理状態、
又その内部の論理状態が変化する頻度が少ないことが望
ましい。本発明はこのような点に着目してなされたもの
である。

【００３２】即ち、本発明では、前述のような変化検出
回路１６a が出力する前記変化検出信号Ｘ１〜Ｘn を用
い、前記アナログ入力Ａinの変化による前記スイッチン
グコンパレータＣ１〜Ｃn の前記コンパレータ出力Ｃa
１〜Ｃa n が変化した時のみ、これ以降の論理回路等を
動作させることが可能としている。例えば後述する実施
例の如く、前述のような変化検出信号Ｘ１〜Ｘn を用い
て、前記スイッチングコンパレータＣ１〜Ｃn 以降の例
えばラッチ回路等を動作させるようにする。このように
前記変化検出信号Ｘ１〜Ｘn を用いて、前記スイッチン
グコンパレータ群Ｃ１〜Ｃn 以降の論理回路を動作させ
るようにした場合、その消費電力を低減することができ
る。特に、このような後段の論理回路が例えばＣＭＯＳ
論理ゲートを用いたものである場合には、前記アナログ
入力Ａinが変化せず、又前記コンパレータ出力Ｃa １〜
Ｃa n が変化しない場合には、基本的にその後段の、こ
のようにＣＭＯＳ論理ゲートを用いた論理回路の消費電
力をほぼゼロとすることも可能である。

【００３３】以上説明した通り、本発明によれば、前述
した本発明のスイッチングコンパレータＣ１〜Ｃn 自体
低消費電力であり、又本発明の前記変化検出回路１６a
が出力する前記変化検出信号Ｘ１〜Ｘn を用いること
で、これらスイッチングコンパレータＣ１〜Ｃn 以降の
論理回路の低消費電力化をも図ることが可能である。

【００３４】例えば、前記スイッチングコンパレータＣ
１〜Ｃn については、一般的には、前述したような従来
から用いられるチョッパ型コンパレータや、前述した従
来から用いられる差動増幅器を用いるコンパレータ等に
比べ、その消費電力が少ないものである。前記チョッパ
型コンパレータは、Ａ／Ｄ変換中にそのアナログ入力を
Ａ／Ｄ変換する際、随時、瞬間的な消費電力が生じてし
まう。該チョッパ型コンパレータでは、Ａ／Ｄ変換のた
びに、そのアナログ入力が変化しても、しなくても、該
アナログ入力のサンプルに用いるコンデンサの電荷をシ
ョートするため、必ず消費電力が生じてしまう。又、前
記差動増幅器については、その内部に定電流源を備える
という構成上、常時消費電流が流れてしまう。即ち、こ
のような差動増幅器を用いるコンパレータにおいても、
これに入力されるアナログ入力が変化してもしなくて
も、常時消費電力が生じてしまう。

【００３５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３６】図２は、本発明が適用された実施例のＡ／
Ｄコンバータの全体構成を示すブロック図である。

【００３７】この図２に示される如く、本実施例のＡ／
Ｄコンバータは、主としてコンパレータ群１２と、コン
パレータ電源回路１４と、変化検出回路群１６と、ラッ
チ回路群１８と、多入力ＮＯＲ論理ゲート２０と、不一
致検出回路２２と、エンコーダ部２４と、出力回路部２
６とにより構成されている。このような構成の本実施例
のＡ／Ｄコンバータは、入力されるアナログ入力信号Ａ
inをＡ／Ｄ変換し、合計４ビットのデジタル出力信号Ｄ
０〜Ｄ３を出力するものである。

【００３８】まず、前記コンパレータ群１２は、前述し
たような本発明の特徴であるスイッチングコンパレータ
を合計１５個備える。これらスイッチングコンパレータ
それぞれには、前記コンパレータ電源回路１４が出力す
る供給電源ＶＲ１〜ＶＲ１５それぞれを電源として入力
する。これら合計１５個のスイッチングコンパレータ
は、互いに異なる電圧の前記供給電源ＶＲ１〜ＶＲ１５
をそれぞれ入力することで、その論理閾値Ｖ_THが互いに
異なるようにされている。

【００３９】又、当該コンパレータ群１２は、このよう
な合計１５個のスイッチングコンパレータを用いること
で、前記デジタル出力信号Ｄ０〜Ｄ３のビット数、即ち
４ビットに対応する合計１５段階の、前記アナログ入力
信号Ａinの取り得る値の範囲に対応した論理閾値を用い
た一連の比較を行う。即ち、これらコンパレータ出力Ｃ
a １〜Ｃa １５は、前記アナログ入力信号Ａinがそのス
イッチングコンパレータの論理閾値Ｖ_THよりも大きい場
合にはＬ状態となる。一方、これらコンパレータ出力Ｃ
a １〜Ｃa １５において、前記アナログ入力信号Ａinが
対応する前記スイッチングコンパレータの論理閾値Ｖ_TH
よりも小さい場合にはＨ状態となる。

【００４０】前記変化検出回路群１６は、前記コンパレ
ータ群１２からの前記コンパレータ出力Ｃa １〜Ｃa １
５を入力する。又、該変化検出回路群１６は、これらコ
ンパレータ出力Ｃa １〜Ｃa １５の出力の変化を検出し
て、変化検出信号Ｘ１〜Ｘ１５を出力する。これら変化
検出信号Ｘ０〜Ｘ１５は、対応する前記コンパレータ出
力Ｃa １〜Ｃa １５、あるいは対応する前記コンパレー
タ出力Ｃb １〜Ｃb １５が、Ｌ状態からＨ状態へと変化
したり、あるいはＨ状態からＬ状態へと変化した、その
論理状態の変化時に、Ｈ状態のパルス信号を出力する。
なお、該変化検出回路群１６は、入力される前記コンパ
レータ出力Ｃa １〜Ｃa １５をそのまま出力せず、これ
らコンパレータ出力Ｃa １〜Ｃa １５それぞれが遅延さ
れたコンパレータ出力Ｃb １〜Ｃb １５を出力する。

【００４１】前記ラッチ回路群１８は、前記変化検出回
路群１６からの前記コンパレータ出力Ｃb １〜Ｃb １５
を入力する。又、該ラッチ回路群１８は、前記変化検出
信号Ｘ１〜Ｘ１５がＬ状態のときに、対応する前記コン
パレータ出力Ｃb １〜Ｃb １５を保持する。このように
保持された前記コンパレータ出力Ｃb １〜Ｃb １５は、
それぞれコンパレータ出力Ｃc １〜Ｃc １５として出力
される。なお、該ラッチ回路群１８については、図１０
を用いて詳しく後述する。

【００４２】前記多入力ＮＯＲ論理ゲート２０は、合計
１５本の前記変化検出信号Ｘ１〜Ｘ１５を入力し、これ
ら変化検出信号Ｘ１〜Ｘ１５全ての論理和を反転させた
ものを、変化検出信号ＯＣとして出力する。即ち、該多
入力ＮＯＲ論理ゲート２０は、前記変化検出信号Ｘ１〜
Ｘ１５の少なくともいずれか１つがＨ状態となると、前
記変化検出信号ＯＣをＬ状態とする。

【００４３】前記不一致検出回路２２は、前記ラッチ回
路群１８からの前記コンパレータ出力Ｃc １〜Ｃc １５
を入力し、不一致検出信号Ｃd ０〜Ｃd １５を出力す
る。該不一致検出回路２２は、前記コンパレータ出力Ｃ
c １〜Ｃc １５において、最も上位側（Ｃc １５側）の
Ｌ状態となっているものと、最も下位側（Ｃc １側）と
なっているＨ状態のものとの境界を検出する。又、検出
されたこのようなＬ状態とＨ状態との境界部分に従っ
て、前記不一致検出信号Ｃd ０〜Ｃd １５のいずれか１
つをＨ状態とする。

【００４４】前記コンパレータ出力Ｃc １〜Ｃc １５
は、前記アナログ入力信号Ａinの電圧が増加するにつ
れ、コンパレータ出力Ｃc １側からコンパレータ出力Ｃ
c １５側へと順次Ｌ状態になる。即ち、前記アナログ入
力信号Ａinの最小電圧から最大電圧までのその値が取り
得る範囲、即ちそのフルスケールにおいて、該最小電圧
時には、前記コンパレータ出力Ｃa １〜Ｃa １５や前記
コンパレータ出力Ｃc １〜Ｃc １５は、全てＨ状態とな
る。一方、該最大電圧時には、前記コンパレータ出力Ｃ
a １〜Ｃa １５及び前記コンパレータ出力Ｃc １〜Ｃc
１５は、全てＬ状態となる。一方、前記不一致検出回路
２２が出力する前記不一致検出信号Ｃd ０〜Ｃd １５
は、前記アナログ入力信号Ａinの電圧の大きさに従っ
て、いずれか１つのみがＨ状態となる。

【００４５】前記エンコーダ部２４は、前記不一致検出
回路２２からの前記不一致検出信号Ｃd ０〜Ｃd １５
を、前記変化検出信号ＯＣに同期してコード化する。即
ち、該エンコーダ部２４は、いずれか１つがＨ状態とな
っている前記不一致検出信号Ｃd ０〜Ｃd １５に従って
コード化し、Ｈ状態となっているものがよりＣd １５側
となるに従って、そのコード化されたものの値は大きく
なる。又、そのコード化されたものは、４ビットの２進
数として、又、デジタル出力信号Ｄa ０〜Ｄa ３として
出力される。該デジタル出力信号Ｄa ０はこのような４
桁の２進数のＬＳＢ（least signifcant bit）となって
いる。一方、前記デジタル出力信号Ｄa ３は、このよう
な４桁の２進数のＭＳＢ（most significant bit）とな
っている。なお、該エンコーダ部２４については、図１
２及び図１３を用いて詳しく後述する。

【００４６】前記出力回路部２６は、前記エンコーダ部
２４からの前記デジタル出力信号Ｄa ０〜Ｄa ３を前記
変化検出信号ＯＣに従ってラッチし、これを前記デジタ
ル出力信号Ｄ０〜Ｄ３として出力する。なお、該出力回
路部２６については、図１４を用いて詳しく後述する。

【００４７】図３は、本実施例に用いられる前記コンパ
レータ群の回路図である。

【００４８】この図３に示される如く、前記図２の前記
コンパレータ群１５は、合計１５個のスイッチングコン
パレータＣ１〜Ｃ１５により構成されている。これらス
イッチングコンパレータＣ１〜Ｃ１５それぞれには、グ
ランドＧＮＤに対して、供給電源ＶＲ１〜ＶＲ１５が供
給されている。これら供給電源ＶＲ１〜ＶＲ１５の電圧
の大小関係は、次の通りである。

【００４９】 ＶＲ１５＞ＶＲ１４＞ＶＲ１３＞ＶＲ１２＞ＶＲ１１＞
ＶＲ１０＞ＶＲ９＞ＶＲ８＞ＶＲ７＞ＶＲ６＞ＶＲ５＞
ＶＲ４＞ＶＲ３＞ＶＲ２＞ＶＲ１………（１）

【００５０】これらスイッチングコンパレータＣ１〜Ｃ
１５は、このように供給される電源の電圧に従って、そ
れぞれの論理閾値Ｖ_THが設定されている。即ち、前記ス
イッチングコンパレータＣ１よりも前記スイッチングコ
ンパレータＣ２の論理閾値Ｖ _THが高い。又、スイッチン
グコンパレータＣ１５側になるにつれ、そのスイッチン
グコンパレータＣ１〜Ｃ１５のそれぞれの論理閾値Ｖ_TH
はより高くなる。互いに異なるこれらスイッチングコン
パレータＣ１〜Ｃ１５のそれぞれの論理閾値Ｖ _THは、前
記アナログ入力信号Ａinのフルスケールの最小電圧と最
大電圧との間を１６等分したものに対応している。

【００５１】又、これらスイッチングコンパレータＣ１
〜Ｃ１５それぞれには、前記アナログ入力信号Ａinが入
力され、このようにそれぞれ設定されている論理閾値Ｖ
_THと比較される。それぞれのスイッチングコンパレータ
Ｃ１〜Ｃ１５それぞれの論理閾値Ｖ_THに対して、前記ア
ナログ入力信号Ａinの電圧の方が高い場合には、そのス
イッチングコンパレータＣ１〜Ｃ１５の出力はＬ状態と
なる。一方、それぞれのスイッチングコンパレータＣ１
〜Ｃ１５の論理閾値Ｖ_THに対して、前記アナログ入力信
号Ａinの方が低い場合には、そのスイッチングコンパレ
ータＣ１〜Ｃ１５はＨ状態のコンパレータ出力Ｃa １〜
Ｃa １５を出力する。

【００５２】図４は、本発明が適用された実施例の前記
コンパレータ群に用いられるスイッチングコンパレータ
の回路図である。

【００５３】この図４においては、本発明が適用された
前記スイッチングコンパレータが示されている。該スイ
ッチングコンパレータの構成は、ＣＭＯＳインバータの
構成であり、その消費電力がより減少されている。該Ｃ
ＭＯＳインバータの消費電流は、主としてコンパレータ
出力Ｃout の変化時に流れるものである。

【００５４】この図４においては、前記スイッチングコ
ンパレータは、ＰチャネルＭＯＳトランジスタＴＰと、
ＮチャネルＭＯＳトランジスタＴＮとにより構成されて
いる。

【００５５】前記ＰチャネルＭＯＳトランジスタＴＰの
ソースは電源Ｖ_DD（又はＶＲn ）に接続され、該Ｐチャ
ネルＭＯＳトランジスタＴＰのドレインは前記コンパレ
ータ出力Ｃout 及び前記ＮチャネルＭＯＳトランジスタ
ＴＮのドレインに接続されている。即ち、該Ｎチャネル
ＭＯＳトランジスタＴＮのドレインは、前記Ｐチャネル
ＭＯＳトランジスタＴＰのドレインに接続されていると
共に、前記コンパレータ出力Ｃout にも接続されてい
る。該ＮチャネルＭＯＳトランジスタＴＮのソースは、
グランドＧＮＤに接続されている。前記ＰチャネルＭＯ
ＳトランジスタＴＰのゲート及び前記ＮチャネルＭＯＳ
トランジスタＴＮのゲートは、いずれもコンパレータ入
力Ｃinに接続されている。

【００５６】前記図４に示されるＣＭＯＳインバータの
構成の前記スイッチングコンパレータの前記論理閾値Ｖ
_THは、電源電圧をＶ_DDとし、前記ＰチャネルＭＯＳトラ
ンジスタＴＰの閾値をＶ_TPとし、前記ＮチャネルＭＯＳ
トランジスタＴＮの閾値をＶ _TNとすると、次式のように
表わすことができる。

【００５７】 Ｖ_TH＝｛Ｖ_DD＋Ｖ_TN・β_R ^1/2 −｜Ｖ_TP｜｝／｛１＋β_R ^1/2 ｝ …（２）

【００５８】なお、上記（２）式において、β_R は、前
記ＮチャネルＭＯＳトランジスタＴＮの増幅率β_N と前
記ＰチャネルＭＯＳトランジスタＴＰの増幅率β_P との
比であり、次式の通りである。

【００５９】β_R ＝β_N ／β_P …（３）

【００６０】又、前記ＮチャネルＭＯＳトランジスタＴ
Ｎの増幅率β_N 及び前記ＰチャネルＭＯＳトランジスタ
ＴＰの増幅率β_P は、いずれも、次式の増幅率βを求め
る式によって算出することができる。

【００６１】β＝μ・Ｃ_ox・Ｗ／Ｌ …（４）

【００６２】なお、上記（４）式において、μはキャリ
ア移動度であり、Ｃ_oxはそのＭＯＳトランジスタの単位
面積当りのゲート容量であり、Ｗはそのゲート幅であ
り、Ｌはそのゲート長である。

【００６３】これら（２）式〜（４）式に示されるとお
り、前記図４に示される前記ＣＭＯＳインバータによる
前記スイッチングコンパレータの前記論理閾値は、前記
図４に示される回路の、次に列挙するような回路パラメ
ータを調整することによって設定することが可能であ
る。

【００６４】（１）前記電源電圧Ｖ_DDの調整（（２）式
参照） （２）前記ＮチャネルＭＯＳトランジスタＴＮの前記閾
値Ｖ_TNの調整あるいは前記ＰチャネルＭＯＳトランジス
タＴＰの前記閾値Ｖ_TPの調整による（前記（２）式参
照） （３）前記ＮチャネルＭＯＳトランジスタＴＮの、前記
単位面積当りのゲート容量Ｃ_oxの調整、前記ゲート幅Ｗ
の調整、あるいは前記ゲート長Ｌの調整の少なくともい
ずれか１つの調整による（上記（２）式〜（４）式参
照） （４）前記ＰチャネルＭＯＳトランジスタＴＰの、前記
単位面積当りのゲート容量Ｃ_oxの調整、前記ゲート幅Ｗ
の調整、あるいは前記ゲート長Ｌの調整の少なくともい
ずれか１つの調整による（上記（２）式〜（４）式参
照）

【００６５】以上説明した通り、前記図４に示されるよ
うな、前記ＣＭＯＳインバータを用いた前記スイッチン
グコンパレータによれば、コンパレータ入力Ｃinと所定
論理閾値Ｖ_THとに従って、前記スイッチング論理素子、
即ち前記ＰチャネルＭＯＳトランジスタＴＰ及び前記Ｎ
チャネルＭＯＳトランジスタＴＮにてコンパレータ出力
Ｃout を出力することができる。又、前記（２）式〜前
記（４）式を用い説明した通り、前記論理閾値Ｖ_THは前
記コンパレータ入力Ｃinから入力される前記アナログ入
力値Ａinの取り得る範囲内に設定可能である。前記図４
に示されるようなＣＭＯＳインバータは、その動作速度
が１ＧＨz 程度のものも今日では可能である。従って、
前記第１スイッチングコンパレータ実施例によれば、高
速Ａ／Ｄ変換が可能なＡ／Ｄコンバータにも用いること
が可能なコンパレータを提供することができる。又、前
記図４に示されるような、ＣＭＯＳ型のインバータは、
特に消費電力が少なく、特に前記コンパレータ入力Ｃin
に入力されている信号が定常状態の際には、その消費電
力はほとんど０となる。

【００６６】なお、本発明に係る前記スイッチングコン
パレータは、前記図４に示される前述のようなＣＭＯＳ
インバータに限定されるものではなく、別の回路構成の
ＣＭＯＳ論理ゲートであってもよく、前記ＴＴＬ論理ゲ
ートや、前記ＤＴＬ論理ゲートや、あるいは前記ＥＣＬ
論理ゲートなどであってもよい。あるいは、図５に示さ
れるようなＥ−Ｄ（enhancement-depletion ）構成のＭ
ＯＳ論理ゲート（インバータ）であってもよい。

【００６７】この図５に示されるＭＯＳインバータは、
ＮチャネルＭＯＳトランジスタＴＮＤをエンハンスメン
トトランジスタ（enhancement transistor）として用
い、ＮチャネルＭＯＳトランジスタＴＮＬについては、
そのゲート−ソース間を短絡したデプリショントランジ
スタ（depletion transistor）とされた負荷デバイスと
して用いたものである。この図５に示されるような、Ｍ
ＯＳインバータの前記論理閾値Ｖ_THは、前記Ｎチャネル
ＭＯＳトランジスタＴＮＤの閾値をＶ_TND とし、前記Ｎ
チャネルＭＯＳトランジスタＴＮＬの閾値をＶ_TNL とす
ると、次式のように表わすことができる。

【００６８】 Ｖ_TH＝｛Ｖ_TND ・β_R ^1/2 −｜Ｖ_TNL ｜｝／｛１＋β_R ^1/2 ｝ …（５）

【００６９】なお、上記（５）式において、β_R は前記
ＮチャネルＭＯＳトランジスタＴＮＤの増幅率β_NDと、
前記ＮチャネルＭＯＳトランジスタＴＮＬの増幅率β_NL
との比であり、次式の通りである。

【００７０】β_R ＝β_ND／β_NL …（６）

【００７１】なお、上記（６）式に示される、前記Ｎチ
ャネルＭＯＳトランジスタＴＮＤの前記増幅率β_ND及び
前記ＮチャネルＭＯＳトランジスタＴＮＬの増幅率β_NL
は、いずれも、前記増幅率βを求める前記（４）式にて
算出することができる。

【００７２】図６は、前記実施例の複数のコンパレータ
に供給する互いに電圧の異なる複数の供給電源を発生す
る電源回路の回路図である。

【００７３】この図６においては、前記図２に示された
前記コンパレータ電源回路１４が示されている。該コン
パレータ電源回路１４は、合計１６個の抵抗素子Ｒ０〜
Ｒ１５と、合計１５個の電源バッファＢ１〜Ｂ１５にて
構成されている。

【００７４】合計１６個の前記抵抗素子Ｒ０〜Ｒ１５
は、順に直列接続されている。その最両端の端子ＶＲＴ
と端子ＶＲＢとの間には、所定の基準電圧Ｖs が印加さ
れている。前記端子ＶＲＴには前記基準電圧Ｖs のプラ
スが接続され、前記端子ＶＲＢには前記基準電圧Ｖs の
マイナスが接続されている。又、互いにその抵抗値が等
しい合計１６個の前記抵抗素子Ｒ０〜Ｒ１５の合計１５
個の直列接続点からは、合計１５個の比較参照電圧Ｖ１
〜Ｖ１５が取り出されている。

【００７５】合計１５個の前記電源バッファＢ１〜Ｂ１
５それぞれには、前記比較参照電圧Ｖ１〜Ｖ１５が入力
されている。これら電源電源バッファＢ１〜Ｂ１５のそ
れぞれは、それぞれに入力された前記比較参照電圧Ｖ１
〜Ｖ１５に対応する電圧の供給電源ＶＲ１〜ＶＲ１５を
出力する。これら供給電源ＶＲ１〜ＶＲ１５は、本実施
例に用いられている、合計１５個の後述するスイッチン
グコンパレータＣ１〜Ｃ１５それぞれに電源として供給
される。これら電源バッファＢ１〜Ｂ１５は、それぞれ
に入力される比較参照電圧Ｖ１〜Ｖ１５に従った、それ
ぞれ前記供給電源ＶＲ１〜ＶＲ１５を出力する定電圧電
源となっている。

【００７６】図７は、前記コンパレータ電源回路に用い
られる前記電源バッファの第１例の回路図である。

【００７７】この図７において、前記図６において示さ
れた合計１５個の前記電源バッファＢ１〜Ｂ１５のある
１つの電源バッファＢn が示されている。該電源バッフ
ァＢn は、プラス入力とマイナス入力とを有する差動増
幅器であるバッファ３０n を有しており、これらプラス
入力とマイナス入力との電圧差に従った電圧の供給電源
を出力する。該バッファ３０n において、プラス入力に
は前記比較参照電圧Ｖn が入力され、出力は供給電源Ｖ
Ｒn となっている。又、該バッファ３０n において、そ
の出力である前記供給電源ＶＲn の電圧は、そのマイナ
ス端子に負帰還されている。従って、この図７に示され
る前記電源バッファＢn は、前記比較参照電圧Ｖn と等
しい電圧の前記供給電源ＶＲn を供給する。

【００７８】図８は、前記コンパレータ電源回路に用い
られる前記電源バッファの第２例の回路図である。

【００７９】この図８において、電源電源バッファＢn
は、バッファ３０n とインバータ３２n とにより構成さ
れている。

【００８０】前記バッファ３０n は、前記図７で説明し
た前記バッファ３０n と同じものである。該バッファ３
０n の負帰還ループには、前記インバータ３２n が挿入
されている。該インバータ３２n の入力と出力とは短絡
され、これは前記バッファ３０n のマイナス入力に接続
されている。又、該インバータ３２n の電源には、前記
バッファ３０n が出力する前記供給電源ＶＲn が供給さ
れている。該インバータ３２n の入力と出力は接続され
ているため、該インバータ３２n の出力の電圧は、当該
インバータ３２n の論理閾値電圧Ｖ_THとなる。従って、
前記バッファ３０n のマイナス入力には、該インバータ
３２n に供給電源ＶＲn の電圧が供給された場合の該イ
ンバータ３２n の論理閾値電圧Ｖ_THが供給される。

【００８１】従って、この図８に示される前記電源電源
バッファＢn において、前記比較参照電圧Ｖn と、前記
インバータ３２n の論理閾値電圧Ｖ_THとの関係は、次式
の通りとなる。

【００８２】Ｖn ＝Ｖ_TH …（７）

【００８３】前記図４に示される前記スイッチングコン
パレータや前記図５に示される前記スイッチングコンパ
レータにおいて、その前記論理閾値Ｖ_THは、供給電源Ｖ
Ｒnを供給することによりＶn と等しくなるように設定
され、回路パラメータのばらつきに伴うインバータの論
理閾値のばらつきを防ぐことができる。

【００８４】図９は、本実施例に用いられる前記変化検
出回路群の回路図である。

【００８５】この図９に示される如く、前記図２に示し
た前記変化検出回路群１６は、主として、合計１５個の
入力バッファ１６b と、合計１５個の遅延回路１６c
と、合計１５個のＥＯＲ論理ゲート１６d とにより構成
されている。又、それぞれの前記遅延回路１６c は、偶
数個のインバータゲートＩ１〜Ｉn （n ＝偶数）によっ
て構成されている。

【００８６】１個の前記入力バッファ１６b と、１個の
前記遅延回路１６c と、１個の前記ＥＯＲ論理ゲート１
６d とは、１つの変化検出回路１６a （前記図１の同符
号のものに対応）として構成されている。又、前記変化
検出回路群１６は、このような変化検出回路１６a を合
計１５個備えている。

【００８７】このような変化検出回路１６a の１つに着
目すると、それぞれには前記コンパレータ出力Ｃa １〜
Ｃa １５のうちのいずれか１つが入力されている。又、
該コンパレータ出力Ｃa １〜Ｃa １５は、前記入力バッ
ファ１６b へと入力されている。該入力バッファ１６b
の出力は、前記遅延回路１６c に入力されていると共
に、前記ＥＯＲ論理ゲート１６d の１つの入力にも入力
されている。

【００８８】前記遅延回路１６c は、複数の前記インバ
ータゲートＩ１〜Ｉn が直列接続されることによって、
これらインバータゲートＩ１〜Ｉn 個々の信号遅延時間
が蓄積された、所定の遅延時間Ｔd が得られている。即
ち、該遅延回路１６c は、当該遅延回路１６c に入力さ
れた信号を遅延時間Ｔd だけ遅延させた、所定の信号を
出力する。又、該遅延回路１６c から出力される信号
は、前記ＥＯＲ論理ゲート１６d の１つの入力へと入力
されると共に、コンパレータ出力Ｃb １〜Ｃb １５とし
て、当該コンパレータ群１６の１つの出力として出力さ
れる。

【００８９】前記ＥＯＲ論理ゲート１６d は、前記入力
バッファ１６b の出力と、前記遅延回路１６c の出力と
の排他論理和を求め、これを変化検出信号Ｘ１〜Ｘ１５
のいずれか１つとして出力する。該ＥＯＲ論理ゲート１
６d が出力するこのような変化検出信号Ｘ１〜Ｘ１５
は、前記入力バッファ１６b の出力の論理状態と、前記
遅延回路１６c の出力の論理状態とが異なるときにＨ状
態となる。即ち、これら変化検出信号Ｘ１〜Ｘ１５は、
対応する前記入力バッファ１６b の出力が変化すると、
前記遅延回路１６c の遅延時間Ｔd の期間だけ、パルス
状のＨ状態となる。

【００９０】図１０は、本実施例で用いられる前記ラッ
チ回路群の回路図である。

【００９１】この図１０に示される如く、前記図２に示
した前記ラッチ回路群１８は、合計１５個のラッチ回路
１８a にて構成されている。各ラッチ回路１８a は、そ
れぞれ対応する前記変化検出信号Ｘ１〜Ｘ１５に従っ
て、前記コンパレータ出力Ｃb１〜Ｃb １５を保持し、
それぞれコンパレータ出力Ｃc １〜Ｃc １５として出力
する。

【００９２】前記ラッチ回路１８a は、主として、トラ
ンスファゲート１８b 及び１８c と、合計３個のインバ
ータゲート１８d 〜１８f とによって構成されている。

【００９３】前記トランスファゲート１８b 及び１８c
は、いずれも、互いにそれぞれのソース及びドレインに
関して並列接続されたＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとにより構成されてい
る。前記トランスファゲート１８b のＮチャネルＭＯＳ
トランジスタのゲートと、前記トランスファゲート１８
c のＰチャネルＭＯＳトランジスタのゲートとには、前
記変化検出信号Ｘ１５が入力されている。又、前記トラ
ンスファゲート１８b のＰチャネルＭＯＳトランジスタ
のゲートと、前記トランスファゲート１８c のＮチャネ
ルＭＯＳトランジスタのゲートとには、前記インバータ
ゲート１８d によってその論理状態が反転された、前記
変化検出信号Ｘ１５が入力されている。

【００９４】従って、前記変化検出回路群１６にて変化
が検出され、Ｈ状態のパルスが出力されている前記変化
検出信号Ｘ１〜Ｘ１５を入力する前記トランスファゲー
ト１８b はオン状態となり、これを入力する前記トラン
スファゲート１８c はオフ状態となる。一方、前記変化
検出信号Ｘ１〜Ｘ１５がＬ状態の場合、これを入力する
前記トランスファゲート１８b はオフ状態となり、これ
を入力する前記トランスファゲート１８c はオン状態と
なる。

【００９５】従って、このようなラッチ回路１８a にお
いては、対応する前記変化検出信号Ｘ１〜Ｘ１５がＨ状
態の場合には、Ｈ状態となっている該変化検出信号Ｘ１
〜Ｘ１５に対応する前記コンパレータ出力Ｃb １〜Ｃb
１５の論理状態の入力が、対応するラッチ回路１８a の
前記インバータゲート１８e 及び１８f へと導入され
る。一方、前記変化検出信号Ｘ１〜Ｘ１５がＬ状態とな
ると、Ｌ状態の該変化検出信号Ｘ１〜Ｘ１５に対応する
前記ラッチ回路１８a の、前記インバータゲート１８e
の入力と前記インバータゲート１８f の出力とが、前記
トランスファゲート１８c によって接続状態となる。こ
れによって、前記変化検出信号Ｘ１〜Ｘ１５がＬ状態の
期間には、該変化検出信号Ｘ１〜Ｘ１５がＨ状態のとき
に入力された前記コンパレータ出力Ｃb １〜Ｃb １５の
論理状態を保持される。又、前記インバータゲート１８
f の出力は、前記コンパレータ出力Ｃc １〜Ｃc １５と
して出力される。

【００９６】図１１は、本実施例に用いられる前記不一
致検出回路の回路図である。

【００９７】この図１１においては、前記図２に示した
前記不一致検出回路２２の回路図が示されている。

【００９８】該不一致検出回路２２は、該図１１に示す
如く、合計１６個のＡＮＤ論理ゲート２２a によって構
成されている。これらＡＮＤ論理ゲート２２a は、それ
ぞれ前記不一致検出信号Ｃd ０〜Ｃd １５を出力する。
又、いずれの前記ＡＮＤ論理ゲート２２a も、一方の入
力が正論理であり、他方の入力が負論理となっている。

【００９９】前記不一致検出信号Ｃd ０を出力する前記
ＡＮＤ論理ゲート２２a は、その負論理の入力がグラン
ドＧＮＤに接続され、その正論理へと前記コンパレータ
出力Ｃc １が入力されている。前記不一致検出信号Ｃd
１を出力する前記ＡＮＤ論理ゲート２２a において、そ
の負論理の入力には前記コンパレータ出力Ｃc １が入力
され、その正論理の入力には前記コンパレータ出力Ｃc
２が入力されている。前記不一致検出信号Ｃd ２を出力
する前記ＡＮＤ論理ゲート２２a おいて、その負論理の
入力には前記コンパレータ出力Ｃc ２が入力され、その
正論理の入力には前記コンパレータ出力Ｃc ３が入力さ
れている。

【０１００】このように、これら合計１６個のＡＮＤ論
理ゲート２２a それぞれには、隣接する前記コンパレー
タ出力Ｃc １〜Ｃc １５のいずれか２つが入力されてい
る。なお、前記不一致検出信号Ｃd １５を出力する前記
ＡＮＤ論理ゲート２２a においては、その負論理の入力
には前記コンパレータ出力Ｃc １５が入力され、一方、
その正論理の入力は電源Ｖ_DDへと接続されている。

【０１０１】図１２は、本実施例で用いられる前記エン
コーダ部の回路図である。

【０１０２】この図１２においては、前記図２に示され
た前記エンコーダ部２４の回路図が示されている。この
図１２に示す如く、該エンコーダ部２４は、前記不一致
検出回路２２からの前記不一致検出信号Ｃd ０〜Ｃd １
５をコード化し、４桁の２進数に対応するデジタル出力
信号Ｄa ０〜Ｄa ３を出力するものである。この図１２
に示される如く、前記エンコーダ部２４は、合計４個の
ＰチャネルＭＯＳトランジスタＴＰ０〜ＴＰ３と、多数
のＮチャネルＭＯＳトランジスタと、合計４個のインバ
ータゲート２４a 〜２４d とにより構成されている。

【０１０３】該エンコーダ部２４は、４桁の２進数のと
り得る値、即ち、２進数で００００（１０進数で０）か
ら２進数で１１１１（１０進数では１５）に対応して、
又、どの前記不一致検出信号Ｃd ０〜Ｃd １５の１つが
Ｈ状態となっているかに従って、前記デジタル出力信号
Ｄa ０〜Ｄa ３の論理状態を決定するというものであ
る。

【０１０４】又、このようなコード化に対応して、その
ソースとドレインに関して直列接続された２個１組のＮ
チャネルＭＯＳトランジスタが、マトリックス状に設け
られている。即ち、前記不一致検出信号Ｃd ０〜Ｃd １
５のコード化において、“１”となる前記デジタル出力
信号Ｄa ０〜Ｄa ３の対応する個所に、このような２個
１組のＮチャネルＭＯＳトランジスタが設けられてい
る。

【０１０５】図１３は、本実施例で用いられる前記エン
コーダ部の動作を示す該エンコーダ部の一部の回路図で
ある。

【０１０６】この図１３においては、前記図１２の前記
エンコーダ部２４の回路の一部、即ち前記ＰチャネルＭ
ＯＳトランジスタＴＰ０〜ＴＰ３の周辺、及び合計４個
の前記インバータゲート２４b の周辺の回路が示されて
いる。

【０１０７】まず、前記変化検出回路群１６にて前記コ
ンパレータ出力Ｃa １〜Ｃa １５のいずれかの論理状態
の変化が検出され、前記変化検出信号Ｘ１〜Ｘ１５の少
なくともいずれか１つがＨ状態となると、前記多入力Ｎ
ＯＲ論理ゲート２０から出力される前記変化検出信号Ｏ
ＣはＬ状態となる。又、このような変化検出信号Ｘ１〜
Ｘ１５のＨ状態、又このような変化検出信号ＯＣのＬ状
態は、前記変化検出回路群１６中の前記遅延回路１６c
の前記遅延時間Ｔd に相当する期間のパルス状の信号で
ある。

【０１０８】このように前記変化検出信号ＯＣがパルス
状でＬ状態となると、合計４個の前記ＰチャネルＭＯＳ
トランジスタＴＰ０〜ＴＰ３は全てオン状態となる。従
って、合計４個の前記インバータゲート２４a 〜２４d
は、それぞれその入力がＨ状態となり、それぞれその出
力がＬ状態となる。従って、前記デジタル出力信号Ｄa
０〜Ｄa ３はいずれも“０”となる。この時、この図１
３に示される範囲では、合計７個のＮチャネルトランジ
スタＴＮ０b １５、ＴＮ１b １５、ＴＮ２b １５、ＴＮ
３b １５、ＴＮ１b １４、ＴＮ２b １４、ＴＮ３b １４
は、いずれもオフ状態となり、電力消費上昇を防いでい
る。

【０１０９】この後、前記変化検出信号ＯＣがＬ状態か
らＨ状態へと変化すると、この図１３に示される範囲で
は合計７個のＮチャネルＭＯＳトランジスタＴＮ０b １
５、ＴＮ１b １５、ＴＮ２b １５、ＴＮ３b １５、ＴＮ
３b １４、ＴＮ２b １４、ＴＮ１b １４がいずれもオン
状態となる。又、この際、前記不一致検出信号Ｃd １５
がＨ状態で、その他の不一致検出信号が全てＬ状態であ
れば、該不一致検出信号Ｃd １５にゲートが接続されて
いるＮチャネルＭＯＳトランジスタＴＮ０a １５、ＴＮ
１a １５、ＴＮ２a １５、ＴＮ３a １５は全てオン状態
となる。このように前記不一致検出信号Ｃd １５がＨ状
態となると、前記デジタル出力信号Ｄa０〜Ｄa ３はい
ずれもＨ状態（＝“１”）となる。

【０１１０】又、前記変化検出信号ＯＣがＨ状態であっ
て、もし前記不一致検出信号Ｃd １４のみがＨ状態とな
ると、前記デジタル出力信号Ｄa １〜Ｄa ３はいずれも
Ｈ状態（＝“１”）となり、前記デジタル出力信号Ｄa
０はＬ状態（＝“０”）となる。

【０１１１】図１４は、本実施例で用いられる前記出力
回路部の回路図である。

【０１１２】この図１４においては、前記図２に示した
前記出力回路部２６の回路図が示されている。この図１
４に示される如く、該出力回路部２６は、合計４個の出
力回路２６a によって構成されている。又、合計４個の
うちの１つの前記出力回路２６a は、トランスファゲー
ト２６b 及び２６c と、合計３個のインバータゲート２
６d 〜２６f とにより構成されている。

【０１１３】又、合計４個のこれらの出力回路２６a そ
れぞれには、対応する前記デジタル出力信号Ｄa ０〜Ｄ
a ３のいずれか１つが入力されていると共に、前記デジ
タル出力信号Ｄ０〜Ｄ３のいずれか１つが出力される。
又、合計４個のこれら出力回路２６a は、いずれについ
ても、前記変化検出信号ＯＣが入力されている。このよ
うな合計４個の出力回路２６a は、その回路内容は前記
図１０に示した前記ラッチ回路１８a と同様であり、入
力される信号の種類のみが異なるものとなっている。

【０１１４】図１５は、本実施例のＡ／Ｄコンバータの
動作を示すタイムチャートである。

【０１１５】この図１５においては、本実施例のＡ／Ｄ
コンバータに入力されるアナログ入力信号Ａinと、前記
コンパレータ群１２中の前記スイッチングコンパレータ
Ｃ９が出力する前記コンパレータ出力Ｃa ９と、同じく
前記コンパレータ群１２中の前記スイッチングコンパレ
ータＣ１０が出力する前記コンパレータ出力Ｃa １０と
が示されている。又、前記コンパレータ出力Ｃa ９を入
力する前記変化検出回路１６a において、前記入力バッ
ファ１６b が出力する信号（Ｃa ９バー）と、前記遅延
回路１６c が出力する（Ｃa ９d バー）と、前記ＥＯＲ
論理ゲート１６d が出力する前記変化検出信号Ｘ９とが
示されている。又、前記ラッチ回路群１８が出力する前
記コンパレータ出力Ｃc ９及びＣc １０が示されてい
る。前記不一致検出回路２２が出力する前記不一致検出
信号Ｃd ９と、前記多入力ＮＯＲ論理ゲート２０が出力
する前記変化検出信号ＯＣとが示されている。前記エン
コーダ部２４が出力する前記デジタル出力信号Ｄa ０〜
Ｄa ３と、前記出力回路部２６が出力する前記デジタル
出力信号Ｄ０〜Ｄ３が示されている。

【０１１６】この図１５に示される範囲においては、本
実施例のＡ／Ｄコンバータに入力される前記アナログ入
力信号Ａinは、経過時間に従ってその電圧が漸次増加し
ている。又、時刻 t₁ において、前記アナログ入力信号
Ａinの電圧は、前記コンパレータ群１２中の前記スイッ
チングコンパレータＣ９の論理閾値Ｖ_THよりも大きくな
っている。これに伴って、該時刻 t₁ において、該コン
パレータＣ９が出力する前記コンパレータ出力Ｃa ９が
Ｈ状態からＬ状態へと変化している。

【０１１７】又、この図１５の時刻 t₃ において、前記
アナログ入力信号Ａinの電圧は、前記コンパレータ群１
２中の前記スイッチングコンパレータＣ１０の論理閾値
Ｖ_THよりも高くなっている。これに伴って、該時刻 t₃
において、前記スイッチングコンパレータＣ１０が出力
する前記コンパレータ出力Ｃa １０がＨ状態からＬ状態
へと変化している。

【０１１８】まず、前記時刻 t₁ において、前述の如く
前記コンパレータ出力Ｃa ９がＨ状態からＬ状態となる
と、前記変化検出回路群１６中の該コンパレータ出力Ｃ
a ９に対応する前記変化検出回路１６a の前記入力バッ
ファ１６b の出力、即ち信号（Ｃa ９バー）はＬ状態か
らＨ状態へと変化する。該信号（Ｃa ９バー）は前記Ｅ
ＯＲ論理ゲート１６b へと入力されていると共に、前記
遅延回路１６c へも入力されている。該遅延回路１６c
では、このように入力された信号（Ｃa ９バー）が前述
のような遅延時間Ｔd だけ遅延され、信号（Ｃa ９d バ
ー）として出力される。なお、前記時刻 t₁ から該遅延
時間Ｔd 後の前記信号（Ｃa ９d バー）がＬ状態からＨ
状態へと変化する時刻を t₂ とする。即ち、時刻 t₁ か
ら時刻 t ₂ までの時間は、前記遅延時間Ｔd となる。

【０１１９】時刻 t₁ において信号（Ｃa ９バー）がＬ
状態からＨ状態となった後、時刻 t2 で信号（Ｃa ９d
バー）がＬ状態からＨ状態へと変化するまでの期間、こ
れら信号（Ｃa ９バー）と信号（Ｃa ９d バー）との論
理状態は互いに異なるので、前記ＥＯＲ論理ゲート１６
d から出力される前記変化検出信号Ｘ９はＨ状態とな
る。即ち、時刻 t₁ から時刻 t₂ までの前記遅延時間Ｔ
d の期間だけ、前記変化検出信号Ｘ９はＨ状態となる。

【０１２０】前記変化検出信号Ｘ９がパルス状（前記遅
延時間Ｔd の期間）でＨ状態となると、前記ラッチ回路
群１８内の前記変化検出信号Ｘ９に対応する前記ラッチ
回路１８a は前記コンパレータ出力信号Ｃb ９を入力す
ると共に、該コンパレータ出力信号Ｃb ９と同一の論理
状態の前記コンパレータ出力Ｃc ９を出力する。即ち、
前記コンパレータ出力信号Ｃa ９はＬ状態に変化してお
り、前記コンパレータ出力信号Ｃb ９もＬ状態へと変化
しているので、該変化検出信号Ｘ９がこのようにＨ状態
となると、前記コンパレータ出力Ｃc ９もＨ状態からＬ
状態へと変化する。

【０１２１】又、時刻 t₁ においてこのように前記変化
検出信号Ｘ９がＨ状態へと変化すると、前記多入力ＮＯ
Ｒ論理ゲート２０が出力する前記変化検出信号ＯＣも、
Ｈ状態からＬ状態へと変化する。該変化検出信号ＯＣが
Ｈ状態からＬ状態へと変化すると、これを入力している
前記エンコーダ部２４は、前述の如く、前記デジタル出
力信号Ｄa ０〜Ｄa ３を全て“０（Ｌ状態）”とする。

【０１２２】時刻 t₁ から前記遅延時間Ｔd 経過後、時
刻 t₂ となると、前述の如く、前記変化検出信号Ｘ９は
再びＨ状態からＬ状態へと変化する。これに伴って、前
記多入力ＮＯＲ論理ゲート２０が出力する前記変化検出
信号ＯＣも、Ｌ状態からＨ状態へと変化する。該変化検
出信号ＯＣがＨ状態となると、前記エンコーダ部２４
は、前記不一致検出回路２２が出力する前記不一致検出
信号Ｃd ０〜Ｃd １５をコード化した前記デジタル出力
信号Ｄa ０〜Ｄa ３を出力する。又、同じく該変化検出
信号ＯＣを入力している前記出力回路図２６は、該変化
検出信号ＯＣがＨ状態となることにより、前記エンコー
ダ部２４からの前記デジタル出力信号Ｄa０〜Ｄa ３の
入力に従って、コード化された前記デジタル出力信号Ｄ
０〜Ｄ３を出力する。

【０１２３】なお、この図１５において、前記時刻 t₃
及び時刻 t₄ においても、前記時刻t₁ 及び時刻 t₂ と
ほぼ同様の動作がなされる。

【０１２４】以上説明した通り、本実施例によれば、前
記コンパレータ群１２が備える合計１５個の前記スイッ
チングコンパレータＣ１〜Ｃ１５の論理閾値Ｖ_THについ
て、それぞれに供給される前記供給電源ＶＲ１〜ＶＲ１
５を相互に異ならせることで、異なった論理閾値Ｖ_THと
することができている。このようなそれぞれ設定された
論理閾値Ｖ_THと入力される前記アナログ入力信号Ａinと
を並列比較するようにしたことによって、まずこのよう
なコンパレータ群１２における消費電力を低減すること
ができている。例えば、本実施例のコンパレータ群１２
では、前記アナログ入力信号Ａinが変化しない場合に
は、基本的にはその消費電力はゼロとなる。

【０１２５】更に、本実施例において備えられた前記変
化検出回路群１６が出力する前記変化検出信号Ｘ１〜Ｘ
１５、及びこれら変化検出信号Ｘ１〜Ｘ１５から生成さ
れる前記変化検出信号ＯＣによって、前記ラッチ回路群
１８以降の回路を動作させることで、更に消費電力の低
減が図られている。即ち、前記アナログ入力信号Ａinの
その電圧が変化しない場合、前記変化検出信号Ｘ１〜Ｘ
１５はいずれもＬ状態であり、又このような場合に前記
変化検出信号ＯＣはＨ状態であるので、前記ラッチ回路
群１８や前記エンコーダ部２４又前記出力回路部２６は
定常状態（出力される信号の論理状態や内部の信号の論
理状態が変化しない状態）であるので、その消費電力を
ほぼゼロとすることができる。

【０１２６】なお、前記不一致検出回路２２について
は、前記変化検出信号Ｘ１〜Ｘ１５又前記変化検出信号
ＯＣを特に用いてないが、前記アナログ入力信号Ａinの
電圧が変化しない場合は、その内部の論理状態は変化せ
ず、又その出力の論理状態も変化せず、基本的にその消
費電力はゼロとなる。

【０１２７】更に、本実施例においては、前記ラッチ回
路群１８や前記エンコーダ部２４又前記出力回路部２６
は、本実施例のＡ／Ｄコンバータ内部で生成する前記変
化検出信号Ｘ１〜Ｘ１５又前記変化検出信号ＯＣを用い
るようにしているため、外部からのクロック信号等は用
いる必要がない。このため、当該Ａ／Ｄコンバータへと
このようなクロック信号を入力するための入出力ピンの
数を減少することができる。

【０１２８】

【発明の効果】以上説明した通り、本発明によれば、消
費電力や消費電力の変動のピークを抑えることができ
る。又、本発明のＡ／Ｄコンバータから生成される前記
変化検出信号は、後段の例えばラッチ回路等で用いられ
るクロック信号の代用としても用いることが可能であ
る。従って、これによってこのようなクロック信号の入
力が不要となれば、例えばこのようなクロック信号の入
力に用いられる入出力ピンの数を低減することができ
る。このように、本発明によれば、消費電力の低減や消
費電力の変動のピークの低減を図ることができるだけで
なく、場合によっては、入出力ピンの数を減少すること
ができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明が適用された実施例のＡ／Ｄコンバータ
の全体構成を示すブロック図

【図３】前記実施例に用いられるコンパレータ群の回路
図

【図４】前記コンパレータ群に用いられるスイッチング
コンパレータの回路図

【図５】前記スイッチングコンパレータの変形例の回路
図

【図６】前記実施例に用いられるコンパレータ電源回路
の回路図

【図７】前記コンパレータ電源回路に用いられる電源バ
ッファの第１例を示す回路図

【図８】前記コンパレータ電源回路に用いられる電源バ
ッファの第２例を示す回路図

【図９】前記実施例に用いられる変化検出回路群の回路
図

【図１０】前記実施例に用いられるラッチ回路群の回路
図

【図１１】前記実施例に用いられる不一致検出回路の回
路図

【図１２】前記実施例に用いられるエンコーダ部の回路
図

【図１３】前記エンコーダ部の動作を示す回路図

【図１４】前記実施例に用いられる出力回路部の回路図

【図１５】前記実施例の動作を示すタイムチャート

【符号の説明】

１２…コンパレータ群 １４…コンパレータ電源回路 １６…変化検出回路群 １６a …変化検出回路 １６b …入力バッファ １６c …遅延回路 １６d …ＥＯＲ論理ゲート １８…ラッチ回路群 １８a …ラッチ回路 １８b 、１８c 、２６b 、２６c …トランスファゲート １８d 〜１８f 、２６d 〜２６f 、２４b …インバータ
ゲート ２０…多入力ＮＯＲ論理ゲート ２２…不一致検出回路 ２２a …ＡＮＤ論理ゲート ２４…エンコーダ部 ２６…出力回路部 ２６a …出力回路 Ａin…アナログ入力信号 Ｃ１〜Ｃn …スイッチングコンパレータ Ｃa １〜Ｃa n 、Ｃb １〜Ｃb １５、Ｃc １〜Ｃc １５
…コンパレータ出力 Ｃd ０〜Ｃd １５…不一致検出信号 Ｘ１〜Ｘn …変化検出信号 ＯＣ…変化検出信号（変化検出信号Ｘ１〜Ｘn のＮＯ
Ｒ） Ｄa ０〜Ｄa ３、Ｄ０〜Ｄ３…デジタル出力信号 ＶＲ１〜ＶＲ１５…スイッチングコンパレータの供給電
源 ＧＮＤ…グランド ＴＰ０〜ＴＰ３…ＰチャネルＭＯＳトランジスタ ＴＮ０a 、ＴＮ０b 、ＴＮ１a 、ＴＮ１b 、ＴＮ２a 、
ＴＮ２b 、ＴＮ３a 、ＴＮ３b …ＮチャネルＭＯＳトラ
ンジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ入力値をデジタル値に変換するＡ
   ／Ｄコンバータにおいて、 コンパレータ入力と所定論理閾値とに従って、スイッチ
   ング能動素子にてコンパレータ出力を出力すると共に、
   又、前記スイッチング能動素子に関する回路パラメータ
   を調整することによって、前記論理閾値が前記アナログ
   入力値の取り得る範囲内に設定されたスイッチングコン
   パレータと、 前記コンパレータ出力を入力し、該コンパレータ出力の
   変化を検出して変化検出信号を出力する変化検出回路と
   を備え、 又、前記コンパレータ入力へと前記アナログ入力値を導
   入するようにし、更に、前記コンパレータ出力に基づい
   て前記デジタル値を決定する動作の少なくとも一部を、
   前記変化検出信号に同期して実行するようにしたことを
   特徴とするＡ／Ｄコンバータ。