KR19990070205A - 아날로그/디지털 변환기 - Google Patents
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Abstract
본 발명은 아날로그/디지털 변환기에 관한 것으로, 종래에는 다수의 저항과 비교기를 사용함으로써, 매칭특성이 열화되는 문제점과; 다수의 비교기에 각각 입력전압이 입력되므로, 입력 커패시턴스가 증가하여 고속동작이 제한되는 문제점과; 출력 비트수에 지수적으로 증가하는 저항갯수로 인해 비교부에서 발생하는 킥백 노이즈를 1/2 LSB 이하로 낮추기 어려운 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 상·하위 기준전압 사이에 직렬접속된 2n-2개의 직렬접속된 저항을 통해 상·하위 기준전압을 분압하여 2n-2+1 개의 분압전압을 출력하는 전압분배부와; 일측에 상기 전압분배부로부터 출력되는 분압전압을 순차적으로 입력받고, 타측에 입력전압을 각기 입력받아 차동 증폭하여 제1,제2출력신호를 각각 출력하는 2n-2+1 개의 전처리증폭부와; 제i번째 비교부가 상기 제i,제i+1번째 전처리증폭부의 출력을 입력받아 비교하여 순차적인 전압레벨을 갖는 2비트코드를 출력하도록 구성된 2n-2개의 비교부와; 상기 2n-2개 비교부의 출력을 각기 입력받아 엔코딩하여 6비트의 바이너리 코드로 출력하는 엔코딩부로 구성되는 아날로그/디지털 변환기를 통해 사용 저항의 갯수와 비교부의 갯수를 줄일 수 있어 매칭특성을 향상시킬 수 있는 효과와; 입력 커패시턴스를 저감하여 고속동작을 가능하게 하는 효과와; 킥백 노이즈를 감소시킬 수 있는 효과가 있다.
Description
본 발명은 아날로그/디지털 변환기에 관한 것으로, 특히 200MHz 이상의 변환속도를 구현하기에 적당하도록 한 6비트의 아날로그/디지털 변환기에 관한 것이다.
도1은 종래의 아날로그/디지털 변환기를 보인 회로구성도로서, 이에 도시한 바와같이 기준전압(Vtop,Vbot)의 사이에 64개의 저항(R1∼R64)을 직렬접속하여 기준전압(Vtop,Vbot)을 64단계의 기준전압으로 분압하는 전압분배부(1)와; 전압분배부(1)로부터 각기 분압된 기준전압을 각각의 일측에 입력받고, 입력전압(Vin)을 각각의 타측에 입력받아 비교출력하는 63개의 비교기(COMP1∼COMP63)로 이루어진 비교부(2)와; 그 비교부(2)의 출력을 입력받아 엔코딩하여 6비트의 바이너리코드(binary code)로 출력하는 엔코딩부(3)로 구성된다. 이하, 상기한 바와같은 종래 아날로그/디지털 변환기의 동작을 설명한다.
64개의 저항(R1∼R64)을 직렬접속하여 전압분배부(1)를 구성한 후, 기준전압(Vtop,Vbot)의 사이에 접속하면, 전압분배부(1) 각 노드(N1∼N63)의 전압은 기준전압(Vtop,Vbot)을 64단계로 나눈것과 같다. 이 64단계로 나누어진 기준전압은 6비트를 만들어내는 기준전압으로 이용된다.
한편, 각 비교기(COMP1∼COMP63)는 일측에 전압분배부(1)의 노드(N1∼N63)로부터 각기 출력되는 기준전압을 입력받아 타측에 입력되는 디지털코드로 변환하고자 하는 입력전압(Vin)과 각기 비교하여 저전위 또는 고전위를 출력한다. 이때, 비교부(2)의 출력은 64-1개의 데이터가 출력되며, 이 데이터를 입력받는 엔코딩부(3)는 6비트의 바이너리코드로 변환시켜 출력한다.
이와같은 변환동작은 비교부(2)를 구동하는 1클럭에 병렬적으로 진행되어 빠른 변환속도를 얻을 수 있다.
그러나, 상기한 바와같은 종래의 아날로그/디지털 변환기는 다수의 저항과 비교기를 사용함으로써, 매칭(matching)특성이 열화되는 문제점과; 다수의 비교기에 각각 입력전압이 입력되므로, 입력 커패시턴스가 증가하여 고속동작이 제한되는 문제점과; 출력 비트수에 지수적으로 증가하는 저항갯수로 인해 비교부에서 발생하는 킥백 노이즈(kick back noise)를 1/2 LSB(least significant bit) 이하로 낮추기 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 아날로그/디지털 변환에 사용되는 저항갯수를 줄이고, 입력 커패시턴스를 최소화하여 고속동작이 가능한 아날로그/디지털 변환기를 제공하는데 있다.
도1은 종래의 아날로그/디지털 변환기를 보인 회로구성도.
도2는 본 발명의 일 실시예를 보인 블록구성도.
도3은 도2에 있어서, 어느 한 비교부의 내부를 보인 블록구성도.
도4는 도3에 있어서, 각 비교기의 내부를 보인 회로구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
Vrt,Vrb:기준전압 R1∼R16:저항
Vref1∼Vref17:분압전압 11:전압분배부
Vin:입력전압 OUT1∼OUT17, :출력신호
AMP1∼AMP17:전처리증폭부 COMP1∼COMP16:비교부
12:엔코딩부
상기한 바와같은 본 발명의 목적은 상·하위 기준전압 사이에 직렬접속된 2n-2개의 직렬접속된 저항을 통해 상·하위 기준전압을 분압하여 2n-2+1 개의 분압전압을 출력하는 전압분배부와; 일측에 상기 전압분배부로부터 출력되는 분압전압을 순차적으로 입력받고, 타측에 입력전압을 각기 입력받아 차동 증폭하여 제1,제2출력신호를 각각 출력하는 2n-2+1 개의 전처리증폭부와; 제i번째 비교부가 상기 제i,제i+1번째 전처리증폭부의 출력을 입력받아 비교하여 순차적인 전압레벨을 갖는 2비트코드를 출력하도록 구성된 2n-2개의 비교부와; 상기 2n-2개 비교부의 출력을 각기 입력받아 엔코딩하여 6비트의 바이너리 코드로 출력하는 엔코딩부로 구성함으로써 달성되는 것으로, 본 발명에 의한 아날로그/디지털 변환기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명의 일 실시예를 보인 블록구성도로서, 이에 도시한 바와같이 기준전압(Vrt,Vrb) 사이에 직렬접속된 저항(R1∼R16)을 통해 기준전압(Vrt,Vrb)을 분압하여 분압전압(Vref1∼Vref17)을 출력하는 전압분배부(11)와; 일측에 전압분배부(11)로부터 출력되는 분압전압(Vref1∼Vref17)을 순차적으로 입력받고, 타측에 입력전압(Vin)을 각기 입력받아 증폭하여 각 출력신호(OUT1∼OUT17, )를 출력하는 전처리증폭부(AMP1∼AMP17)와; 제i번째 비교부(COMPi)가 상기 제i,제i+1번째 전처리증폭부(AMPi,AMPi+1)의 출력(OUTi, ), (OUTi+1, )을 입력받아 비교하여 순차적인 전압레벨을 갖는 2비트코드를 출력하도록 구성된 비교부(COMP1∼COMP16)와; 그 비교부(COMP1∼COMP16)의 출력을 입력받아 엔코딩하여 6비트의 바이너리 코드로 출력하는 엔코딩부(12)로 구성된다. 이하, 상기한 바와같은 본 발명의 일 실시예에 대한 동작을 설명한다.
먼저, 기준전압(Vrt,Vrb)이 전압분배부(11)의 직렬접속된 저항(R1∼R16)을 통해 분압되어 출력되면, 전처리증폭부(AMP1∼AMP17)가 그 분압전압(Vref1∼Vref17)을 전압레벨에 따라 순차적으로 각각의 일측에 입력받고, 타측에 입력전압(Vin)을 입력받아 차동증폭하여 출력한다.
이때, 임의의 전처리증폭부(AMPi)의 하나의 출력신호(OUTi)는 입력전압(Vin)-분압전압(Vrefi)이고, 다른 출력신호( )는 -(입력전압(Vin)-분압전압(Vrefi))이다. 즉, 크기는 같고 위상이 반대인 두 개의 신호가 출력되며, 따라서 입력전압(Vin)이 분압전압(Vrefi)보다 크면 출력신호(OUTi)는 '0'보다 크고, 다른 출력신호( )는 '0'보다 작으며, 반대로 입력전압(Vin)이 분압전압(Vrefi)보다 작으면 출력신호(OUTi)는 '0'보다 작고, 다른 출력신호( )는 '0'보다 크다.
그리고, 비교부(COMPi)가 이와같은 전처리증폭부(AMPi),(AMPi+1)의 각 출력신호(OUTi)( ),(0UTi+1)( )를 입력받아 비교하여 순차적인 전압레벨을 갖는 2비트코드를 출력한다. 즉, 비교부(COMPi)는 전압분배부(11)로부터 전처리증폭부(AMPi)(AMPi+1)에 각기 입력되는 분압전압(Vrefi)(Vrefi+1)을 4등분하게 된다.
따라서, 전압분배부(11)가 기준전압(Vrt)(Vrb)을 24개로 분압하고, 비교부(COMP1∼COMP16)가 전처리증폭부(AMP1∼AMP17)를 통해 분압전압(Vref1∼Vref17)을 입력받아 22개로 분압하여 최종적으로 기준전압(Vrt)(Vrb)을 26개로 분압한 전압이 비교부(COMP1∼COMP16)를 통해 출력되고, 엔코딩부(12)가 이 비교부(COMP1∼COMP16)의 출력을 입력받아 6비트의 바이너리코드로 변환시켜 출력한다.
그리고, 도3은 상기 어느 한 비교부(COMPi)의 내부를 보인 블록구성도로서, 이에 도시한 바와같이 제i번째 전처리증폭부(AMPi)의 출력신호(OUTi, )를 각 입력단(A, )에 입력받고, 제i+1번째 전처리증폭부(AMPi+1)의 출력신호( , OUTi+1)를 각 입력단(B, )에 입력받아 비교하여 순차적인 전압레벨을 갖는 비트신호를 출력하는 제1∼제3비교기(21∼23)와; 제i+1번째 전처리증폭부(AMPi+1)의 출력신호( )를 입력단(A,B)에 입력받고, 제i+1번째 전처리증폭부(AMPi+1)의 출력신호(OUTi+1)를 입력단( , )에 입력받아 비교출력하는 제4비교기(24)로 구성되며, 미설명부호 'RST'는 리셋트신호이고, 'Q'는 출력단이다.
그리고, 도4는 상기 각 비교기(21∼24)의 내부를 보인 회로구성도로서, 이에 도시한 바와같이 상기 각 입력단(A)(B)( )( )으로 입력되는 제i,i+1번째 전처리증폭부(AMPi,AMPi+1) 각각의 출력(OUTi)( )(OUTi+1)( )을 게이트에 각기 입력받고, 소스가 접지된 엔모스트랜지스터(NM1∼NM4)와; 그 엔모스트랜지스터(NM1,NM2)의 드레인을 공통접속하여 그 공통접속점에 드레인이 접속되고, 소스가 접지된 엔모스트랜지스터(NM5) 및 엔모스트랜지스터(NM3,NM4)의 드레인을 공통접속하여 그 공통접속점에 드레인이 접속되고, 소스가 접지된 엔모스트랜지스터(NM6)와; 게이트에 리셋트신호(RST)를 입력받고, 각각의 소스가 상기 엔모스트랜지스터(NM5,NM6)의 드레인에 각각 접속된 엔모스트랜지스터(NM7,NM8)와; 각각의 소스가 전원전압(VDD)에 접속되고, 각각의 드레인이 상기 엔모스트랜지스터(NM7,NM8)의 드레인에 각각 접속되고, 게이트가 상기 엔모스트랜지스터(NM5,NM6)의 게이트와 각각 접속된 피모스트랜지스터(PM1,PM2)와; 각각의 게이트에 리셋트신호(RST)를 입력받고, 각각의 소스가 전원전압(VDD)에 접속되고, 각각의 드레인이 상기 피모스트랜지스터(PM1,PM2)의 드레인과 각각 접속된 피모스트랜지스터(PM3,PM4)와; 상기 엔모스트랜지스터(NM6)와 피모스트랜지스터(PM2)의 게이트 공통접속점 및 엔모스트랜지스터(NM7)와 피모스트랜지스터(PM1),(PM3)의 드레인 공통접속점을 공통접속하고, 그 공통접속점의 출력을 차례로 반전하여 출력신호를 출력단(Q)을 통해 출력하는 인버터(INV1,INV2)와; 상기 엔모스트랜지스터(NM5)와 피모스트랜지스터(PM1)의 게이트 공통접속점 및 엔모스트랜지스터(NM8)와 피모스트랜지스터(PM2,PM4)의 드레인 공통접속점을 공통접속하고, 그 공통접속점의 출력을 차례로 반전하여 출력신호를 반전 출력단( )을 통해 출력하는 인버터(INV3,INV4)로 구성되며, 미설명부호 'N1''N2'는 노드이다. 이하, 상기한 바와같이 구성되는 비교부(COMPi)의 동작을 설명한다.
먼저, 도4를 참조하면 엔모스트랜지스터(NM1∼NM4)에 흐르는 전류차에 의해 노드(N1,N2)에 걸리는 전압차가 결정되고, 이 노드(N1,N2)의 전압차는 엔모스트랜지스터(TR5,TR6) 및 피모스트랜지스터(PM1,PM2)를 통한 정귀환에 의해 짧은 순간에 증폭되어 고전위 또는 저전위를 각각 출력신호와 반전된 출력신호로 출력한다. 이때, 엔모스트랜지스터(NM1∼NM4)에 흐르는 전류차는 각 엔모스트랜지스터(NM1∼NM4)의 사이즈와 각각의 게이트에 인가되는 전압(OUTi)( )(OUTi+1)( )에 의해 결정되며, 게이트에 인가되는 전압(OUTi)( )(OUTi+1)( )의 레벨은 입력전압(Vin)과 분압전압(Vref1∼Vref17)의 대소관계에 좌우된다.
따라서, 각 비교기(21∼24) 내부의 엔모스트랜지스터(NM1∼NM4)의 게이트에 인가되는 전압(OUTi)( )(OUTi+1)( )을 고려하고, 그 엔모스트랜지스터(NM1∼NM4)의 사이즈를 조절한다면, 각 비교기(21∼24)로부터 순차적인 전압레벨을 갖는 2비트코드가 출력되도록 할 수 있다.
상기한 바와같이 엔모스트랜지스터(NM1∼NM4)의 게이트에 인가되는 전압(OUTi)( )(OUTi+1)( )을 고려했을 때, 각 비교기(21∼24)에 따른 엔모스트랜지스터(NM1∼NM4)의 사이즈는 먼저, 비교기(21)는 엔모스트랜지스터(NM1)의 사이즈가 엔모스트랜지스터(NM3)의 사이즈보다 3배가 크게 하고, 엔모스트랜지스터(NM1,NM4)가 서로 사이즈가 같으며, 엔모스트랜지스터(NM2,NM3)도 서로 사이즈가 같도록 한다.
그리고, 비교기(22)는 엔모스트랜지스터(NM1∼NM4)의 사이즈가 동일하게 한다.
그리고, 비교기(23)는 상기 비교기(21)와 반대로 엔모스트랜지스터(NM1)의 사이즈가 엔모스트랜지스터(NM3)의 사이즈보다 3배가 작고, 엔모스트랜지스터(NM1,NM4)가 서로 사이즈가 같으며, 엔모스트랜지스터(NM2,NM3)도 서로 사이즈가 같도록 한다.
그리고, 비교기(24)는 도3의 입력단(A)(B)( )( )의 입력으로 인해 항상 엔모스트랜지스터(NM1,NM2)는 턴온되고 엔모스트랜지스터(NM3,NM4)는 턴오프되므로, 엔모스트랜지스터(NM1∼NM4)들의 사이즈에 대한 조건이 필요없다.
이하, 상기한 바와같은 조건을 갖는 비교기(21∼24)의 동작을 상세히 설명한다.
입력전압(Vin)이 분압전압(Vref1)보다 크다면 엔모스트랜지스터(NM1∼NM4)의 게이트에 각기 인가되는 전압(OUTi)( )(OUTi+1)( )에 따라 엔모스트랜지스터(NM1,NM3)는 턴온, 엔모스트랜지스터(NM2,NM4)는 턴오프되므로, 노드(N1,N2)의 전압차는 엔모스트랜지스터(NM1,NM3)를 흐르는 전류차에 의해 결정된다.
그런데, 일예로 비교기(21)의 경우 엔모스트랜지스터(NM1)의 사이즈가 엔모스트랜지스터(NM3)의 사이즈에 비해 3배가 크게 설정되었으므로, 엔모스트랜지스터(NM1)의 게이트에 인가되는 전압(OUTi)이 엔모스트랜지스터(NM3)의 게이트에 인가되는 전압(OUTi+1)에 비해 3배가 크지 않는 한 엔모스트랜지스터(NM1)에 흐르는 전류는 엔모스트랜지스터(NM3)에 흐르는 전류보다 작다. 따라서, 노드(N2)에 걸리는 전압이 노드(N1)에 걸리는 전압보다 크고, 반대로 엔모스트랜지스터(NM1)의 게이트에 인가되는 전압(OUTi)이 엔모스트랜지스터(NM3)의 게이트에 인가되는 전압(OUTi+1)에 비해 3배이상 크다면 노드(N1)에 걸리는 전압이 노드(N2)에 걸리는 전압보다 크게된다.
상기한 바와같은 비교기(21)의 동작원리는 비교기(22∼24)에 동일하게 적용되어 비교부(COMPi)의 각 비교기(21∼24) 출력단(Q[1]∼Q[4])으로부터 순차적인 전압레벨을 갖는 2비트코드가 출력된다.
상기한 바와같은 본 발명에 의한 아날로그/디지털 변환기는 사용 저항의 갯수와 비교부의 갯수를 줄일 수 있어 매칭특성을 향상시킬 수 있는 효과와; 입력 커패시턴스를 저감하여 고속동작을 가능하게 하는 효과와; 킥백 노이즈를 감소시킬 수 있는 효과가 있다.
Claims (3)
- 상·하위 기준전압 사이에 직렬접속된 2n-2개의 직렬접속된 저항을 통해 상·하위 기준전압을 분압하여 2n-2+1 개의 분압전압을 출력하는 전압분배부와; 일측에 상기 전압분배부로부터 출력되는 분압전압을 순차적으로 입력받고, 타측에 입력전압을 각기 입력받아 차동 증폭하여 제1,제2출력신호를 각각 출력하는 2n-2+1 개의 전처리증폭부와; 제i번째 비교부가 상기 제i,제i+1번째 전처리증폭부의 출력을 입력받아 비교하여 순차적인 전압레벨을 갖는 2비트코드를 출력하도록 구성된 2n-2개의 비교부와; 상기 2n-2개 비교부의 출력을 각기 입력받아 엔코딩하여 6비트의 바이너리 코드로 출력하는 엔코딩부로 구성된 것을 특징으로 하는 아날로그/디지털 변환기.
- 제1항에 있어서, 상기 제i번째 비교부는 제i번째 전처리증폭부(AMPi)의 출력신호(OUTi,
- 제2항에 있어서, 상기 각 비교기(21∼24)는 각 입력단(A)(B)(
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980004939A KR19990070205A (ko) | 1998-02-18 | 1998-02-18 | 아날로그/디지털 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980004939A KR19990070205A (ko) | 1998-02-18 | 1998-02-18 | 아날로그/디지털 변환기 |
Publications (1)
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|---|---|
| KR19990070205A true KR19990070205A (ko) | 1999-09-15 |
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ID=65894443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980004939A KR19990070205A (ko) | 1998-02-18 | 1998-02-18 | 아날로그/디지털 변환기 |
Country Status (1)
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|---|---|
| KR (1) | KR19990070205A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669275B1 (ko) * | 2003-11-07 | 2007-01-16 | 산요덴키가부시키가이샤 | Ａｄ 컨버터 |
-
1998
- 1998-02-18 KR KR1019980004939A patent/KR19990070205A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669275B1 (ko) * | 2003-11-07 | 2007-01-16 | 산요덴키가부시키가이샤 | Ａｄ 컨버터 |
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