WO2022030130A1

WO2022030130A1 - 電子回路

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Publication number: WO2022030130A1
Application number: PCT/JP2021/023894
Authority: WO
Inventors: 隼永田
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2020-08-06
Filing date: 2021-06-24
Publication date: 2022-02-10
Also published as: JPWO2022030130A1

Abstract

［課題］回路面積及び消費電力の少ないスイッチトレジスタを実現する。［解決手段］電子回路は、差動信号を出力する、差動信号出力回路を備える。差動信号出力回路は、第1出力端子と、第2出力端子と、第1スイッチと、第2スイッチと、第3スイッチと、第4スイッチと、ショートスイッチと、を有する。第1出力端子及び第2出力端子は、信号を出力する。第1スイッチは、前記第1出力端子と、第1電源との間に接続される。第2スイッチは、前記第2出力端子と、第2電源との間に接続される。第3スイッチは、前記第1出力端子と、前記第2電源との間に接続される。第4スイッチは、前記第2出力端子と、前記第1電源との間に接続される。ショートスイッチは、前記第1出力端子と、前記第2出力端子との間に接続される。

Description

電子回路

　本開示は、電子回路に関する。

　従来、一般的なスイッチトレジスタ構成は、各スイッチが相反に動作する2値動作である。このような2値動作においては、DAC（Digital to Analog Converter）の抵抗は、正、又は、負の電源のいずれかに接続された状態となるため、常に電流が流れた状態となり消費電力が大きくなる。後段のOPアンプにおいて、入力差動間をショートするスイッチを備えて前段の電流源、DACと切り離す方法もあるが、この方法では、例えば、入力電圧をサンプリングするサンプルホールド回路が必要となる。

特開2014-160990号公報

　そこで、本開示では、回路面積及び消費電力の少ないスイッチトレジスタを備える電子回路を提供する。

　一実施形態によれば、電子回路は、差動信号を出力する、差動信号出力回路を備える。差動信号出力回路は、第1出力端子と、第2出力端子と、第1スイッチと、第2スイッチと、第3スイッチと、第4スイッチと、ショートスイッチと、を有する。第1出力端子及び第2出力端子は、信号を出力する。第1スイッチは、前記第1出力端子と、第1電源との間に接続される。第2スイッチは、前記第2出力端子と、第2電源との間に接続される。第3スイッチは、前記第1出力端子と、前記第2電源との間に接続される。第4スイッチは、前記第2出力端子と、前記第1電源との間に接続される。ショートスイッチは、前記第1出力端子と、前記第2出力端子との間に接続される。

　前記第1スイッチと、前記第2スイッチは、同じ極性を有するMOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor）であってもよく、それらのゲート同士が相互に接続されてもよい。また、前記第3スイッチと、前記第4スイッチは、同じ極性を有するMOSFETであってもよく、それらのゲート同士が相互に接続されてもよい。これに限られず、それぞれのスイッチは、種々のスイッチとして動作する回路と置き換えることもできる。

　第1端子が前記第1スイッチ及び前記第3スイッチと接続され、第2端子が前記第1出力端子と接続される、第1抵抗と、第1端子が前記第2スイッチ及び前記第4スイッチと接続され、第2端子が前記第2出力端子と接続される、第2抵抗と、を備えてもよく、前記ショートスイッチは、前記第1抵抗の前記第1端子と、前記第2抵抗の前記第1端子との間に接続されてもよい。

　バイアス電圧を印加する、バイアス端子、をさらに備えてもよく、前記ショートスイッチは、前記第1抵抗の前記第1端子と、前記バイアス端子との間に接続される、第5スイッチと、前記第2抵抗の前記第1端子と、前記バイアス端子との間に接続される、第6スイッチと、を備えてもよい。

　前記第5スイッチと、前記第6スイッチは、同じ極性を有するMOSFETであり、それらのゲート同士が相互に接続されてもよい。

　前記バイアス端子は、接地されてもよい。

　前記バイアス端子と接続される、第7スイッチ、をさらに備えてもよく、前記バイアス端子は、第7スイッチを介して接地されてもよい。

　前記バイアス端子と接続される、第7スイッチ、をさらに備えてもよく、前記バイアス端子は、第7スイッチを介してバイアス電圧と接続されてもよい。

　前記第1電源と、前記第1スイッチ及び前記第4スイッチは、第3抵抗を介して接続されてもよく、前記第2電源と、前記第2スイッチ及び前記第3スイッチは、第4抵抗を介して接続されてもよい。

　バイアス電圧を印加する、バイアス端子、をさらに備えてもよく、前記ショートスイッチは、前記バイアス端子と、第5抵抗を介して前記第1端子との間に接続される、第5スイッチと、前記バイアス端子と、第6抵抗を介して前記第2端子との間に接続される、第6スイッチと、を備えてもよい。

　前記バイアス端子は、接地されてもよい。

　前記第1スイッチ及び前記第2スイッチは、同期して動作してもよく、前記第3スイッチ及び前記第4スイッチは、前記第1スイッチ及び前記第2スイッチとは同じタイミングでオンにならないように同期して動作してもよい。

　前記第5スイッチと、前記第6スイッチは、同期して動作してもよい。

　前記ショートスイッチと、前記第7スイッチは、排他制御されてもよい。

　前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ及び前記ショートスイッチは、3値の入力信号により制御されてもよい。

　前記入力信号は、前記第1スイッチ及び前記第2スイッチがオンとなり、前記第3スイッチ及び前記第4スイッチがオフとなり、前記ショートスイッチがオフとなる第1状態、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ及び前記第4スイッチがオフとなり、前記ショートスイッチがオンとなる第2状態、前記第1スイッチ及び前記第２スイッチがオフとなり、前記第3スイッチ及び前記第4スイッチがオンとなり、前記ショートスイッチがオフとなる、第3状態、を示す3値を有してもよい。

　複数の前記差動信号出力回路を備えてもよく、前記複数の差動信号出力回路の前記第1出力端子同士が接続され、前記複数の差動信号出力回路の前記第2出力端子同士が接続され、前記第1出力端子及び前記第2出力端子は、差動増幅器の反転入力端子及び非反転入力端子にそれぞれ接続されてもよい。

　前記複数の差動信号出力回路は、マルチビットに対応する信号を出力してもよい。

一実施形態に係る電子回路の回路図。一実施形態に係るスイッチのタイミングチャート。一実施形態に係る電子回路のスイッチの一例を示す回路図。一実施形態に係る電子回路のスイッチの一例を示す回路図。一実施形態に係る電子回路のスイッチの一例を示す回路図。一実施形態に係る電子回路の回路図。一実施形態に係る電子回路の回路図。一実施形態に係るスイッチのタイミングチャート。一実施形態に係る電子回路の回路図。一実施形態に係る電子回路の回路図。一実施形態に係る電子回路の回路図。エンコーダの一例を示す回路図。エンコーダの別の例を示す回路図。図１３のエンコーダの真理値表を示す図。

　以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。

　（第1実施形態）
　図1は、一実施形態に係る電子回路の回路図を示す。電子回路1は、差動信号出力回路10と、差動増幅器20と、を備える。

　差動信号出力回路10は、入力端子INと、第1出力端子VNと、第2出力端子VPと、バイアス入力端子VBと、を端子として備え、第1スイッチSW1と、第2スイッチSW2と、第3スイッチSW3と、第4スイッチSW4と、第5スイッチSW5と、第6スイッチSW6と、第1抵抗R1、第2抵抗R2と、を備える。

　また、差動信号出力回路10は、それぞれ第1電圧Vrefp、第2電圧Vrefnを出力する第1電源、第2電源と適切に接続される。これらの電源は、例えば、差動増幅器20と共有する電源であってもよい。

　差動信号出力回路10は、3値にエンコードされたデジタル信号に基づいて、差動信号を生成し、この差動信号を外部の差動増幅器20へと出力する。この差動信号出力回路10は、エンコードされたシングルビットのデジタル信号を、第1電圧Vrefp、第2電圧Vrefnに基づいたアナログ信号に変換するDACとして動作する回路である。

　第1スイッチSW1は、第1電源と、第1出力端子VPとの間に第1抵抗R1を介して接続される。第1スイッチSW1は、オン状態では、第1電源と、第1出力端子VPとを第1抵抗R1を介して接続し、オフ状態では、この接続を開放する。

　第2スイッチSW2は、第2電源と、第2出力端子VNとの間に第2抵抗R2を介して接続される。第2スイッチSW2は、オン状態では、第2電源と、第2出力端子VNとを第2抵抗R2を介して接続し、オフ状態では、この接続を開放する。

　第3スイッチSW3は、第2電源と、第1出力端子VPとの間に第1抵抗R1を介して接続される。第3スイッチSW3は、オン状態では、第2電源と、第1出力端子VPとを第1抵抗R1を介して接続し、オフ状態では、この接続を開放する。

　第4スイッチSW4は、第1電源と、第2出力端子VNとの間に第2抵抗R2を介して接続される。第4スイッチSW4は、オン状態では、第1電源と、第2出力端子VNとを第2抵抗R2を介して接続し、オフ状態では、この接続を開放する。

　第5スイッチSW5は、バイアス入力端子VBと、第1出力端子VPとの間に第1抵抗R1を介して接続される。第5スイッチSW5は、オン状態では、バイアス入力端子VBと、第1出力端子VPとを第1抵抗R1を介して接続し、オフ状態では、この接続を開放する。

　第6スイッチSW6は、バイアス入力端子VBと、第2出力端子VNとの間に第2抵抗R2を介して接続される。第6スイッチSW6は、オン状態では、バイアス入力端子VBと、第2出力端子VNとを第2抵抗R2を介して接続し、オフ状態では、この接続を開放する。

　第5スイッチSW5及び第6スイッチSW6は、第1出力端子VPと、第2出力端子VNとを（抵抗を介して）短絡するスイッチであり、本開示において、これら2つのスイッチを合わせてショートスイッチと記載することがある。

　第1抵抗R1は、一端が、第1スイッチSW1、第3スイッチSW3及び第5スイッチSW5と接続され、他端が、第1出力端子VPと接続される。

　第2抵抗R2は、一端が、第2スイッチSW2、第4スイッチSW4及び第6スイッチSW6と接続され、他端が、第2出力端子VNと接続される。第2抵抗R2は、例えば、第1抵抗R1と同じ抵抗値を有する抵抗であってもよい。

　入力端子INには、例えば、2値のデジタル信号がエンコードされ、3値に変更された信号が入力される。この入力端子INに入力されたエンコード信号に基づいて、上記の各スイッチの状態が切り替わる。

　第1出力端子VP及び第2出力端子VNは、それぞれ外部にある差動増幅器20の非反転入力端子、反転入力端子と接続される。

　バイアス入力端子VBは、第1出力端子VP及び第2出力端子VNが第5スイッチSW5及び第6スイッチSW6によって短絡している場合に当該ノードにおいて印加されるバイアス電圧を入力する端子である。本実施形態においては、例えば、バイアス入力端子VBは、接地電圧と接続される。より具体的には、バイアス入力端子VBは、完全差動アンプ（差動増幅器20）のコモン電圧と等しい（同等である）電圧が印加される。

　差動増幅器20は、非反転入力端子と反転出力端子との間、及び、反転入力端子と非反転出力端子との間にそれぞれインピーダンスを備える。差動増幅器20は、差動信号出力回路10から出力された差動信号が入力されると、当該差動信号を増幅等して出力する。出力は、例えば、オーディオスピーカの差動抵抗と接続される。

　この電子回路1の差動信号出力回路10の動作を説明しつつ、より詳細な構成についても説明する。

　図2は、差動信号出力回路10に入力される信号と、それぞれのスイッチの状態との関係を示すタイミングチャートである。なお、タイミングチャートではあるが、説明のためわかりやすく示しており、それぞれの信号が入力される実際の時間と、本図の期間が比例関係にあるわけではない。すなわち、例えば、図2において示される”0”の期間は、他の期間よりも短い期間であってもよい。

　上段から、エンコードされた信号、すなわち、入力信号の状態、第1スイッチSW1、第2スイッチSW2の状態、第5スイッチSW5、第6スイッチSW6の状態、第3スイッチSW3、第4スイッチSW4の状態を示す。最下段に示すように、入力信号の状態により、以下では、第1状態、第2状態、第3状態として説明する。

　エンコードされた信号が+1である、すなわち、第1状態においては、第1スイッチSW1、第2スイッチSW2がオン、第5スイッチSW5、第6スイッチSW6がオフ、第3スイッチSW3、第4スイッチSW4がオフとなる。

　図3は、上記した第1状態における差動信号出力回路10の接続状態を示す図である。実線が接続されている経路、点線が接続されていない経路を示す。第1状態においては、第1電源が第1抵抗R1を介して第1出力端子VPと接続され、第2電源が第2抵抗R2を介して第2出力端子VNと接続される。

　この結果、+1の信号が入力されると、例えば、差動増幅器20には、非反転端子に正側の第1電圧が第1抵抗R1を介したアナログ信号として入力され、反転端子に負側の第2電圧が第2抵抗R2を介したアナログ信号として入力される。

　入力されるデジタル信号は、例えば、+1である場合に、エンコーダにより+1の信号に変換される。このことより、デジタル入力が+1である場合には、差動信号出力回路10は、正負が反転していない信号を差動増幅器20へと出力する。

　次に、エンコードされた信号が0である、すなわち、第2状態においては、図2に示すように、第1スイッチSW1、第2スイッチSW2がオフ、第5スイッチSW5、第6スイッチSW6がオン、第3スイッチSW3、第4スイッチSW4がオフとなる。

　図4は、上記した第2状態における差動信号出力回路10の接続状態を示す図である。図3と同様に、実線が接続されている経路、点線が接続されていない経路を示す。第2状態においては、第1電源及び第2電源は、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3、第4スイッチSW4により切断される。

　一方で、第5スイッチSW5、第6スイッチSW6がオンとなることにより、第1出力端子VPと、第2出力端子VNとが第1抵抗R1及び第2抵抗R2を介して短絡する。また、第1出力端子VP及び第2出力端子VNは、差動増幅器20の動作により設計されたコモン電圧となる。そして、第5スイッチSW5と第6スイッチSW6の接続ノードには、バイアス入力端子VBを介して、差動増幅器20のコモン電圧と同等の電圧が印加される。例えば、差動増幅器20のコモン電圧を接地電圧と設定した場合に、この図4のような構成が有効となる。

　入力されるデジタル信号は、例えば、+1から0への切り替わり、若しくは、0から+1への切り替わり、又は、デジタル信号の入力がない場合に、エンコーダにより0の信号に変換される。このことより、デジタル入力が切り替わるタイミング、又は、デジタル入力がないタイミングにおいて、差動信号出力回路10は、第1出力端子VPと第2出力端子VNとを短絡する。言い換えると、この場合、差動増幅器20の入力端子同士を短絡して電源と切断することにより、不要な電力消費を抑制する。すなわち、信号の出力が不要である状態においては、なるべく長い間、入力端子INに入力される信号を0とエンコードすることにより、電力消費の削減効果を大きくすることができる。

　次に、エンコードされた信号が-1である、すなわち、第3状態においては、図2に示すように、第1スイッチSW1、第2スイッチSW2がオフ、第5スイッチSW5、第6スイッチSW6がオフ、第3スイッチSW3、第4スイッチSW4がオンとなる。

　図5は、上記した第3状態における差動信号出力回路10の接続状態を示す図である。図3と同様に、実線が接続されている経路、点線が接続されていない経路を示す。第3状態においては、第1電源が第2抵抗R2を介して第2出力端子VNと接続され、第2電源が第1抵抗R1を介して第1出力端子VPと接続される。

　この結果、-1の信号が入力されると、例えば、差動増幅器20には、反転端子に正側の第1電圧が第1抵抗R1を介したアナログ信号として入力され、非反転端子に負側の第2電圧が第2抵抗R2を介したアナログ信号として入力される。

　入力されるデジタル信号は、例えば、0である場合に、エンコーダにより-1の信号に変換される。このことより、デジタル入力が0である場合には、差動信号出力回路10は、正負が反転した信号を差動増幅器20へと出力する。

　これらの結果をまとめると、差動信号出力回路10は、デジタル入力が1である場合には正負の逆転しないアナログ信号を、デジタル入力が0である場合には正負の逆転したアナログ信号を、それぞれ出力する。また、切り替わり又は入力がない場合には、出力端子同士を短絡させる。

　各スイッチは、例えば、MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor）で構成されてもよい。このMOSFETの特性は、適切に上記のスイッチング動作を実現するのであれば、どのように設定されてもよい。

　一方で、第1スイッチSW1と第2スイッチSW2が同期し、第3スイッチSW3と第4スイッチSW4が同期し、第5スイッチSW5と第6スイッチSW6が同期して動作する。このため、例えば、第1スイッチSW1と第2スイッチSW2は、極性（n型／p型）が同じMOSFETとして備えられ、それぞれのゲートが相互に接続している構成としてもよい。第3スイッチSW3と第4スイッチSW4、第5スイッチSW5と第6スイッチSW6についても同様に、それぞれ同じ極性で、ゲート同士が相互に接続している構成としてもよい。

　スイッチの構成は、MOSFETには限られず、例えば、バイポーラトランジスタで同等の動作を実行できるものであってもよい。

　以上のように、差動信号出力回路10は、デジタル信号を適切にアナログ信号へと変換して出力するDACとして動作する。デジタル信号の切り替わりのタイミング、又は、デジタル信号が入力されていないタイミングにおいては、差動増幅器20を電源電圧から切り離すことにより、余分な信号電流を発生させず、電力消費（消費電流）を抑制することが可能となる。

　さらに、この第2状態におけるスイッチの切り替えにより、差動増幅器20における帰還率を所定値に維持することも可能であり、入力データに依存する帰還率の変化を抑制することができる。これは、後述する図11のように差動信号出力回路10を並列に備える場合に、特に有効な特性となる。

　また、差動信号出力回路10におけるスイッチは、信号の切り替わるタイミングに基づいて適切に状態を遷移させるため、回路の一部、例えば、差動増幅器20を切り離す場合にも、電圧を保持するサンプルホールド回路等は、不要である。

　本実施形態に係る差動信号出力回路10は、一例として、オーディオアンプに出力するための差動信号を出力する回路として構成されてもよい。

　（第2実施形態）
　図6は、第2実施形態に係る電子回路1を示す回路図である。差動信号出力回路10は、第5スイッチSW5と第6スイッチSW6、すなわち、ショートスイッチにおいて、バイアス入力端子VBと接続されない構成である。

　この場合、ショートスイッチは、第5スイッチSW5及び第6スイッチSW6の2つのスイッチを備える構成ではなく、1つのスイッチで代用することができる。動作については、前述の第1実施形態と同様である。すなわち、入力される3値の信号により、それぞれのスイッチの状態が切り替わり、図3から図5と同様に回路の接続状態が遷移する。

　バイアス電圧と第5スイッチSW5、第6スイッチSW6の接続ノードが接続されないことにより、出力端子間の電位を所定値に設定することはできない。一方で、前述の実施形態と比較して、例えば、ショートスイッチを1つ削減し、さらにバイアス電圧と接続するための余分な配線を除去することが可能であるので、設置面積の削減やスイッチにおける寄生等の効果の抑制をすることが可能となる。

　（第3実施形態）
　図7は、第3実施形態に係る電子回路1を示す回路図である。差動信号出力回路10は、第5スイッチSW5と第6スイッチSW6の接続ノードにおいて接地される点については第1実施形態と同じであるが、この接続ノードと接地点との間に第7スイッチSW7を備える。

　図8は、本実施形態に係る各状態と、各スイッチの状態とを示す図である。この図8に示すように、第7スイッチSW7は、第5スイッチSW5及び第6スイッチSW6と反対の状態となるように動作をする。

　第1状態及び第3状態においては、第5スイッチSW5、第6スイッチSW6がオフになる一方で、第7スイッチSW7は、オンとなる。一方で、第2状態においては、第7スイッチSW7は、オフとなる。このように、バイアス入力端子VBと、外部の電位との間にスイッチを備える構成としてもよい。

　例えば、後述の図11のように複数の差動信号出力回路10が並列に備えられる場合に、第5スイッチSW5及び第6スイッチSW6と反対の状態に第7スイッチSW7を動作させることにより、他の差動信号出力回路10からの影響を少なくすることができる。

　すなわち、第7スイッチSW7がオンしている状態においては、第5スイッチSW5と第6スイッチSW6との間のフローティング電圧は、バイアス入力端子VBと接続されているため、バイアス電圧、本実施形態においては、接地電圧となる。第2状態となった場合に、第7スイッチSW7がオフすることにより、出力端子間の電位は、接地電圧（より具体的には、差動増幅器20のコモン電圧）を基準とした適切な電圧へと遷移する。

　この電圧の遷移は、第7スイッチSW7がオフされていることにより、他の回路（差動信号出力回路10等）に与える影響が少ない。同様に、他の回路からの影響を受けることも少なくなる。

　以上のように、本実施形態によれば、前述の各実施形態と同様にDACの動作を行うとともに、他の回路への影響、また、他の回路からの影響を小さくすることが可能となる。

　なお、第7スイッチSW7は、図面において差動信号出力回路10の外部に備えられているが、差動信号出力回路10の内部に備えられるものとしてもよい。

　（第4実施形態）
　図9は、第4実施形態に係る電子回路1を示す回路図である。電子回路1は、前述の実施形態の構成に、さらに、バイアス入力端子VBと接続される増幅器30を備える。本図に示すように、バイアス電圧として接地電位ではない所定の電圧値を有する電圧を接続してもよい。差動増幅器20のコモン電圧が接地電圧と一致しない場合には、差動信号出力回路10は、このような差動増幅器20と同等のバイアス電圧を印加する電源に接続する構成にすることが好ましい。

　増幅器30は、例えば、第1電圧Vrefpと第2電圧Vrefnとの間の所定の電圧（好ましくは、差動増幅器20のコモン電圧と同じ電圧）を出力する回路である。この増幅器30は、例えば、第7スイッチSW7を介して第5スイッチSW5と第6スイッチSW6との間のノードに接続される。それぞれのスイッチの切り替えは、図8に示すものと同様である。

　このように接続されることにより、第2状態における第1出力端子VPと第2出力端子VN間のフローティングの電圧をより適切に設定することが可能となる。増幅器の記載は一例としてあげたものであり、増幅器ではなく、所定の電圧源を接続してもよい。

　なお、本実施形態において、増幅器30は、第7スイッチSW7を介して接続されるものとしたが、これは一例として示したものである。増幅器30が、第5スイッチSW5と第6スイッチSW6との接続ノードと、スイッチを介さずに接続される、例えば、図1のように接続される状態であってもよい。以下の実施形態においても、この第7スイッチSW7の有無は、同様に、実施形態の説明自体に拘束されるものではなく、設置すること、又は、設置しないことを適切に選択することができる。

　（第5実施形態）
　前述の各実施形態においては、常に抵抗が出力端子と接続されているものであったが、これらの構成には限られない。

　図10は、第5実施形態に係る電子回路1を示す回路図である。差動信号出力回路10は、第1抵抗R1及び第2抵抗R2の代わりに、第3抵抗R3と、第4抵抗R4と、第5抵抗R5と、第6抵抗R6と、を備える。

　第3抵抗R3は、第1電源と、第1スイッチSW1及び第4スイッチSW4との間に接続される。

　第4抵抗R4は、第2電源と、第2スイッチSW2及び第3スイッチSW3との間に接続される。

　このように第3抵抗R3と第4抵抗R4とを備えることにより、第1状態及び第3状態において、前述の各実施形態と同等の動作をすることができる。

　第5抵抗R5は、第5スイッチSW5と、第1出力端子VP、第1スイッチSW1及び第3スイッチSW3との間に接続される。

　第6抵抗R6は、第6スイッチSW6と、第2出力端子VN、第2スイッチSW2及び第4スイッチSW4との間に接続される。

　このように第5抵抗R5と第6抵抗R6とを備えることにより、第2状態において、前述の各実施形態と同等の動作をすることができる。

　これらの第3抵抗R3、第4抵抗R4、第5抵抗R5及び第6抵抗R6は、例えば、同じ抵抗値を有する抵抗であってもよい。

　以上のように、抵抗の位置は、前述の実施形態の位置に拘束される訳ではなく、本実施形態のように、異なる位置に設置されてもよい。

　（実装例）
　前述の各実施形態における差動信号出力回路10は、例えば、複数並列に備えられてもよい。このように複数のDACとして動作すする差動信号出力回路10を用いることにより、マルチビットに対応するDACを備える増幅器として電子回路1は、動作することが可能となる。

　図11は、一実施形態に係る電子回路1の構成を示す図である。

　電子回路1は、複数の差動信号出力回路10A、10B、10C、・・・、10X、10Yを備える。それぞれの差動信号出力回路10は、エンコーダ40に接続され、エンコーダ40から3値に符号化された入力信号を受信する。それぞれの差動信号出力回路10は、エンコーダ40から入力された信号に基づいてアナログ信号を生成し、このアナログ信号を差動増幅器20へと出力する。

　それぞれの差動信号出力回路10は、前述の各実施形態において説明した差動信号出力回路10のいずれかの構成を有する。それぞれの差動信号出力回路10は、それぞれのビットに対応したDACとして動作してもよい。

　例えば、エンコーダ40には、それぞれのDACに対して適切な出力を制御するための多重化された信号が入力されてもよい。そして、エンコーダ40からは、コード化された信号を出力するための多重化された信号が、それぞれのDACに対して出力されてもよい。

　このように複数の差動信号出力回路10を備えることにより、複数ビットのデジタル信号をアナログ信号へと適切に変換することが可能となる。前述の各実施形態に係る差動信号出力回路10を用いることにより、各実施形態で説明した効果を奏する。

（エンコーダ例）
　本開示における趣旨は、前述した各実施形態における3値の信号を用いたDACではあるが、参考のため、デジタル信号から3値の信号を生成するエンコーダ回路について一例を挙げて説明する。なお、この回路は、一例として示すものであり、適切に3値の信号を取得できるのであれば、他の回路であってもよい。前述の各実施形態は、本説明により、拘束されるものではない。

　図12は、2値信号を3値信号に変換する回路の一例を示す回路図である。入力信号Pは、2値の信号であり、0又は1の値をとる。図12及び後述する図13の説明においては、1つのDACに対する信号のエンコードに対して説明する。必要に応じて、このエンコーダは、DACの数だけ備えられる。

　論理積回路には、信号Pの否定と、遅延回路を介した信号Pの否定が入力される。この出力を信号Qとする。また、排他的論理和回路には、信号Pと、遅延回路を介した信号Pの否定が入力される。この出力を信号Rとする。

　エンコーダは、このQとRをそれぞれ1の位、10の位とした信号を出力する。そして、この2ビットの信号RQを2の補数表現とすると、図2、図8に示した状態に対応させることができる。

　Pが0の定常状態であれば、Q = (not P) and (not P) = 1 and 1 = 1、R = P exor (not P) = 0 exor 1 = 1となり、RQ = (11)₂ = -1とエンコードされる。

　Pが0から1に立ち上がり、遅延回路によりPの否定が出力される前は、Q = (not P) and (not P’) = 0 and 1 = 0、R = P exor (not P’) = 1 exor 1 = 0となり、RQ = (00)₂ = 0とエンコードされる。ここで、P’は、遷移前のPの状態とする。

　Pが1の定常状態であれば、Q = 0 and 0 = 0、R = 1 exor 0 = 1となり、RQ = (01)₂ = +1とエンコードされる。

　Pが1から0に立ち下がり、遅延回路によりPの否定が出力される前は、Q = 1 and 0、R = 0 exor 0 = 0となり、RQ = (00)₂ = 0とエンコードされる。

　すなわち、Pの0、1の状態は、それぞれ-1、+1にエンコードされ、立ち上がり、立ち下がりのタイミングにおいては、0にエンコードされる。このように、本開示における差動信号出力回路10の入力信号を生成できる。

　また、そもそもPの信号値が、0の基準電圧よりも低い場合、例えば、Pに入力がない状態の場合には、0を出力してもよい。これは、各論理ゲートの電源を切断する等により、Q、Rにそれぞれ0が出力されるとすればよい。

　このようなエンコーダ回路を、図11のエンコーダ40に備えて、各ビットに対応する差動信号出力回路10の入力信号を生成してもよい。

　図13は、エンコーダの別の例を示す図である。本図のエンコーダには、正負の2値を示す信号P、Nが入力される。信号P、Nは、例えば、同時に1となることが禁止される信号である。

　否定論理和回路は、P、Nが入力されて、Qを出力する。エンコーダは、例えば、2つの論理積回路を有し、片方には、Pの否定とNが入力されてRを出力する。もう片方には、PとNの否定が入力されてSを出力する。

　図14は、図13に示す論理回路の真理値表を示す。

　PとNの双方が0であれば、Q = not (P or N) = not (0 or 0) = 1、R = (not P) and N = (not 0) and 0 = 0、S = P and (not N) = 0 and (not 0) = 0が出力される。そして、この状態は、例えば、図2等のエンコードされた信号の0に対応する。

　Pが0、Nが1であれば、Q = not (0 or 1) = 0、R = (not 0) and 1 = 1、S = 0 and (not 1) = 0が出力される。この状態は、例えば、エンコードされた信号の+1に対応する。

　Pが1、Nが0であれば、Q = not (1 or 0) = 0、R = (not 1) and 0 = 0、S = 1 and (not 0) = 1が出力される。この状態は、例えば、エンコードされた信号の-1に対応する。

　この出力に鑑みると、例えば、出力QをそれぞれのDACの第5スイッチSW5、第6スイッチSW6と接続し、出力RをそれぞれのDACの第1スイッチSW1、第2スイッチSW2に接続し、出力SをそれぞれのDACの第3スイッチSW3、第4スイッチSW4と接続することにより、3値へのエンコードとDAC内のそれぞれのスイッチの切り替えとを対応させることが可能となる。

　図12の例と比較すると、DACの制御をする電子回路1内に、エンコードされた信号をデコードするための信号が不要となる。一方で、3つの信号のHigh / Lowを伝播する回路が必要となる。これらは、回路の接続面積、寄生容量等に鑑みて、適切なものを選択することが可能である。

　尤も、これらのエンコーダは、あくまでもいくつかの例としてあげたものであり、本開示における電子回路1の構成に影響を与えるものではない。すなわち、エンコーダは、上記に示したもの以外にも、適切な入出力が取得される形態を任意に選択することが可能である。

　前述した実施形態は、以下のような形態としてもよい。

(1)
　差動信号を出力する、差動信号出力回路であって、
　　信号を出力する、第1出力端子と、
　　前記第1出力端子の差動信号を出力する、第2出力端子と
　　前記第1出力端子と、第1電源との間に接続される、第1スイッチと、
　　前記第2出力端子と、第2電源との間に接続される、第2スイッチと、
　　前記第1出力端子と、前記第2電源との間に接続される、第3スイッチと、
　　前記第2出力端子と、前記第1電源との間に接続される、第4スイッチと、
　　前記第1出力端子と、前記第2出力端子との間に接続される、ショートスイッチと、
　を有する、差動信号出力回路、
　を備える電子回路。

(2)
　前記第1スイッチと、前記第2スイッチは、同じ極性を有するMOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor）であり、それらのゲート同士が相互に接続され、
　前記第3スイッチと、前記第4スイッチは、同じ極性を有するMOSFETであり、それらのゲート同士が相互に接続される、
　(1)に記載の電子回路。

(3)
　第1端子が前記第1スイッチ及び前記第3スイッチと接続され、第2端子が前記第1出力端子と接続される、第1抵抗と、
　第1端子が前記第2スイッチ及び前記第4スイッチと接続され、第2端子が前記第2出力端子と接続される、第2抵抗と、
　を備え、
　前記ショートスイッチは、前記第1抵抗の前記第1端子と、前記第2抵抗の前記第1端子との間に接続される、
　(1)又は(2)に記載の電子回路

(4)
　バイアス電圧を印加する、バイアス端子、
　をさらに備え、
　前記ショートスイッチは、
　　前記第1抵抗の前記第1端子と、前記バイアス端子との間に接続される、第5スイッチと、
　　前記第2抵抗の前記第1端子と、前記バイアス端子との間に接続される、第6スイッチと、
　を備える、
　(3)に記載の電子回路。

(5)
　前記第5スイッチと、前記第6スイッチは、同じ極性を有するMOSFETであり、それらのゲート同士が相互に接続される、
　(4)に記載の電子回路。

(6)
　前記バイアス端子は、接地される、
　(4)又は(5)に記載の電子回路。

(7)
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介して接地される、
　(4)又は(5)に記載の電子回路。

(8)
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介してバイアス電圧と接続される、
　(4)又は(5)に記載の電子回路。

(9)
　前記第1電源と、前記第1スイッチ及び前記第4スイッチは、第3抵抗を介して接続され、
　前記第2電源と、前記第2スイッチ及び前記第3スイッチは、第4抵抗を介して接続される、
　(1)又は(2)に記載の電子回路。

(10)
　バイアス電圧を印加する、バイアス端子、
　をさらに備え、
　前記ショートスイッチは、
　　前記バイアス端子と、第5抵抗を介して前記第1端子との間に接続される、第5スイッチと、
　　前記バイアス端子と、第6抵抗を介して前記第2端子との間に接続される、第6スイッチと、
　を備える、
　(9)に記載の電子回路。

(11)
　前記第5スイッチと、前記第6スイッチは、同じ極性を有するMOSFETであり、それらのゲート同士が相互に接続される、
　(4)に記載の電子回路。

(12)
　前記バイアス端子は、接地される、
　(4)又は(5)に記載の電子回路。

(13)
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介して接地される、
　(4)又は(5)に記載の電子回路。

(14)
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介してバイアス電圧と接続される、
　(4)又は(5)に記載の電子回路。

(15)
　前記第1スイッチ及び前記第2スイッチは、同期して動作し、
　前記第3スイッチ及び前記第4スイッチは、前記第1スイッチ及び前記第2スイッチとは同じタイミングでオンにならないように同期して動作する、
　(1)から(14)のいずれかに記載の電子回路。

(16)
　前記第5スイッチと、前記第6スイッチは、同期して動作する、
　(4)又は(10)に記載の電子回路。

(17)
　前記ショートスイッチと、前記第7スイッチは、排他制御される、
　(7)、(8)、(12)、(13)に記載の電子回路。

(18)
　前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ及び前記ショートスイッチは、3値の入力信号により制御される、
　(1)から(17)のいずれかに記載の電子回路。

(19)
　前記入力信号は、
　　前記第1スイッチ及び前記第2スイッチがオンとなり、前記第3スイッチ及び前記第4スイッチがオフとなり、前記ショートスイッチがオフとなる第1状態、
　　前記第1スイッチ、前記第2スイッチ、前記第3スイッチ及び前記第4スイッチがオフとなり、前記ショートスイッチがオンとなる第2状態、
　　前記第1スイッチ及び前記第２スイッチがオフとなり、前記第3スイッチ及び前記第4スイッチがオンとなり、前記ショートスイッチがオフとなる、第3状態、
　を示す3値を有する、
　(18)に記載の電子回路。

(20)
　複数の前記差動信号出力回路を備え、
　前記複数の差動信号出力回路の前記第1出力端子同士が接続され、
　前記複数の差動信号出力回路の前記第2出力端子同士が接続され、
　前記第1出力端子及び前記第2出力端子は、差動増幅器の反転入力端子及び非反転入力端子にそれぞれ接続される、
　(1)から(19)のいずれかに記載の電子回路。

(21)
　前記複数の差動信号出力回路は、マルチビットに対応する信号を出力する、
　(20)に記載の電子回路。

　本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。

1：電子回路、
10：差動信号出力回路、
20：差動増幅器、
30：増幅器、
40：エンコーダ、
SW1、SW2、SW3、SW4、SW5、SW6、SW7：スイッチ、
R1、R2、R3、R4、R5、R6：抵抗

Claims

　差動信号を出力する、差動信号出力回路であって、
　　信号を出力する、第1出力端子及び第2出力端子と、
　　前記第1出力端子と、第1電源との間に接続される、第1スイッチと、
　　前記第2出力端子と、第2電源との間に接続される、第2スイッチと、
　　前記第1出力端子と、前記第2電源との間に接続される、第3スイッチと、
　　前記第2出力端子と、前記第1電源との間に接続される、第4スイッチと、
　　前記第1出力端子と、前記第2出力端子との間に接続される、ショートスイッチと、
　を有する、差動信号出力回路、
　を備える電子回路。
　前記第1スイッチと、前記第2スイッチは、同じ極性を有するMOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor）であり、それらのゲート同士が相互に接続され、
　前記第3スイッチと、前記第4スイッチは、同じ極性を有するMOSFETであり、それらのゲート同士が相互に接続される、
　請求項1に記載の電子回路。
　第1端子が前記第1スイッチ及び前記第3スイッチと接続され、第2端子が前記第1出力端子と接続される、第1抵抗と、
　第1端子が前記第2スイッチ及び前記第4スイッチと接続され、第2端子が前記第2出力端子と接続される、第2抵抗と、
　を備え、
　前記ショートスイッチは、前記第1抵抗の前記第1端子と、前記第2抵抗の前記第1端子との間に接続される、
　請求項1に記載の電子回路。
　バイアス電圧を印加する、バイアス端子、
　をさらに備え、
　前記ショートスイッチは、
　　前記第1抵抗の前記第1端子と、前記バイアス端子との間に接続される、第5スイッチと、
　　前記第2抵抗の前記第1端子と、前記バイアス端子との間に接続される、第6スイッチと、
　を備える、
　請求項3に記載の電子回路。
　前記第5スイッチと、前記第6スイッチは、同じ極性を有するMOSFETであり、それらのゲート同士が相互に接続される、
　請求項4に記載の電子回路。
　前記バイアス端子は、接地される、
　請求項4に記載の電子回路。
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介して接地される、
　請求項4に記載の電子回路。
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介してバイアス電圧と接続される、
　請求項4に記載の電子回路。
　前記第1電源と、前記第1スイッチ及び前記第4スイッチは、第3抵抗を介して接続され、
　前記第2電源と、前記第2スイッチ及び前記第3スイッチは、第4抵抗を介して接続される、
　請求項1に記載の電子回路。
　バイアス電圧を印加する、バイアス端子、
　をさらに備え、
　前記ショートスイッチは、
　　前記バイアス端子と、第5抵抗を介して前記第1出力端子との間に接続される、第5スイッチと、
　　前記バイアス端子と、第6抵抗を介して前記第2出力端子との間に接続される、第6スイッチと、
　を備える、
　請求項9に記載の電子回路。
　前記第5スイッチと、前記第6スイッチは、同じ極性を有するMOSFETであり、それらのゲート同士が相互に接続される、
　請求項10に記載の電子回路。
　前記バイアス端子は、接地される、
　請求項10に記載の電子回路。
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介して接地される、
　請求項10に記載の電子回路。
　前記バイアス端子と接続される、第7スイッチ、
　をさらに備え、
　前記バイアス端子は、第7スイッチを介してバイアス電圧と接続される、
　請求項10に記載の電子回路。
　前記第1スイッチ及び前記第2スイッチは、同期して動作し、
　前記第3スイッチ及び前記第4スイッチは、前記第1スイッチ及び前記第2スイッチとは同じタイミングでオンにならないように同期して動作する、
　請求項1に記載の電子回路。
　前記第5スイッチと、前記第6スイッチは、同期して動作する、
　請求項4に記載の電子回路。
　前記ショートスイッチと、前記第7スイッチは、排他制御される、
　請求項7に記載の電子回路。
　前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ及び前記ショートスイッチは、3値の入力信号により制御される、
　請求項1に記載の電子回路。
　前記入力信号は、
　　前記第1スイッチ及び前記第2スイッチがオンとなり、前記第3スイッチ及び前記第4スイッチがオフとなり、前記ショートスイッチがオフとなる第1状態、
　　前記第1スイッチ、前記第2スイッチ、前記第3スイッチ及び前記第4スイッチがオフとなり、前記ショートスイッチがオンとなる第2状態、
　　前記第1スイッチ及び前記第２スイッチがオフとなり、前記第3スイッチ及び前記第4スイッチがオンとなり、前記ショートスイッチがオフとなる、第3状態、
　を示す3値を有する、
　請求項18に記載の電子回路。
　複数の前記差動信号出力回路を備え、
　前記複数の差動信号出力回路の前記第1出力端子同士が接続され、
　前記複数の差動信号出力回路の前記第2出力端子同士が接続され、
　前記第1出力端子及び前記第2出力端子は、差動増幅器の反転入力端子及び非反転入力端子にそれぞれ接続される、
　請求項1に記載の電子回路。