JP4158731B2 - ラダー抵抗型ｄ／ａ変換回路 - Google Patents

Description

本発明は、複数の抵抗が組み合わされたラダー抵抗の分圧電圧をＤ／Ａ変換信号として出力するラダー抵抗型Ｄ／Ａ変換回路に関する。

この種のラダー抵抗型Ｄ／Ａ変換回路は高速動作が可能であり、分圧回路を構成するラダー抵抗のばらつきが変換精度に対して与える影響が少ないため幅広く利用されている。ｎビット（ｎは正の整数）のＤ／Ａ変換処理を行うためには原理上２のｎ乗個の抵抗器が必要であるが、近年改良が進められており様々なラダー抵抗型Ｄ／Ａ変換回路が提案されている。このラダー抵抗型Ｄ／Ａ変換回路の一例として、特許文献１にＤＡ変換装置が開示されている。図３は、この特許文献１に開示されている構成を概略的に示している。この回路構成では、制御回路１の制御に基づいて、第１のラダー抵抗２から異なる２電圧を取得し、この２電圧を第２のラダー抵抗３の基準電圧ＶｒｅｆＬ，ＶｒｅｆＨとし、第２のラダー抵抗３の分圧電圧をＤ／Ａ変換出力することで、高精度のＤ／Ａ変換出力を得ることができると共に抵抗体の数を削減できるという回路である。
特開平１−９３９３２号公報

図３に示す回路構成では、第１のラダー抵抗２で取得する２電圧をそれぞれバッファ４および５によりバッファし第２のラダー抵抗３の基準電圧ＶｒｅｆＬ，ＶｒｅｆＨを生成する必要があり、基準電圧ＶｒｅｆＬ，ＶｒｅｆＨを作成するため少なくともバッファ４および５を２つ設ける必要があり、さらに後段の第２のラダー抵抗３の分圧電圧を出力するためにバッファ６をさらに設ける必要があり、最低でも３つのバッファを設ける必要が生じコスト高となる。特に半導体集積回路装置内に形成する場合には、半導体チップ内に形成する回路面積の増加につながるという問題を生じる。

本発明は、上記事情に鑑みてなされたものであり、その目的は、使用する抵抗器の数を抑制しつつ使用バッファの数を低減することでコストを抑制できると共に、高精度のＤ／Ａ変換出力を得ることができるラダー抵抗型Ｄ／Ａ変換回路を提供することにある。

請求項１記載の発明によれば、切替回路が、制御回路により出力される切替信号に基づいて第１および第２のラダー抵抗を直列的に接続し当該直列的に接続されたラダー抵抗に第１もしくは第２の所定電圧を与える第１状態に切替えると、制御回路は、第１および第２のラダー抵抗の直列的に接続された抵抗による第１または第２の所定電圧の分圧電圧をｎビットのディジタル信号に基づいて２のｎ乗個のＤ／Ａ変換信号として出力させる。

このとき、ラダー抵抗に与えられる所定電圧の分圧電圧をｋビットよりも大きなｎビットのディジタル信号に基づいて２のｎ乗個のＤ／Ａ変換信号として出力するようになっているため、分解能の高い高精度のＤ／Ａ変換出力を必要に応じて得ることができるようになる。すなわち、第１および第２のラダー抵抗のみでｋビットおよびｎビットのＤ／Ａ変換回路を構成することができるため、ｋビットおよびｎビットのＤ／Ａ変換回路をそれぞれ別途作成する構成に比較して使用抵抗器の数を減少させることができる。

しかも、第１状態においては第１または第２のバッファを介してＤ／Ａ変換出力を得ることができると共に、第２状態においては第１のバッファを介してＤ／Ａ変換出力を得ることができるため、第１および第２のバッファ以外のバッファをＤ／Ａ変換回路用に構成する必要がなくなる。これにより、コストを抑制しながら第２状態において分解能の高い高精度のＤ／Ａ変換出力を得ることができる。

また、切替回路が、制御回路により出力される切替信号に基づいて第１および第２のラダー抵抗を切離して少なくとも第１の所定電圧を第１のラダー抵抗に与える第２状態に切替えると、制御回路は、第１のラダー抵抗に与えられる第１の所定電圧の分圧電圧をｋビットのディジタル信号に基づいて２のｋ乗個のＤ／Ａ変換信号として出力させるため、上述説明の作用効果に加えて、高精度のＤ／Ａ変換出力を必要としない場合には必要に応じて切替えることによりｋビットのＤ／Ａ変換出力を得ることができるようになる。

しかも、第２のラダー抵抗が、第２の所定電圧が与えられることにより２のｍ乗個（ｍは正の整数）のそれぞれ異なる分圧電圧を出力可能に構成されており、切替回路が、第２状態においては第１および第２のラダー抵抗を切離して第１の所定電圧を第１のラダー抵抗に基準電圧として与えると共に第２の所定電圧を第２のラダー抵抗に基準電圧として与えるように切替えるように構成されており、さらに制御回路は、切替回路により切替えられた第２状態においては、ｋビットのディジタル信号に基づいて第１の所定電圧の第１のラダー抵抗による分圧電圧を２のｋ乗個のＤ／Ａ変換信号として第１のバッファを通じて出力させるように構成されると共に、ｍビットのディジタル信号に基づいて第２の所定電圧の第２のラダー抵抗による分圧電圧を２のｍ乗個のＤ／Ａ変換信号として第２のバッファを通じて出力させるため、高分解能のＤ／Ａ変換出力を必要としない場合には、第２状態においては複数系統のＤ／Ａ変換出力を得ることができるようになる。

請求項２記載の発明によれば、第１および第２の所定電圧が同一電圧であるため、高精度にＤ／Ａ変換信号を出力することができるようになる。
特に請求項３記載の発明のように、半導体集積回路装置内にＤ／Ａ変換回路を形成する場合には、チップ形成面積を抑制することができるようになる。

以下、本発明の一実施形態について図１および図２を参照しながら説明する。尚、背景技術として説明した構成と同一部分には同一符号を付して説明を行う。
図１は、ラダー抵抗型Ｄ／Ａ変換回路１１（以下、Ｄ／Ａ変換回路と称す）の概略的なブロック構成図を示している。本実施形態では、本発明を理解しやすく説明するため３ビットおよび４ビットのＤ／Ａ変換回路を切替えて使用する実施形態について説明する。

この図１において、Ｄ／Ａ変換回路１１は、第１のラダー抵抗２（抵抗２ａ〜２ｈ）と、第２のラダー抵抗３（抵抗３ａ〜３ｈ）と、第１のラダー抵抗２による分圧電圧を切替出力するように接続された複数のアナログスイッチ１２（アナログスイッチ１２ａ〜１２ｈ）と、第２のラダー抵抗３による分圧電圧を切替出力するように接続された複数のアナログスイッチ１３（アナログスイッチ１３ａ〜１３ｈ）と、アナログスイッチ１２により切替出力された電圧をバッファする第１のバッファ１４と、アナログスイッチ１３により切替出力された電圧をバッファする第２のバッファ１５と、切替回路として機能するアナログスイッチ１６〜２２と、これらのアナログスイッチ群１２および１３，１６〜２２を切替信号に基づいて切替制御する制御回路２３とを備えている。尚、第１および第２のバッファ１４および１５は、バッファ４〜６の構成と同一構成である。

例えば３Ｖの第１の所定電圧Ｖ１が基準電圧として与えられるノードＮ１とグランドＧＮＤとの間には、アナログスイッチ１６と、第１のラダー抵抗２と、アナログスイッチ１７とが直列接続されている。第１のラダー抵抗２は、例えば８個（複数個）の分圧用の抵抗２ａ〜２ｈが直列接続されることにより構成されている。これらの８個（複数個）の抵抗２ａ〜２ｈは同一抵抗値の抵抗により構成されている。

また、例えば３Ｖの第２の所定電圧Ｖ２が基準電圧として与えられるノードＮ２とグランドＧＮＤとの間には、アナログスイッチ２０と、第２のラダー抵抗３と、アナログスイッチ１９とが直列接続されている。この第２のラダー抵抗３も同様に、例えば８個（複数個）の分圧用の抵抗３ａ〜３ｈが直列接続されることにより構成されており、これらの８個の抵抗３ａ〜３ｈは、それぞれ同一抵抗値の抵抗により構成されている。

アナログスイッチ１６および第１のラダー抵抗２の共通接続点と、第２のラダー抵抗３およびアナログスイッチ１９の共通接続点との間には、アナログスイッチ１８が接続されている。
直列接続された各抵抗２ａ〜２ｈ間の共通接続点と第１のバッファ１４の入力端子（オペアンプの非反転入力端子）との間には、それぞれアナログスイッチ１２ａ〜１２ｇが接続されている。また、第１のラダー抵抗２およびアナログスイッチ１７の共通接続点と第１のバッファ１４の入力端子との間には、アナログスイッチ１２ｈが接続されている。第１のバッファ１４の出力端子は、出力端子ＯＵＴ１に接続されていると共に、アナログスイッチ２１を介して出力端子ＯＵＴ２に接続されている。また、第２のバッファ１５の出力端子と出力端子ＯＵＴ２との間には、アナログスイッチ２２が接続されている。

直列接続された各抵抗３ａ〜３ｈ間の共通接続点と第２のバッファ１５の入力端子（オペアンプの非反転入力端子）との間には、それぞれアナログスイッチ１３ａ〜１３ｇが接続されている。また、第２のラダー抵抗３ｈおよびアナログスイッチ１９の共通接続点と第２のバッファ１５の入力端子との間には、アナログスイッチ１３ｈが接続されている。これら第１および第２のバッファ１４および１５は、それぞれ、１つのオペアンプにより構成されており、その入力端子がオペアンプの非反転入力端子として構成され出力端子とオペアンプの反転入力端子が接続されてなるボルテージフォロワにより形成されている。

オペアンプは、通常数十個程度のＭＯＳトランジスタや各種抵抗素子やコンデンサ素子等のインピーダンス素子が組み合わされて構成されており、特に半導体集積回路装置内に形成した場合には、後述する制御回路２３の内部構成よりも半導体チップ面積が大幅に必要とされる。本実施形態では、第１および第２のバッファ１４および１５を２つのオペアンプのみで構成しているため、半導体集積回路装置内に形成したとしても背景技術欄に説明した従来構成に比較して大幅に半導体チップ内の形成領域を削減できるという効果を奏する。

アナログスイッチ１２，１３，１６〜２２はそれぞれ制御端子を備えており、制御端子に与えられる制御信号がＨレベル「１」であるとき導通するようになっており、制御端子に与えられる制御信号がＬレベル「０」であるとき非導通になる。このように説明した回路構成について、制御回路２３は、切替信号として各アナログスイッチ１２，１３，１６〜２２の制御端子にＨレベルもしくはＬレベルを与えて切替えることにより、出力端子ＯＵＴ１もしくはＯＵＴ２からＤ／Ａ変換信号を出力するようになっている。

以下、図２を参照しながら制御回路２３の構成について説明する。
制御回路２３は、ＨレベルまたはＬレベルの選択信号を生成する選択信号発生回路２４と、第１および第２の制御端子付デコーダ２５および２６と、この制御端子付デコーダ２５および２６の制御端子２５ａおよび２６ａにそれぞれ制御信号を与えるデコーダ有効無効制御回路２７および２８と、ディジタル信号を発生する信号発生回路２９および３０と、信号発生回路２９および３０から与えられるディジタル信号を選択切替出力するセレクタ３１と、ＮＯＴゲート３２〜３４とにより構成されている。

このうち、選択信号発生回路２４は、このラダー抵抗型Ｄ／Ａ変換回路１１を４ビットのＤ／Ａ変換回路として機能させるとき（第１状態と称する）には選択信号として「１」（＝「Ｈ」レベル）を出力し、ラダー抵抗型Ｄ／Ａ変換回路１１を３ビットのＤ／Ａ変換回路２回路として機能させる（第２状態と称する）ときには選択信号として「０」（＝「Ｌ」レベル）を生成出力するようになっている。

信号発生回路２９および３０は互いに接続されており、４ビットのＤ／Ａ変換回路として機能するときには、信号発生回路２９が下位側３ビットのディジタル信号を信号線Ｄ１２〜Ｄ１０から出力すると共に信号発生回路３０が上位側１ビットのディジタル信号を信号線Ｄ２０から出力するようになっている。このとき、信号発生回路３０は信号線Ｄ２２およびＤ２１に対してＬレベル「０」を出力するようになっている。

また、このラダー抵抗型Ｄ／Ａ変換回路１１が３ビットのＤ／Ａ変換回路２系統として機能するときには、信号発生回路２９および３０は、それぞれ３ビットのディジタル信号を信号線Ｄ１２〜Ｄ１０，Ｄ２２〜Ｄ２０から出力するようになっている。ここで、図２に示すように、信号発生回路３０は、Ｄ／Ａ変換回路１１が４ビットのＤ／Ａ変換回路として機能するときに上位側１ビットのディジタル信号を出力するが、この１ビットのディジタル信号（ＭＳＢ）を出力する信号線Ｄ２０に対して、３ビットのＤ／Ａ変換回路として機能する際の最下位ビット（ＬＳＢ）の信号線Ｄ２０が対応するようになっている。

信号線Ｄ１２〜Ｄ１０は第１の制御端子付デコーダ２５およびセレクタ３１の一方の入力端子に接続されており、これらの第１の制御端子付デコーダ２５およびセレクタ３１に信号発生回路２９が発生する３ビットのディジタル信号が与えられるようになっている。信号線Ｄ２２〜Ｄ２０はセレクタ３１の他方の入力端子に接続されており、信号発生回路３０が発生するディジタル信号がセレクタ３１に与えられるようになっている。

第１および第２の制御端子付デコーダ２５および２６は同一構成であるため、制御端子付デコーダ２５の構成を説明し、これに代えて制御端子付デコーダ２６の説明を省略する。図２に示すように、制御端子付デコーダ２５の基本構成は複数のＮＯＴゲート３５ａ〜３５ｆ（前段）および複数のＡＮＤゲート３７ａ〜３７ｈ（後段）が組み合わせて構成される３ビットのデコーダであり、このデコーダに対して制御端子２５ａが設けられているものである。尚、制御端子付デコーダ２６は、複数のＮＯＴゲート３６ａ〜３６ｆ、複数のＡＮＤゲート３８ａ〜３８ｈを組み合わせて構成されている。

制御端子２５ａは、後段を構成するＡＮＤゲート３７ａ〜３７ｈの入力端子に接続されており、制御端子２５ａにＨレベル「１」が与えられると制御端子付デコーダ２５の３ビットデコーダとしての機能が有効化される。また逆に制御端子２５ａにＬレベル「０」が与えられると３ビットデコーダとしての機能が無効化されるようになり、制御端子付デコーダ２５の出力が全てＬレベル「０」となる。

分圧電圧を選択出力するためのアナログスイッチ１２ａ〜１２ｈの制御端子には、制御端子付デコーダ２５の８つの出力がそれぞれ接続されており、同様に、アナログスイッチ１３ａ〜１３ｈの制御端子には、制御端子付デコーダ２６の８つの出力がそれぞれ接続されている（何れも図示せず）。アナログスイッチ１３ａ〜１３ｈが択一的に切替えられることによりアナログ出力端子ＯＵＴ１もしくはＯＵＴ２からＤ／Ａ変換信号が出力されるようになる。

セレクタ３１は、図２に示すように、ＡＮＤゲート３１ａ〜３１ｆやＯＲゲート３１ｇ〜３１ｉが組み合わされた一般的な選択回路を構成するものであり、選択信号発生回路２４の選択信号がＮＯＴゲート３３を介してセレクタ３１の制御端子３１ｊに与えられるようになっており、この選択信号に基づいて信号発生回路２９および３０の出力を選択出力し、第２の制御端子付デコーダ２６の入力端子に与えるようになっている。

具体的に説明すると、第１状態において、選択信号発生回路２４がＨレベル「１」を出力すると、セレクタ３１の機能により信号発生回路３０の信号線Ｄ１２〜Ｄ１０の出力が制御端子付デコーダ２６の入力端子に与えられる。また逆に、第２状態において、選択信号発生回路２４がＬレベル「０」を出力すると、セレクタ３１の機能により信号発生回路３０の信号線Ｄ２２〜Ｄ２０の出力が制御端子付デコーダ２６の入力端子に与えられるようになっている。

また信号線Ｄ２０は、デコーダ有効無効制御回路２７および２８に接続されている。デコーダ有効無効制御回路２７は、信号線Ｄ２０の信号が入力信号として与えられる前段のＮＯＴゲート２７ａと、選択信号発生回路２４の選択信号が入力信号として与えられるＮＯＴゲート２７ｂと、これらのＮＯＴゲート２７ａおよび２７ｂの出力が入力信号として与えられる後段のＯＲゲート２７ｃとにより構成されている。また、デコーダ有効無効制御回路２８は、選択信号発生回路２４の選択信号が入力信号として与えられるＮＯＴゲート２８ａと、信号線Ｄ２０の信号およびＮＯＴゲート２８ａの出力信号が入力信号として与えられるＯＲゲート２８ｂとにより構成されている。

すなわち、選択信号発生回路２４の選択信号は、デコーダ有効無効制御回路２７のＮＯＴゲート２７ｂおよびＯＲゲート２７ｃを介して制御端子付デコーダ２５の制御端子２５ａに与えられるようになっており、選択信号発生回路２４の選択信号は、デコーダ有効無効制御回路２８のＮＯＴゲート２８ａおよびＯＲゲート２８ｂを介して制御端子付デコーダ２６の制御端子２６ａに与えられるようになっている。

具体的に説明すると、第２状態において、選択信号発生回路２４が選択信号としてＬレベル「０」を出力すると、制御端子付デコーダ２５および２６の制御端子にはＨレベル「１」が与えられるようになり、制御端子付デコーダ２５および２６のデコード機能が共に有効化されるようになる。
逆に、第１状態において、選択信号発生回路２４が選択信号としてＨレベル「１」を出力すると、ＯＲゲート２７ｃおよび２８ｂにはＬレベル「０」が与えられるようになり、制御端子付デコーダ２５および２６のデコード機能は、信号線Ｄ２０に与えられるディジタル信号の値に応じて有効／無効が切替えられるようになっている。

さらに詳細に説明すると、第１状態において、ディジタル信号ＡＤ３が信号線Ｄ２０に与えられると、ディジタル信号ＡＤ３がＨレベル「１」の場合、第１の制御端子付デコーダ２５の機能が無効化され第２の制御端子付デコーダ２６の機能が有効化される。逆にディジタル信号ＡＤ３がＬレベル「０」の場合、第１の制御端子付デコーダ２５の機能が有効化され第２の制御端子付デコーダ２６の機能が無効化される。

第２のデコーダ有効無効制御回路２８の出力は，アナログスイッチ２２の制御端子に接続されていると共に、ＮＯＴゲート３２を介してアナログスイッチ２１の制御端子に接続されている。また、選択信号発生回路２４の選択信号は、アナログスイッチ１８の制御端子に与えられるようになっていると共に、ＮＯＴゲート３４を介してアナログスイッチ１６，１９の制御端子に与えられるようになっている。

第２状態においては、選択信号発生回路２４から選択信号としてＬレベル「０」が出力されるため、アナログスイッチ１６および１９がオン状態、アナログスイッチ１７，１８，２０がオフ状態になり、第１および第２のラダー抵抗２および３が切離されると共に、両ラダー抵抗２および３の両端にそれぞれ電圧Ｖ１やＶ２が与えられるようになる。
さらに、第２状態においては、デコーダ有効無効制御回路２８の出力がＨレベル「１」となるため、アナログスイッチ２２がオン状態、アナログスイッチ２１がオフ状態になり、第１および第２のバッファ１４および１５からそれぞれＤ／Ａ変換信号が得られるようになる。

また、第１状態においては、選択信号発生回路２４から選択信号としてＨレベル「１」が出力されるため、アナログスイッチ１６および１９がオフ状態、アナログスイッチ１７および２０がオン状態になり、第１および第２のラダー抵抗２および３が直列接続され、その両端に電圧Ｖ２が与えられることになる。
さらに、第１状態においては、選択信号発生回路２４から選択信号としてＬレベル「０」が出力されるため、信号発生回路３０が信号線Ｄ２０に出力するディジタル信号ＡＤ３の値に応じてアナログスイッチ２１および２２が切替えられる。この場合、制御端子付デコーダ２５の機能が有効化され制御端子付デコーダ２６の機能が無効化される場合には、アナログスイッチ２１がオン状態、アナログスイッチ２２がオフ状態になり、第１のバッファ１４を通じてＤ／Ａ変換信号が出力端子ＯＵＴ２に出力されるようになる。さらに制御端子付デコーダ２５の機能が無効化され制御端子付デコーダ２６の機能が有効化される場合には、アナログスイッチ２１がオフ状態、アナログスイッチ２２がオン状態になり、第２のバッファ１５を通じてＤ／Ａ変換信号が出力端子ＯＵＴ２に出力されるようになる。このようにして制御回路２３が構成されている。

制御回路２３は、このようにＡＮＤゲート３７ａ〜３７ｈ，３８ａ〜３８ｈ，３１ａ〜３１ｆ、ＮＯＴゲート３５ａ〜３５ｆ，３６ａ〜３６ｆ，２７ａ〜２７ｂ，２８ａ，３２，３３，３４、ＯＲゲート２７ｃ，２８ｂ，３１ｇ〜３１ｉが組み合わされて形成されているため、たとえ半導体集積回路装置内に形成したとしても制御回路２３の形成面積は第１および第２のバッファ１４および１５に比較して大幅に小さい。したがって、半導体集積回路装置内に本実施形態で説明した回路を形成した場合、その素子形成領域の面積は第１および第２のバッファ１４および１５に依存するようになり、従来に比較して素子形成面積を大幅に削減できるという効果を奏する。

上記構成の作用について説明する。
（１）選択信号発生回路２４の発生する選択信号が「１」（＝「Ｈ」レベル）の場合（本発明の第１状態に相当）
選択信号発生回路２４から選択信号が「１」で与えられると、セレクタ３１は、ディジタル信号Ｄ１２〜Ｄ１０を制御端子付デコーダ２６に与えるように切替える。このときラダー抵抗２および３を直列接続するようにアナログスイッチ１６および１９が切替えられ、Ｄ／Ａ変換回路が合成される。さらに、デコーダ有効無効制御回路２７および２８は、制御端子付デコーダ２５および２６を制御する。このとき制御端子付デコーダ２５の制御端子２５ａには、制御端子付デコーダ２６の制御端子２６ａに与えられる信号の否定信号が与えられる。

（１−１）最上位ビットＭＳＢが「１」の場合
最上位ビットＭＳＢが「１」の場合、ＡＮＤゲート３７ａ〜３７ｈにそれぞれＬレベル「０」が与えられるため制御端子付デコーダ２５の機能が無効化されると共に、ＡＮＤゲート３８ａ〜３８ｈにそれぞれＨレベル「１」が与えられるため制御端子付デコーダ２６の機能が有効化される。

このとき、アナログスイッチ２２がオンすると共にアナログスイッチ２１がオフするため、バッファ１５からアナログスイッチ２２を通じてアナログ出力端子ＯＵＴ２からＤ／Ａ変換信号が出力されるようになる。
（１−２）最上位ビットＭＳＢがＬレベル「０」の場合
最上位ビットＭＳＢが「０」の場合、ＡＮＤゲート３８ａ〜３８ｈにそれぞれＨレベル「１」が与えられるため制御端子付デコーダ２６の機能が有効化されると共に、ＡＮＤゲート３７ａ〜３７ｈにそれぞれＬレベル「０」が与えられるため制御端子付デコーダ２５の機能が無効化される。

このとき、アナログスイッチ２２がオフすると共にアナログスイッチ２１がオンするため、バッファ１４からアナログスイッチ２１を通じてアナログ出力端子ＯＵＴ２からＤ／Ａ変換信号が出力されるようになる。
（２）選択信号が「０」（＝「Ｌ」レベル）の場合（本発明の第２状態に相当）
選択信号発生回路２４から選択信号がＬレベル「０」として出力されると、セレクタ３１は、ディジタル信号Ｄ２２〜Ｄ２０を制御端子付デコーダ２６に与えるように切替える。このとき、ディジタル信号Ｄ１２〜Ｄ１０は制御端子付デコーダ２５に与えられる。

同時に、デコーダ有効無効制御回路２７および２８を通じて制御端子付デコーダ２５および２６を構成する終段のＡＮＤゲート３７ａ〜３７ｈ，３８ａ〜３８ｈに対して常に「１」（＝「Ｈ」レベル）が与えられる。したがって、制御端子付デコーダ２５は、常時、ディジタル信号Ｄ１２〜Ｄ１０が与えられることにより一般的な３ビットデコーダとして機能するようになる。同様に制御端子付デコーダ２６も、常時、ディジタル信号Ｄ２２〜Ｄ２０が与えられることにより一般的な３ビットデコーダとして機能するようになる。

このとき、アナログスイッチ２２は、Ｈレベル（＝「１」）が与えられることによりオンすると同時に、アナログスイッチ２１はＬレベル（＝「０」）が与えられることによりオフするため、Ｄ／Ａ変換信号が第１および第２のバッファ１４および１５を通じてアナログ出力端子ＯＵＴ１およびＯＵＴ２に２系統出力されるようになる。
このような実施形態によれば、制御回路２３は、第１状態においては、第１および第２のラダー抵抗２および３を直列接続するようにアナログスイッチ１６，１８，１９を切替制御し、直列接続されたラダー抵抗２および３の両端に電圧Ｖ２が与えられるようにした状態で、４ビットのディジタル信号に基づいて４ビットのＤ／Ａ変換信号を第１および第２のバッファ１４および１５を通じて出力しており、第２状態においては、第１および第２のラダー抵抗２および３を並列に分離して、それぞれのラダー抵抗２および３の両端に電圧Ｖ１およびＶ２を与えるようにした状態で、３ビットのディジタル信号に基づいて３ビットのＤ／Ａ変換信号を第１および第２のバッファ１４および１５を通じて２系統出力しているため、必要に応じてＤ／Ａ変換信号を高分解能もしくは２系統出力に得ることができる。しかも、ラダー抵抗２および３を構成する抵抗器２ａ〜２ｈ，３ａ〜３ｈの数を、４ビットおよび３ビットのＤ／Ａ変換回路を個々に作成する構成に比較して大幅に削減することができるようになる。

（他の実施形態）
本発明は、前記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
本発明は、例えば本願出願人により出願された特開平８−２７１２８４号公報などに記載される波形整形装置のＤ／Ａコンバータに適用することも可能である。
上記実施形態においては、３ビットおよび４ビットのＤ／Ａ変換回路を切替できる実施形態を示したが、８ビット，１６ビット，３２ビット等のＤ／Ａ変換回路にも適用できることはいうまでもない。

本発明の一実施形態を示す概略的な電気的構成図 制御回路の回路構成を示す図 従来例を概略的に示す図１相当図

符号の説明

図面中、１１はラダー抵抗型Ｄ／Ａ変換回路、１４は第１のバッファ、１５は第２のバッファ、１２ａ〜１２ｈはアナログスイッチ、１３ａ〜１３ｈはアナログスイッチ、１６〜２２はアナログスイッチ（切替回路）、２５および２６は制御端子付デコーダ、２７および２８はデコーダ有効無効制御回路、３１はセレクタを示す。

Claims (3)

1. 制御回路と、
   第１および第２のバッファと、
   第１の所定電圧が基準電圧として与えられることにより２のｋ乗個（ｋは正の整数）のそれぞれ異なる分圧電圧を出力可能に構成された第１のラダー抵抗と、
   この第１のラダー抵抗とは別体に設けられ、第２の所定電圧が与えられることにより分圧電圧を出力可能に構成された第２のラダー抵抗と、
   前記制御回路が出力する切替信号に基づいて、前記第１および第２のラダー抵抗を直列的に接続し当該ラダー抵抗群に対して前記第１もしくは第２の所定電圧を基準電圧として与える第１状態とするか、もしくは、前記第１および第２のラダー抵抗を切離して少なくとも前記第１の所定電圧を第１のラダー抵抗に基準電圧として与える第２状態とするかを切替える切替回路と、
   前記制御回路は、前記切替回路により切替えられた前記第１状態において、ｎビット（ｎはｋよりも大きい整数）のディジタル信号に基づいて前記直列的に接続された前記第１および第２のラダー抵抗による第１もしくは第２の所定電圧の分圧電圧を２のｎ乗個のＤ／Ａ変換信号として前記第１もしくは第２のバッファを通じて出力させ、前記切替回路により切替えられた前記第２状態において、ｋビットのディジタル信号に基づいて前記第１の所定電圧の前記第１のラダー抵抗による分圧電圧を２のｋ乗個のＤ／Ａ変換信号として前記第１のバッファを通じて出力させるように構成され、
   前記第２のラダー抵抗は、第２の所定電圧が与えられることにより２のｍ乗個（ｍは正の整数）のそれぞれ異なる分圧電圧を出力可能に構成され、
   前記切替回路は、前記第２状態においては第１および第２のラダー抵抗を切離して第１の所定電圧を第１のラダー抵抗に基準電圧として与えると共に第２の所定電圧を第２のラダー抵抗に基準電圧として与えるように切替えるように構成され、
   前記制御回路は、前記切替回路により切替えられた第２状態においては、ｋビットのディジタル信号に基づいて前記第１の所定電圧の前記第１のラダー抵抗による分圧電圧を２のｋ乗個のＤ／Ａ変換信号として前記第１のバッファを通じて出力させるように構成されると共に、ｍビットのディジタル信号に基づいて前記第２の所定電圧の前記第２のラダー抵抗による分圧電圧を２のｍ乗個のＤ／Ａ変換信号として前記第２のバッファを通じて出力させるように構成されていることを特徴とするラダー抵抗型Ｄ／Ａ変換回路。
2. 前記第１および第２の所定電圧は同一の電圧であることを特徴とする請求項１記載のラダー抵抗型Ｄ／Ａ変換回路。
3. 半導体集積回路装置内に構成されていることを特徴とする請求項１または２記載のラダー抵抗型Ｄ／Ａ変換回路。

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