JP2007036877A - Ａ／ｄ変換器 - Google Patents

Abstract

【課題】 回路規模を縮小でき、セトリング時間を短縮できるA/D変換器を提供する。
【解決手段】 A/D変換器は、電圧発生回路１と、コンパレータ２と、A/D変換制御回路３と、第１〜第５のスイッチＳＷ１〜ＳＷ4と、第１および第２のキャパシタＣ1，Ｃ2とを備えている。電圧発生回路１をUpper_DAC１ａとLower_DAC１ｂに分割して、それぞれ別個のタイミングでアナログ入力電圧ＶAINとの比較動作を行うため、１個のDACのみで比較動作を行う場合や、Upper_DAC１ａとLower_DAC１ｂの間にスイッチを設ける場合と比べて、スイッチの数と抵抗の数を大幅に削減でき、回路規模の縮小化とレイアウト面積の削減が図れる。
【選択図】 図１

Description

本発明は、逐次比較型のA/D変換器に関する。

直列接続される複数の抵抗を用いて生成された基準電圧とアナログ入力電圧とをコンパレータで逐次比較してA/D変換を行う逐次比較型A/D変換器が知られている。直列接続される抵抗の数を調整することで、所望の分解能のA/D変換を行うことができる。電流セグメントを用いて基準電圧を生成する例も提案されている。逐次比較型A/D変換器は、比較的簡易な回路構成で、任意の分解能のA/D変換器を構成できるという利点がある。

しかしながら、従来の逐次比較型A/D変換器は、その内部のD/A変換器に多数の抵抗やスイッチを必要とするため、A/D変換器全体の回路規模が大きくなるという問題がある。また、逐次比較型A/D変換器は、コンパレータの入力端子にキャパシタを接続しているため、コンパレータの入力電圧が電源電圧の範囲外になる場合がある。このような場合、コンパレータで正しく比較動作を行えなくなるため、A/D変換の精度に悪影響を与えてしまう。

直列接続される抵抗の数を減らす工夫をしたA/D変換器も提案されている（特許文献１参照）。この公報に開示されたA/D変換器は、直列接続される複数の抵抗からなるD/A変換器を２つに分割しており、上位側D/Aコンバータの出力はキャパシタを介してコンパレータに入力され、下位側D/Aコンバータの出力は直接コンパレータに入力されている。コンパレータの入力端子の寄生容量により、上位側D/Aコンバータの出力信号は減衰されてコンパレータに入力されるが、下位側D/Aコンバータの出力信号はそのまま減衰されずにコンパレータに入力される。このため、上位側D/Aコンバータと下位側D/Aコンバータで精度が異なるという問題がある。
特開平6-181435号公報

本発明は、回路規模を縮小でき、A/D変換時間を短縮できるA/D変換器を提供するものである。

本発明の一態様によれば、第１および第２の入力端子と、第１の出力端子とを有し、前記第１および第２の入力端子間の電位差に応じた信号を前記第１の出力端子から出力するコンパレータと、アナログ入力電圧の入力端子と前記第１の電圧発生回路の出力端子との間に直列接続される第１および第２のスイッチ回路と、前記第１および第２のスイッチ回路の接続ノードと前記第１の入力端子との間に介挿される第１のキャパシタと、前記第２の電圧発生回路の出力端子と前記第２の入力端子との間に介挿される第２のキャパシタと、一端が前記第１の入力端子に接続され導通時に前記第１の入力端子を出力同相電圧または所定電圧に設定可能な第３のスイッチ回路と、一端が前記第２の入力端子に接続され導通時に前記第２の入力端子を前記出力同相電圧または前記所定電圧に設定可能な第４のスイッチ回路と、前記第１の出力端子の信号レベルに応じたデジタル信号を生成するA/D変換制御回路と、前記デジタル信号に基づいて前記第１および第２の電圧発生回路から出力されるべき電圧を設定する電圧設定回路と、を備えることを特徴とするA/D変換器が提供される。

また、本発明の一態様によれば、第１および第２の基準電圧間の電圧を発生する第１の電圧発生回路と、第３および第４の基準電圧間の電圧を発生する第２の電圧発生回路と、前記第１および第２の基準電圧間の中間電圧を基準として、前記第１の電圧発生回路の出力電圧と正負逆の電圧を出力する第３の電圧発生回路と、第１および第２の入力端子と、第１の出力端子とを有し、前記第１および第２の入力端子間の電位差に応じた差動電圧を前記第１の出力端子から出力するコンパレータと、アナログ差動入力電圧の一方である第１のアナログ入力電圧の入力端子と前記第１の電圧発生回路の出力端子との間に直列接続される第１および第２のスイッチ回路と、前記アナログ差動入力電圧の他方である第２のアナログ入力電圧の入力端子と前記第３の電圧発生回路の出力端子との間に直列接続される第３および第４のスイッチ回路と、前記第１および第２のスイッチ回路の接続ノードと前記第１の入力端子との間に介挿される第１のキャパシタと、前記第３および第４のスイッチ回路の接続ノードと前記第２の入力端子との間に介挿される第２のキャパシタと、前記第２の電圧発生回路の出力端子と前記第２の入力端子との間に介挿される第３のキャパシタと、一端が前記第１の入力端子に接続され導通時に前記第１の入力端子を出力同相電圧または所定電圧に設定可能な第５のスイッチ回路と、一端が前記第２の入力端子に接続され導通時に前記第２の入力端子を出力同相電圧または所定電圧に設定可能な第６のスイッチ回路と、前記第１の出力端子の信号レベルに応じたデジタル信号を生成するA/D変換制御回路と、前記デジタル信号に基づいて前記第１、第２および第３の電圧発生回路から出力されるべき電圧を設定する電圧設定回路と、を備えることを特徴とするA/D変換器が提供される。

本発明によれば、回路規模を縮小でき、A/D変換時間も短縮することができる。

以下、図面を参照しながら、本発明の一実施形態について説明する。図１は本発明の第１の実施形態に係るA/D変換器の概略構成を示すブロック図である。図１のA/D変換器は、電圧発生回路１と、コンパレータ２と、A/D変換制御回路３と、第１〜第４のスイッチＳＷ１〜ＳＷ４と、第１および第２のキャパシタＣ1，Ｃ2とを備えている。図１のA/D変換器は、ｎビットのA/D変換を行うものである。コンパレータ２、A/D変換制御回路（電圧設定回路）３、第３のスイッチ回路SW3および第４のスイッチ回路SW4はA/D変換部４である。

電圧発生回路１は、２つのD/A変換器を有する。以下では、これらD/A変換器のうち一方をUpper_DAC１ａ（第１の電圧発生回路）と呼び、他方をLower_DAC１ｂ（第２の電圧発生回路）と呼ぶ。Upper DAC1aとLower DAC1ｂの分解能は、それぞれhビットとkビット（ｈとｋは正の整数、ｎ＝ｈ＋ｋ）である。

図２はUpper_DAC１ａとLower_DAC１ｂの内部構成の一例を示す回路図である。図２に示すように、Upper_DAC１ａは、第１の基準電圧ＶREFHと第２の基準電圧ＶREFLとの間に直列接続された少なくとも（２^h−２）個の抵抗と、各抵抗間の接続ノードに接続される少なくとも（２^h−１）個のスイッチSWdac1〜SWdac(2^h-1)とを有し、これらスイッチの他端側はいずれも出力端子Ｖdac_Uに接続されている。これらスイッチのうち一つだけがオンし、少なくとも（２^h−２）個の抵抗で分圧された電圧が出力される。

Lower_DAC１ｂは、Upper_DAC１ａ内の任意の二つの端子へ接続され、その出力電圧範囲がUpper_DAC１ａの出力電圧の１LSBと等しく、かつ出力電圧がUpper_DAC１ａの出力電圧の１LSB分をさらに分圧した電圧となるように設計される。より詳細には、Lower_DAC１ｂは、Upper_DAC１ａ内の任意の二つの端子間に直列接続された少なくとも２^k個（ｋは１以上の整数）の抵抗と、これら抵抗間の接続ノードにそれぞれ接続される２^k個のスイッチSWdac1〜SWdac２^kとを有する。これらスイッチの他端側はいずれも出力端子Ｖdac_Lに接続されている。これらスイッチのうち一つだけがオンし、２^k個の抵抗で分圧された電圧が出力される。図２の例では、Upper_DAC１ａの最下端に位置する抵抗の両端間に、Lower_DAC１ｂの２^k個の抵抗を接続する例を示しているが、Upper_DAC１ａ内の他の端子間にLower_DAC１ｂを接続してもよい。さらに、図２の例では、Lower_DAC１ｂの２^k個の抵抗の値が全てｒとなっているが、一部の抵抗値が異なっても構わない。例えば、Lower_DAC１ｂがUpper_DAC１ａへ接続する箇所によっては、Lower_DAC１ｂ内の最下端の抵抗値を調整することにより、出力電圧範囲がUpper_DAC１ａの出力電圧の１LSBと等しく、かつ出力電圧がUpper_DAC１ａの出力電圧の１LSB分をさらに分圧した電圧となるようにする。

図２では、Upper_DAC１ａとLower_DAC１ｂを直列接続された複数の抵抗で構成する例を説明したが、抵抗の代わりに、直列接続された複数のMOSトランジスタや他の各種のインピーダンス素子で構成してもよい。また、Upper_DAC１ａとLower_DAC１ｂを全く独立に構成してもよい。あるいは、Upper_DAC１ａとLower_DAC１ｂをインピーダンス素子の直列接続ではなく、電流セグメント型DACやR-2R型DACにより構成してもよい。いかなる構成方法であっても、Lower_DAC１ｂの出力電圧範囲がUpper_DAC１ａの出力電圧の１LSBと等しく、かつ出力電圧がUpper_DAC１ａの出力電圧の１LSB分をさらに分圧した電圧であるならば、図２のUpper_DAC１ａとLower_DAC１ｂの代わりに使用することができる。

コンパレータ２は、第１の入力端子Ｐ（正相入力端子）の電圧と第２の入力端子Ｎ（逆相入力端子）の電圧との電圧差に応じた信号を第１の出力端子と第２の出力端子から出力する。

アナログ入力電圧ＶAINが入力される入力端子とUpper_DAC１ａの出力端子との間には、第１のスイッチ（AZ）ＳＷ１と第２のスイッチ（CMP）ＳＷ２とが直列接続されている。これらスイッチ間の接続ノードとコンパレータ２の第１の入力端子Ｐとの間には第１のキャパシタＣ1が接続され、Lower_DAC１ｂの出力端子とコンパレータ２の第２の入力端子Ｎとの間には第２のキャパシタＣ2が接続されている。

コンパレータ２の第１の入力端子Ｐと第１の出力端子との間には第３のスイッチ（AZ1）ＳＷ３が接続され、第２の入力端子Ｎと第２の出力端子との間には第４のスイッチ（AZ1）ＳＷ４が接続されている。

図１のA/D変換器は、ｎ（＝ｈ＋ｋ）ビットのA/D変換を行うことができる。従来の逐次比較型A/D変換器では、ｎビットのA/D変換を行うためには、少なくとも（２ⁿ−２）個（ｎは正の整数）の抵抗と、少なくとも（２ⁿ−１）個（ｎは正の整数）のスイッチを必要とした。これに対して、本実施形態では、少なくとも｛(２^h−１)＋２^k｝個の抵抗と同じく少なくとも｛(２^h−１)＋２^k｝個のスイッチしか必要とせず、従来よりも大幅に抵抗数とスイッチ数を削減でき、回路規模の縮小とレイアウト面積の削減が図れる。また、スイッチ数の削減により、寄生容量を低減でき、電圧発生回路１の出力電位のセトリング時間が短縮される。

A/D変換制御回路３は、コンパレータ２の出力電圧に基づいて、電圧発生回路１内のUpper_DAC１ａとLower_DAC１ｂから出力される電圧を制御し、さらに、A/D変換結果であるディジタル信号を生成する。具体的には、Upper_DAC１ａの出力電圧がアナログ入力電圧ＶAINよりも低くなると、コンパレータ２の出力信号がそれに対応した値となり、A/D変換制御回路３は、Upper_DAC１ａの出力電圧を引き上げる。逆に、Upper_DAC１ａの出力電圧がアナログ入力電圧ＶAINよりも高い場合には、Upper_DAC１ａの出力電圧を引き下げる。このようなフィードバック制御により、Upper_DAC１ａの出力電圧はアナログ入力電圧ＶAINに近づいていく。A/D変換制御回路３は、Lower_DAC１ｂも同様に制御する。ただし、Lower DAC1bはUpper_DAC１ａとは異なり、コンパレータ２の逆相入力端子へ接続されている。従って、Lower_DAC１bは、Upper DAC1aとは逆の向きにフィードバック制御され、Lower_HとLower_DAC１ｂの出力電圧との差電圧がアナログ入力電圧ＶAINとUpper_DAC１ａの出力電圧との差電圧に近づいていく。

図３は図１のA/D変換器の動作タイミング図である。以下、この動作タイミング図を参照して図１のA/D変換器の動作を説明する。時刻ｔ１〜ｔ２はサンプリング期間であり、第２のスイッチＳＷ２はオフし、第１のスイッチＳＷ１、第３のスイッチSW3、第４のスイッチＳＷ４はいずれもオンする。これにより、コンパレータ２の入出力端子が短絡され、コンパレータ２に負帰還がかかって、第１および第２の入力端子Ｐ，Ｎはいずれもコンパレータの出力同相電圧ＶCMになる。このとき、第１および第２のキャパシタＣ1，Ｃ2に蓄積される電荷Ｑ１，Ｑ２はそれぞれ以下の（１）式および（２）式で表される。なお、この期間内は、Lower_DAC１ｂの出力電圧Vdac_Lはその出力値の最大値Lower_Hに設定される。
Ｑ1＝Ｃ1・Ｖ1＝Ｃ1（ＶAIN−ＶCM） …（１）
Ｑ2＝Ｃ2・Ｖ2＝Ｃ2（ＶCM−Ｖdac_L） …（２）

時刻ｔ２になると、第３、第４のスイッチＳＷ３、ＳＷ４がいずれもオフする。時刻ｔ２の直後の時刻ｔ３になると、第２のスイッチＳＷ２がオンし、第１のスイッチＳＷ１、第３のスイッチSW３、第４のスイッチＳＷ４はいずれもオフする。これにより、第１および第２のキャパシタＣ1，Ｃ2に蓄積された電荷は流れる経路がなくなり、電荷保存則により、サンプリング時と同じ電荷量が保持される。

第１のキャパシタＣ1の一端ＰINには、Upper_DAC１ａの出力電圧が第2のスイッチＳＷ２を介して供給される。Upper_DAC１ａは最初、第１の基準電圧ＶREFHと第２の基準電圧ＶREFLとの中間電圧を出力する。例えば、この中間電圧よりもアナログ入力電圧ＶAINの方が高かったとすると、電荷保存則により、第１のキャパシタＣ1の他端Ｐ（コンパレータ２の第１の入力端子Ｐ）の電圧が下がる。この電圧を、コンパレータ２が検出し、入力に応じた信号を出力する。これを受けて、A/D変換制御回路３は、Upper_DAC１ａの出力電圧が上記中間電圧と第１の基準電圧ＶREFHとの中間電圧になるように制御する。このような処理を繰り返すことにより、Upper_DAC１ａの出力電圧はアナログ入力電圧ＶAINに近づいていく。繰り返し回数は、Upper_DAC１ａ内の抵抗のビット数に依存し、抵抗のビット数が多くなるほど繰り返し回数が増える。

最終的には、Upper_DAC１ａの出力電圧はアナログ入力電圧ＶAINに最も近くかつＶAINより小さい値になる。以降、Upper_DAC１ａはこの電圧に固定される。この状態で、今度はLower_DAC１ｂの合わせ込みが行われる。Lower_DAC１ｂの初期出力電圧は、例えば直列接続された複数の抵抗の中間位置の抵抗間の接続ノードの電圧に設定される。この初期出力電圧は、サンプリング期間内のLower_DAC１ｂの出力電圧ＶdacLよりも低いため、コンパレータ２の第２の入力端子Ｎ（Ｎ点）の電圧が下降し、コンパレータ２の出力は入力に応じた信号を出力する。

これを受けて、A/D変換制御回路３は、Lower_DAC１ｂが初期出力電圧と第２の基準電圧ＶREFLとの中間電圧、あるいは初期出力電圧とLower_DAC 1bおよびUpper_DAC 1aの接続点Lower_Hの電圧との中間電圧を出力するように制御する。Lower_DAC１ｂがこの中間電圧を出力すると、第２のキャパシタＣ2の他端Ｎの電圧が低下あるいは上昇する。そして、コンパレータ２は、Ｐ，Ｎ点の電圧を比較して、その比較結果に応じた信号を出力する。以下、同様の処理を繰り返す。以上の処理により、アナログ入力電圧ＶAINは、ｎビットのデジタルデータに変換される。

このように、第１の実施形態では、サンプリング中（時刻ｔ１〜ｔ２）は、第１のキャパシタＣ1にアナログ入力電圧ＶAINに応じた電荷を蓄積する。このとき、Upper_DAC１ａの出力電圧は任意であるが、Lower_DAC１ｂの出力電圧はLower_Hに設定される。電圧比較中（時刻ｔ３〜ｔ４）は、まずUpper_DAC１ａの出力電圧を逐次変化させて、アナログ入力電圧ＶAINとの比較を行い、Upper_DAC１ａの出力電圧をアナログ入力電圧ＶAINに最も近くかつＶAINよりも小さい電圧に設定する。次に、Lower_DAC１ｂの出力電圧を逐次変化させて、最終的にLower_HとLower_DAC１ｂの出力電圧との差電圧をアナログ入力電圧ＶAINとUpper_DAC１ａの出力電圧との差電圧より小さく、かつ最も近い電圧に設定する。

本実施形態では、電圧発生回路１をUpper_DAC１ａとLower_DAC１ｂに分割して、コンパレータ２の異なる入力端子にそれぞれ異なるキャパシタＣ1，Ｃ2を介してUpper_DAC 1aとLower_DAC 1bの出力をそれぞれ別個に入力し、アナログ入力電圧ＶAINとの比較動作を行うため、１個のDACのみで比較動作を行う場合や、Lower_DAC 1bとUpper_DAC 1aの接続箇所をUpper_DAC 1aの出力に応じて変化させる場合と比べて、スイッチの数と抵抗の数を大幅に削減でき、回路規模の縮小化とレイアウト面積の削減が図れる。また，コンパレータ２の異なる入力端子に，Upper_DAC１ａとLower_DAC１ｂの出力をそれぞれ別個に入力するので，Upper_DAC１ａ内の特定の一つの抵抗の両端電圧をLower_DAC１ｂの基準電圧として用いることができ、Upper_DAC１ａとLower_DAC１ｂの接続箇所を固定できるので，回路構成を簡略化できる。

また、スイッチ数の削減により、寄生容量を低減でき、電圧発生回路１の出力電位のセトリング時間を短縮でき、A/D変換時間の短縮が可能となる。

さらに、本実施形態は、Upper_DAC１ａだけでなくLower_DAC１ｂの出力信号もキャパシタを介してコンパレータ２に入力される。キャパシタC1とC2の値を等しくした場合、コンパレータ２の入力端子PとNにおける寄生容量の値は設計上は等しい値とすることができるため、Upper_DAC１ａとLower_DAC１ｂの出力信号が寄生容量に起因して減衰する量は等しい。すなわち、本実施形態では、特許文献１のような精度の劣化を防止することができる。

（第２の実施形態）
第２の実施形態は、コンパレータ２の第１および第２の入力端子Ｐ，Ｎに入力減衰キャパシタを接続するものである。

図４は本発明の第２の実施形態に係るA/D変換器の概略構成を示すブロック図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図４のA/D変換器は、図１の構成に加えて、コンパレータ２の第１の入力端子Ｐと接地端子との間に接続される第１の入力減衰キャパシタＣ3と、第２の入力端子Ｎと接地端子との間に接続される第２の入力減衰キャパシタＣ4とを備えている。図４では、入力減衰キャパシタC3とC4は、いずれも接地端子へ接続されているが、接続箇所は必ずしも接地端子である必要はない。図３のｔ１からｔ４までの間、一定の電圧値を保つ端子であれば、C3とC4が接地端子以外へ接続されたり、C3とC4をそれぞれ異なる電圧値の端子へ接続されていても構わない。

図４のA/D変換器の動作タイミングは図３と同様である。コンパレータ２が電圧比較を行っている最中におけるコンパレータ２の第１の入力端子Ｐの電圧ＶP’と第２の入力端子Ｎの電圧ＶN’との電位差（ＶP’−ＶN’）は（３）式で表される。

（３）式の導入過程は後述する。（３）式において、ＶRPは電圧比較中のＰIN点の電位、ＶAPはサンプリング中のＰIN点の電位、ＶRNは電圧比較中のＮIN点の電位、ＶANはサンプリング中のＮIN点の電位、VRD，VRCは，VRP，VRNの差動成分（VRD），同相成分（VRC）であり，VAD，VACは，VAP，VANの差動成分（VAD），同相成分（VAC）である。

サンプリング中とUpper_DAC１ａによる電圧比較中は、Lower_DAC１ｂの出力電圧Ｖr0は一定であり、ＶRN＝ＶAN＝Ｖr0である。

また、Lower_DAC１ｂによる電圧比較中は、Upper_DAC１ａの出力電圧ＶRPは一定（最終比較時のUpper_DAC１ａの出力電圧）であり、ＶRN＝Ｖr0＋ＶΔとすると、ＶRN−ＶAN＝Ｖr0＋Ｖr0−ＶΔ＝ＶΔとなり、（３）式は（４）式のようになる。

（４）式からわかるように、サンプリング中とUpper_DAC１ａによる電圧比較中は、Lower_DAC１ｂの出力電圧Ｖr0が一定であるのでコンパレータの判定はキャパシタＣ1，Ｃ3の比に依存しない。

上述した（３）式より、図４のA/D変換器は以下のａ）〜ｃ）の特徴を有することがわかる。
ａ）コンパレータ２の入力電位差の正負は、アナログ入力電圧ＶAINと、ＰIN点およびＮIN点の電圧（ＶRP，ＶAP，ＶRN，ＶAN）と、第１および第２のキャパシタＣ1，Ｃ2と、第１および第２の入力減衰キャパシタＣ3，Ｃ4とにより定まる。
ｂ）コンパレータ２の入力電位差は、入力同相成分と、入力差動成分と、第１および第２のキャパシタＣ1，Ｃ2と、第１および第２の入力減衰キャパシタＣ3，Ｃ4により定まる。
ｃ）コンパレータ２のＰ点側経路上のキャパシタの比Ｃ3／Ｃ1とＮ側経路上のキャパシタの比Ｃ4／Ｃ2とが等しくない場合、VAPとVANの同相成分VACと，VRPとVRNの同相成分VRCの差の影響が現れる。すなわち、A/D変換器の精度が劣化する。

図４のA/D変換器は、第１の実施形態と同様にスイッチ数と抵抗数を削減できるという効果を有する他に、コンパレータ２の入力電圧のオーバーフローを防止することによりA/D変換器の精度の劣化を防止できるという効果を有する。この効果を図５を用いて説明する。図５は、コンパレータ２の周辺の詳細な回路図であり、図５（ａ）は第３および第４のスイッチＳＷ３，ＳＷ４がオンの場合の回路図、図５（ｂ）は第３および第４のスイッチＳＷ３，ＳＷ４がオフの場合の回路図である。

ここで、オーバーフローとは、コンパレータ２の入力端子に過大な、あるいは過小な電圧が印加されることにより、コンパレータ２の入力端子に接続されているスイッチのPN接合部に順方向電流が流れることを指す。その場合、A/D変換器の精度が劣化することが懸念される。通常、スイッチに電源電圧範囲内の電圧が印加されている場合には、その電流は十分に小さい。従って、以下の説明では、スイッチに印加される電圧が電源電圧範囲内であればオーバーフローは生じないものとする。 ここで、VAN=Lower_H、VRP=1.25V、VRN=Lower_Hで、電源電圧範囲が０〜2.5Ｖであるとする。このとき、コンパレータ２の入力電圧ＶP’，ＶN’がオーバーフローしない条件は、以下の（５）式および（６）式で表される。
０≦ＶP’≦2.5Ｖ …（５）
０≦ＶN’≦2.5Ｖ …（６）

コンパレータ２の入力電圧ＶP’、ＶN’は、以下の（７）式および（８）式で表される。

これら（５）式〜（８）式を用いて、VAP＝2.5VとVAP=0Vのときに、それぞれVCMの下限と上限を導出することができ、以下の（９）式および（１０）式が得られる。

（９）式および（１０）式からわかるように、コモンモード電圧ＶCMがずれても（９）式，（１０）式の範囲内ならば、コンパレータ２の入力電圧ＶP’，ＶN’はともに電源電圧範囲０〜2.5Ｖを超えなくなり、オーバーフローを防止できる。

このように、第２の実施形態では、コンパレータ２の第１および第２の入力端子Ｐ，Ｎにそれぞれ第１および第２の入力減衰キャパシタＣ3，Ｃ4を接続するため、ＶCMがずれても、そのずれが（９）式，（１０）式の範囲内ならばコンパレータ２の入力電圧ＶP’，ＶN’が電源電圧範囲を超えるおそれがなくなり、A/D変換器の精度の劣化を確実に防止できる。また、本実施形態では、キャパシタC1とC2の値を等しくし、さらにC3とC4の値を等しくすれば、第１の実施形態と同様に、特許文献１のような寄生容量に起因した精度の劣化を防止することができる。さらに、A/D変換器の所望の精度を考慮して、寄生容量に比べてC3とC4の容量値を十分に大きくすれば、寄生容量の影響を十分に小さくすることができるという特長もある。

（第３の実施形態）
第３の実施形態は、第２の実施形態とは異なる場所に入力減衰キャパシタを接続するものである。

図６は本発明の第３の実施形態によるA/D変換器の概略構成を示すブロック図である。図６では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図６のA/D変換器は、図１の構成に加えて、コンパレータ２の第１および第２の入力端子Ｐ，Ｎ間に接続される入力減衰キャパシタＣ0を備えている。

図４に示したA/D変換器は、その出力が第１および第２の入力減衰キャパシタＣ3，Ｃ4の容量のばらつき（ミスマッチ）の影響を受ける。ところが、第３の実施形態の場合、コンパレータ２の第１および第２の入力端子Ｐ，Ｎに個別に入力減衰キャパシタＣ3，Ｃ4を接続するのではなく、第１および第２の入力端子Ｐ，Ｎ間にのみ入力減衰キャパシタＣ0を接続するため、第２の実施形態のようなキャパシタ・ミスマッチによる問題は起きない。

図６のA/D変換器の動作タイミングは図３と同様である。電圧比較中のコンパレータ２の入力電位差（ＶP’−ＶN’）は、以下の（１１）式で表される。

（１１）式の導入過程は後述する。Lower_DAC１ｂの出力電圧Ｖr0は、サンプリング中とUpper_DAC１ａによる電圧比較中には一定であり、電圧比較中のＮIN点の電位ＶRNとサンプリング中のＮIN点の電位ＶANはいずれも電圧Ｖr0になる。

また、Lower_DAC１ｂによる電圧比較中におけるＰIN点の電位ＶRPは、Upper_DAC１ａによる電圧比較時の最終電圧値になる。ＮIN点の電位ＶRN＝Ｖr0＋ＶΔとすれば、ＶRN−ＶAN＝Ｖr0＋VΔ−Ｖr0＝ＶΔとなる。このため、コンパレータ２の入力電位差は以下の（１２）式のようになる。

この（１２）式より、サンプリング中とUpper_DAC１ａによる電圧比較中は、Lower_DAC１ｂの出力電位が一定値であるので、Ｎ点側の電圧は比較動作に影響を与えないことがわかる。

（１１）式より、図６のA/D変換器は以下のｅ）〜ｈ）の特徴を有することがわかる。
ｅ）コンパレータ２の入力電位差の正負は、アナログ入力電圧ＶAINと、ＰIN点およびＮIN点の電圧（ＶRP，ＶAP，ＶRN，ＶAN）とで決まる。
ｆ）コンパレータ２の入力電位差は、入力差動成分ＶRD，ＶADと、第１および第２のキャパシタＣ1，Ｃ2と、第１の入力減衰キャパシタＣ0とで決まる。
ｇ）コンパレータ２のＰ側のキャパシタ比Ｃ0／Ｃ1とＮ側のキャパシタ比Ｃ0／Ｃ2が等しくなくても、入力電位差の正負に影響しない。
ｈ）コンパレータ２のVAPとVANの同相成分VACと、VRPとVRNの同相成分VRCとに差がある場合も、入力電位差の正負に影響しない。

図６のA/D変換器は、図４のA/D変換器と同様に、コンパレータ２とキャパシタの接続ノードにサンプリング中に与えられる電位がある範囲内であれば、コンパレータ２の入力電圧が電源電圧範囲を超えることがなく、オーバーフローを防止できる。以下、図７を用いてその理由を説明する。図７（ａ）は第３および第４のスイッチＳＷ３，ＳＷ４がオンの場合の回路図、図７（ｂ）は第３および第４のスイッチＳＷ３，ＳＷ４がオフの場合の回路図である。

VAN=Lower_H、VRP=1.25V、VRN=Lower_Hであり、電源電圧範囲が０〜2.5Ｖであるとき、コンパレータ２の入力がオーバーフローしない条件は、以下の（１３）式および（１４）式で表される。
０≦ＶP’≦2.5 …（１３）
０≦ＶN’≦2.5 …（１４）

コンパレータ２の入力電圧ＶP’、ＶN’は、以下の（１５）および（１６）式で表される。

（１３）〜（１６）式を用いて、VAP＝2.5VとVAP=0Vのときに、それぞれVCMの下限と上限を導出することができ、以下の（１７）および（１８）式が得られる。

（１７）式および（１８）式からわかるように、コモンモード電圧ＶCMがずれても（１７）式，（１８）式の範囲内ならば、コンパレータ２の入力電圧ＶP’，ＶN’はともに電源電圧範囲を超えなくなり、オーバーフローを防止できる。

このように、第３の実施形態では、コンパレータ２の第１および第２の入力端子Ｐ，Ｎ間に入力減衰キャパシタＣ0を接続することにより、オーバーフローを防止できるだけでなく、原理的にＣ0、Ｃ1、Ｃ２の容量比がコンパレータの判定へ影響を与えないという特長がある。つまり、第２の実施形態に比べ、容量値のミスマッチがA/D変換の精度へ影響しないという点で優れている。また、コンパレータ２の入力電位差にVAPとVANの同相成分VACと，VRPとVRNの同相成分VRCの差が影響を与えないことも特長である。さらに、第１および第２の実施形態と同様に、抵抗数およびスイッチ数を削減できるため、回路規模を縮小でき、レイアウト面積も削減できる。また、寄生容量の低減や電圧発生回路１の出力電位のセトリング時間の高速化も図れる。また、キャパシタC1とC2の値を等しくすれば、第１や第２の実施形態と同様に、特許文献１のような寄生容量に起因した精度の劣化を防止することができる。さらに、A/D変換器の所望の精度を考慮して、寄生容量に比べてC0の容量値を十分に大きくすれば、寄生容量の影響を十分に小さくすることができるという特長もある。

（第４の実施形態）
第４の実施形態は、差動のアナログ入力電圧ＶAINをA/D変換してデジタル信号を出力する全差動のA/D変換器である。

図８は本発明の第４の実施形態によるA/D変換器の概略構成を示すブロック図である。図８では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図８のA/D変換器には、差動のアナログ入力電圧として第１および第２のアナログ入力電圧ＶAIN_P，ＶAIN_Nが入力される。図８のA/D変換器は、電圧発生回路１の構成とスイッチの配置が図１とは異なっている。

図８の電圧発生回路１は、互いに差動の電圧を出力する第１および第２のUpper_DAC１ａ，１ｃと、Lower_DAC１ｂとを有する。図８では、第１のUpper_DAC１ａをUpper_DAC_Pと呼び、第２のUpper＿DAC１ｃをUpper_DAC_Nと呼ぶ。

第１のアナログ入力電圧ＶAIN_Pを入力する入力端子とUpper_DAC_P１ａの出力端子との間には、スイッチＳＷ６とスイッチＳＷ７とが直列接続されている。これらスイッチの接続ノードとコンパレータ２の第１の入力端子Ｐとの間にはキャパシタＣ1が接続されている。第２のアナログ入力電圧ＶAIN_Nを入力する入力端子とUpper_DAC_N１ｃの出力端子との間には、スイッチＳＷ８とスイッチＳＷ９とが直列接続されている。これらスイッチの接続ノードとコンパレータ２の第２の入力端子Ｎとの間にはキャパシタＣ2が接続されている。また、Lower_DAC１ｂの出力端子と第２の入力端子Ｎとの間にはキャパシタＣ4が接続されている。

図９は電圧発生回路１の内部構成の一例を示す図である。Upper_DAC_P１ａ，Upper_DAC_N１ｃは、同一の抵抗列を共有するが、それぞれ別個にスイッチ列SWdacP1〜SWdacP(２^ｈ−１)，SWdacN1〜SWdacN(２^ｈ−１)を有する。これらスイッチ列内の各スイッチは抵抗列内の各抵抗間の接続ノードに接続されている。

各スイッチ列内の一つのスイッチのみがオンするが、スイッチ列SWdacP1〜SWdacP(２^h−1)内でオンするスイッチと、スイッチ列SWdacN1〜SWdacN(２^h−1)内でオンするスイッチとの組み合わせは予め決められている。これにより、Upper_DAC_P１ａ，Upper_DAC_N１ｃは差動の電圧を出力する。図９では、Upper_DAC_P１ａの出力電圧をＶdac_U_Pとし、Upper_DAC_N１ｃの出力電圧をＶdac_U_Nとしている。例えば、電源電圧範囲が０〜2.5Ｖとし、Upper_DAC_P１ａの出力電圧がＶdac_U_P＝２Ｖとすると、Upper_DAC_N１ｃの出力電圧はＶdac_U_N=0.5Ｖとなる。Upper_DAC_P１ａとUpper_DAC_N１ｃは電圧レベルが互いに相反する電圧を出力する。

なお、図９では複数の抵抗からなる抵抗列でUpper_DAC_P１ａ，Upper_DAC_N１ｃを構成しているが、抵抗の代わりに複数のMOSトランジスタや他の各種のインピーダンス素子を直列接続してもよい。

図８のA/D変換器の場合、電圧発生回路１内の抵抗の数は図２と同じであり、少なくとも｛（２^h−２）＋２^k｝個である。一方、電圧発生回路１内のスイッチの数は、図２よりも多く、（２^h+1＋２^k−２）である。

図１０は図８の電圧発生回路１の動作タイミング図である。まず時刻ｔ１〜ｔ２はサンプリング期間であり、スイッチＳＷ３、ＳＷ４，ＳＷ６，ＳＷ８がオンしてスイッチＳＷ７，ＳＷ９がオフする。この期間内は、コンパレータ２の第１および第２の入力端子Ｐ，Ｎはコンパレータの出力同相電圧ＶCMに設定され、第１および第２のキャパシタＣ1，Ｃ2には電荷Ｑ1＝Ｃ1（ＶAIN_P−ＶCM）、Ｑ2＝Ｃ2（ＶAIN_N−ＶCM）が蓄積される。

時刻ｔ２になると、SW3とSW4がオフする。その直後の時刻ｔ３から時刻ｔ４までは、スイッチＳＷ７，ＳＷ９がオンしてスイッチＳＷ３、ＳＷ４、ＳＷ６，ＳＷ８がオフする。この期間内は、Upper_DAC_P１ａ，Upper_DAC_N１ｃの出力電圧の差と差動アナログ入力電圧(ＶAIN_P−ＶAIN_N)との差に応じてＰ点およびＮ点の電圧ＶP’，ＶN’が変化する。A/D変換制御回路３は、Upper_DAC_P１ａ，Upper_DAC_N１ｃの出力電圧の差が差動アナログ入力電圧（ＶAIN_P−ＶAIN_N）に近づくようにUpper_DAC_P１ａ，Upper_DAC_N１ｃの出力電圧を繰り返し変化させる。このような処理の繰り返し回数は、Upper_DAC_P１ａ，Upper_DAC_N１ｃのビット数に依存する。

時刻ｔ４以降では、Upper_DAC_P１ａ，Upper_DAC_N１ｃの最終的な出力電圧を維持したまま、Lower_DAC１ｂの出力電圧を逐次変化させて、差動アナログ入力電圧への合わせ込みを行う。

Upper_DAC１ａによる電圧比較中におけるコンパレータ２の入力電位差（ＶP’−ＶN’）は、以下の（１９）式で表される。ここで、ＶAPはサンプリング時のＰIN点の電位、ＶANはサンプリング時のＮIN点の電位、ＶRPは電圧比較時のＰIN点の電位、ＶRNは電圧比較時のＮIN点の電位である。

一方、Lower_DAC１ｂによる電圧比較中におけるコンパレータ２の入力電位差（ＶP’−ＶN’）は、以下の（２０）式で表される。ここで、ＶACは差動アナログ入力電圧の同相成分、ＶADは差動アナログ入力電圧の差動成分、ＶRC0はUpper_DAC１ａとUpper_DAC1cの確定値の同相成分、ＶRD0はUpper_DAC１ａとUpperDAC1cの確定値の差動成分、VLはLower_DAC1bの電圧に関して、Upper_DAC1aとUpper_DAC1cによる電圧比較中の電圧値と、Lower_DAC1bによる電圧比較中の電圧値との差を示すものである。（１９）式と（２０）式の導入過程は後述する。

ここで、ＶAP＝ＶAC＋ＶAD、ＶAN＝ＶAC−ＶAD、ＶRP0＝ＶRC0＋ＶRD0、ＶRN0＝ＶRC0−ＶRD0とおいて、Lower_DAC１ｂの出力以外を差動形式にして（２０）式を整理すると、（２１）式が得られる。

ここで、Ｃ2＝iＣ1、Ｃ4＝ｍＣ1とすると、（２２）式が得られる。

（２２）式より、図８のA/D変換器は以下のｉ）〜ｋ）の特徴を有することがわかる。
ｉ）Lower_DAC１ｂの出力電圧は、Upper_DAC1aとUpper_DAC1cによる電圧比較中の電圧値と、Lower_DAC1bによる電圧比較中の電圧値との差だけが変換に関与し、Upper_DAC１ａの結果にはよらない。
ｊ）アナログ入力電圧ＶAIN_P、ＶAIN_Nの同相成分とUpper_DAC１ａ、Upper_DAC1cの同相成分がずれると、入力電位差の正負に影響する。
ｋ）Lower_DAC１ｂは、Upper_DAC１ａの｛（２ｉ＋ｍ）／ｍ｝LSB分を分割する。

このように、第４の実施形態は、アナログ入力電圧ＶAINを差動で入力するため、ノイズに対して強くなり、アナログ入力電圧ＶAINの振幅が小さくても正確にA/D変換を行うことができる。また、第２および第３の実施形態と同様に、コンパレータ２の入力電位がオーバーフローすることを防ぐ効果がある。また、第１〜第３の実施形態と同様に、抵抗数およびスイッチ数を削減できるため、回路規模の縮小およびレイアウト面積の削減が可能となる。

（その他の実施形態）
上述した第１〜第４の実施形態では、抵抗数およびスイッチ数の削減のために、DACを上位と下位の２つに分割しているが、３つ以上に分割してもよい。図１１はDACを３つに分割したA/D変換器の一例を示すブロック図である。図１１のA/D変換器は、Ｐ点側に接続されるDAC_1 １１と、Ｎ点側に接続されるDAC_2 １２およびDAC_3 １３を有する。DAC_1 １１の出力電圧とアナログ入力電圧ＶAINとの間に直列接続されるスイッチＳＷ１，ＳＷ２と、これらスイッチの接続ノードとコンパレータ２の第１の入力端子Ｐとの間には第１のキャパシタＣ1が接続されている。DAC_2 １２の出力端子とコンパレータ２の第２の入力端子Ｎとの間には第２のキャパシタＣ2が接続されている。DAC_3 １３の出力端子とコンパレータ２の第２の入力端子Ｎとの間には第３のキャパシタＣ3が接続されている。また、コンパレータ２の第１および第２の入力端子Ｐ，Ｎの間には入力減衰キャパシタＣ0が接続されているが、このキャパシタは必須の構成ではない。

DAC_1 １１、DAC_2 １２およびDAC_3 １３はいずれも、図２と同様に、直列接続された複数の抵抗からなる抵抗列（またはMOSトランジスタ列）と、各抵抗の接続ノードに接続されるスイッチとを有する。DAC_1 １１、DAC_2 １２およびDAC_3 １３の抵抗数には特に制限はないが、抵抗数によって各DACの精度が異なる。例えば、図１１のA/D変換器の精度をｘビットし、DAC_1 １１の分解能をｈビット、DAC_2 １２の分解能をｉビット、DAC_3 １３の分解能をｊビットとすると、ｘ≦ｈ＋ｉ＋ｊとする必要がある。

図１１のA/D変換器の場合、サンプリング中は、スイッチＳＷ１，ＳＷ３、SW4がオンでスイッチＳＷ２はオフであり、第１の実施形態と同様の動作が行われる。その後、スイッチＳＷ２がオンしてスイッチＳＷ１，ＳＷ３、SW4がオフし、電圧比較が始まる。まず、DAC_2 １２およびDAC_3 １３の出力電圧を一定にした状態で、DAC_1 １１の出力電圧とアナログ入力電圧ＶAINとの電圧比較が行われる。その後、DAC_1 １１の出力電圧をその最終比較電圧に固定させた状態で、DAC_2 １２とアナログ入力電圧ＶAINとの電圧比較が行われる。その後、DAC_1 １１およびDAC_2 １２の出力電圧を最終比較電圧に固定させた状態で、DAC_3 １３とアナログ入力電圧ＶAINとの電圧比較が行われる。

図１２はDACを５分割したA/D変換器の一例を示すブロック図である。図１２の場合、コンパレータ２のＰ点側に２つのDAC_P1 １４およびDAC_P2 １５を配置し、Ｎ点側に３つのDAC_N1 １６、DAC_N2 １７およびDAC_N3 １８を配置している。DAC_P1 １４はスイッチＳＷ２を介してキャパシタＣp1に接続され、DAC_P2 １５、DAC_N1 １６、DAC_N2 １７およびDAC_N3 １８はいずれも対応するキャパシタＣp2，Ｃn1，Ｃn2，Ｃn3に接続されている。

図１２のA/D変換器においても、その精度をｘビットとし、DAC_P1 １４の分解能をｈビット、DAC_P2 １５の分解能をｉビット、DAC_N1 １６の分解能をｊビット、DAC_N2 １７の分解能をｋビット、DAC_N3 １８の分解能をｍビットとすると、ｘ≦ｈ＋ｉ＋ｊ＋ｋ＋ｍの関係を満たす必要がある。

図８では、差動のアナログ入力電圧ＶAINに合わせて、Upper_DAC１ａを２つに分けて差動電圧を生成しているが、Lower_DAC１ｂについても差動電圧を生成してもよい。図１３はUpper_DAC１ａとLower_DAC１ｂが双方とも差動電圧を生成するA/D変換器の一例を示すブロック図である。コンパレータ２のＰ点側には、Upper_DAC_P２１およびLower_DAC_P２３と、第１のアナログ入力電圧ＶAIN_PとUpper_DAC_P２１の間に直列接続されるスイッチＳＷ６，ＳＷ７と、これらスイッチの接続ノードとコンパレータ２の第１の入力端子Ｐとの間に接続されるキャパシタＣ1と、Lower_DAC_P２３と第１の入力端子Ｐとの間に接続されるキャパシタＣrPとが配置されている。コンパレータ２のＮ点側には、Upper_DAC_N２２およびLower_DAC_N２４と、第２のアナログ入力電圧ＶAIN_NとUpper_DAC_N２２の間に直列接続されるスイッチＳＷ８，ＳＷ９と、これらこれらスイッチの接続ノードとコンパレータ２の第２の入力端子Ｎとの間に接続されるキャパシタＣ2と、Lower_DAC_N２４と第２の入力端子Ｎとの間に接続されるキャパシタＣrNとが配置されている。

図１３のA/D変換器は、サンプリング中は、スイッチＳＷ６，ＳＷ８をオンしてスイッチＳＷ７，ＳＷ９をオフして、キャパシタＣ1，Ｃ2への充電を行う。その後、電圧比較はまずUpper_DAC_P２１，Upper_DAC_N２２と、第１および第２のアナログ入力電圧ＶAIN_P，ＶAIN_Nとの電圧比較を行う。この期間内は、Upper_DAC_P２１，Upper_DAC_N２２は差動の電圧を出力し、Lower_DAC_P２３とLower_DAC_N２４は一定の電圧を出力する。その後、最終比較時のUpper_DAC_P２１，Upper_DAC_N２２の出力電圧を維持したまま、Lower_DAC_P２３，Lower_DAC_N２４と第１および第２のアナログ入力電圧ＶAIN_P，ＶAIN_Nとの比較を行う。

図１３のA/D変換器は、コンパレータ２の第１および第２の入力端子Ｐ，Ｎ間に入力減衰キャパシタＣ0を接続しているが、このキャパシタは省略してもよい。この場合は図１４のような回路になる。また、図１３の入力減衰キャパシタＣ0の代わりに、図１５に示すようにＰ点およびＮ点側に別個に第１および第２の入力減衰キャパシタＣ3，Ｃ4を接続してもよい。

（コンパレータ２の入力電位差の式の導入過程）
以下、（３）、（１１）、（１９）および（２０）式の導入過程について説明する。

図１６はサンプリング中のコンパレータ２周辺の等価回路図である。図１６の等価回路は、コンパレータ２の第１および第２の入力端子Ｐ，Ｎ間に接続されるキャパシタＣ0と、第１の入力端子Ｐと入力電圧端子ＶAPとの間に接続されるキャパシタＣ1と、第２の入力端子Ｎと入力電圧端子ＶANとの間に接続されるキャパシタＣ2と、第１の入力端子Ｐと入力電圧端子ＶLPとの間に接続されるキャパシタＣ3と、第２の入力端子Ｎと入力電圧端子ＶLNとの間に接続されるキャパシタＣ4とを有する。

ここで、電圧の取り方を図１７の向きに設定する。このとき、キャパシタＣ0〜Ｃ4の蓄積電荷Ｑ0〜Ｑ4は以下の（２３）〜（２７）式で表される。ＶCMはコンパレータ２のコモンモード電圧である。
Ｑ0＝０（＝Ｃ0（ＶCM−ＶCM）） …（２３）
Ｑ1＝Ｃ1（ＶAP−ＶCM） …（２４）
Ｑ2＝Ｃ2（ＶCM−ＶAN） …（２５）
Ｑ3＝Ｃ3（ＶLP−ＶCM） …（２６）
Ｑ4＝Ｃ4（ＶCM−ＶLN） …（２７）

図１８は電圧比較中のコンパレータ２周辺の等価回路図である。図１８では、キャパシタＣ1の入力電圧をＶRP、キャパシタＣ2の入力電圧をＶRN、キャパシタＣ3の入力電圧をＶLP’、キャパシタＣ4の入力電圧をＶLN’としている。

電圧比較中のキャパシタＣ0〜Ｃ4の蓄積電荷Ｑ0’〜Ｑ4’は以下の（２８）〜（３２）式で表される。
Ｑ0’＝Ｃ0（ＶP−ＶN） …（２８）
Ｑ1’＝Ｃ1（ＶRP−ＶP） …（２９）
Ｑ2’＝Ｃ2（ＶN−ＶRN） …（３０）
Ｑ3’＝Ｃ3（ＶLP’−ＶP） …（３１）
Ｑ4’＝Ｃ4（ＶN−ＶLN’） …（３２）
ただし、ＶLP’＝ＶLP＋ＶΔP、ＶLN’＝ＶLN＋ＶΔNである。

上述した各実施形態では、サンプリング時にキャパシタＣ1，Ｃ2に蓄積された電荷が逃げないように各スイッチを切り替えて電圧比較を行うため、電荷保存則が成り立つ。電荷の極性を考慮に入れると、電荷保存則は以下の（３３）および（３４）式で表される。
Ｑ0−Ｑ1−Ｑ3＝Ｑ0’−Ｑ1’−Ｑ3’ …（３３）
−Ｑ0−Ｑ2＋Ｑ4＝−Ｑ0＋Ｑ2’＋Ｑ4’ …（３４）

これら（３３）式および（３４）式に、（２４）〜（３２）式を代入して式を整理すると、以下の（３５）および（３６）式が得られる。
Ｃ1（ＶRP−ＶAP＋ＶCM）＋Ｃ3（ＶLP’−ＶLP＋ＶCM）
＝（Ｃ0＋Ｃ1＋Ｃ3）ＶP−Ｃ0ＶN …（３５）
Ｃ2（ＶRN−ＶAP＋ＶCM）＋Ｃ4（ＶLN’−ＶLN＋ＶCM）
＝−Ｃ0ＶP＋（Ｃ0＋Ｃ2＋Ｃ4）・ＶN …（３６）

ここで、[Ｗ]＝ＶRP−ＶAP＋ＶCM、[Ｘ]＝ＶRN−ＶAN＋ＶCM、[Ｙ]＝ＶLP’−ＶLP＋ＶCM、[Ｚ]＝ＶLN’−ＶLN＋ＶCM、とおくと、（３５）および（３６）式は（３７）および（３８）式で表される。
Ｃ1[Ｗ]＋Ｃ3[Ｙ]＝（Ｃ0＋Ｃ1＋Ｃ3）ＶP−Ｃ0ＶN …（３７）
Ｃ2[Ｘ]＋Ｃ4[Ｚ]＝−Ｃ0ＶP＋（Ｃ0＋Ｃ2＋Ｃ4）ＶN …（３８）

これら（３７）および（３８）式より、コンパレータ２の入力電圧ＶP，ＶNは（３９）および（４０）式で表される。
ＶP＝｛Ｃ1（Ｃ0＋Ｃ2＋Ｃ4）[Ｗ]＋Ｃ0Ｃ2[Ｘ]＋Ｃ3（Ｃ0＋Ｃ2＋Ｃ4）[Ｙ]＋Ｃ0Ｃ4[Ｚ]｝／｛（Ｃ0＋Ｃ2＋Ｃ4）（Ｃ0＋Ｃ1＋Ｃ3）−Ｃ0²｝ …（３９）
ＶN＝｛Ｃ0Ｃ1[Ｗ]＋Ｃ2（Ｃ0＋Ｃ1＋Ｃ3）[Ｘ]＋Ｃ0Ｃ3[Ｙ]＋Ｃ4（Ｃ0＋Ｃ1＋Ｃ3）[Ｚ]｝／｛（Ｃ0＋Ｃ2＋Ｃ4）（Ｃ0＋Ｃ1＋Ｃ3）−Ｃ0²｝ …（４０）

コンパレータ２の出力は、コンパレータ２の入力電圧ＶP，ＶNの大小関係で決まる。すなわち、（ＶP−ＶN）の正負にて、コンパレータ２の出力が決まる。ＶP−ＶNは、（３９）および（４０）式より、（４１）式で表される。
ＶP−ＶN＝｛Ｃ1（Ｃ2＋Ｃ4）[Ｗ]−Ｃ2（Ｃ1＋Ｃ3）[Ｘ]＋Ｃ3（Ｃ2＋Ｃ4）[Ｙ]
−Ｃ4（Ｃ1＋Ｃ3）[Ｚ]｝／｛（Ｃ0＋Ｃ2＋Ｃ4）（Ｃ0＋Ｃ1＋Ｃ3）−Ｃ0²｝
…（４１）

（４１）式中の[Ｗ]、[Ｘ]、[Ｙ]、[Ｚ]を元の値に戻すと、（４２）式が得られる。
ＶP−ＶN＝｛（Ｃ1Ｃ2＋Ｃ1Ｃ4）（ＶRP−ＶAP）−（Ｃ1Ｃ2＋Ｃ2Ｃ3）（ＶRN−ＶAN）
＋（Ｃ2Ｃ3＋Ｃ3Ｃ4）（ＶLP’−ＶLP）
−（Ｃ1Ｃ4＋Ｃ3Ｃ4）（ＶLN’−ＶLN）｝
／｛（Ｃ0＋Ｃ2＋Ｃ4）（Ｃ0＋Ｃ1＋Ｃ3）−Ｃ0²｝ …（４２）

（４２）式において、Ｃ0＝０、ＶLP＝ＶLP’＝ＶLN＝ＶLN’＝０とおくと、上述した（３）式が得られる。

また、（４２）式において、Ｃ3＝Ｃ4＝０、ＶLP＝ＶLP’＝ＶLN＝ＶLN’＝０とおくと、上述した（１１）式が得られる。

また、（４２）式において、Ｃ3＝０、ＶLP＝ＶLP’＝０、ＶLN’−ＶLN＝ＶLとおくと、以下の（４３）式が得られる。
ＶP−ＶN＝｛（Ｃ2＋Ｃ4）・（ＶRP−ＶAP）−Ｃ2（ＶRN−ＶAN）ーＣ4Ｖ2｝
／｛Ｃ0＋Ｃ2＋Ｃ4）（Ｃ0＋Ｃ1）−Ｃ0²｝ …（４３）

Upper_DAC１ａ側の電圧比較時はLower_DAC１ｂの出力は一定なので、ＶL＝０となり、これを（４３）式に代入すれば（１９）式が得られる。また、Lower_DAC１ｂの電圧比較時は、Upper_DAC１ａの出力電圧は最終比較値のまま固定であるため、ＶRP＝ＶRP0、ＶRN＝ＶRN0を（４３）式に代入すれば、（２０）式が得られる。

（第４の実施形態におけるLower_DAC１ｂの出力電圧範囲）
第１〜第３の実施形態におけるLower_DAC１ｂは、Upper_DAC１ａ内の直列接続された複数の抵抗のうちいずれか一つの抵抗の両端に並列接続されるのに対し、第４の実施形態のLower_DAC１ｂは、Upper_DAC１ａ内の２個以上の抵抗からなる抵抗列の両端電圧を基準電圧として、これら基準電圧間に並列接続される。以下、Lower_DAC１ｂの出力電圧範囲について考察する。

（４２）式内のキャパシタを以下の（４４）式のように置き換える。
Ｃ2＝ｉＣ1、Ｃ3＝ｍＣ1、Ｃ4＝ｎＣ1 …（４４）

また、（４２）式の分母を以下の（４５）式のようにＡに置き換える。
Ａ＝１／｛（Ｃ0＋Ｃ2＋Ｃ4）（Ｃ0＋Ｃ1＋Ｃ3）−Ｃ0²｝ …（４５）

（４４）および（４５）式を（４２）式に代入して整理すると、（４６）式が得られる。
ＶP−ＶN＝Ａ・Ｃ1²｛（ｉ＋ｎ）（ＶRP−ＶAP）−（ｉ＋ｉｍ）（ＶRN−ＶAN）＋（ｉｍ＋ｍｎ）ＶΔP−（ｎ＋ｍｎ）ＶΔN｝ …（４６）

Ａ・Ｃ1²＞０であるため、（ＶP−ＶN）の正負は（４６）式の｛ ｝内の値で決まる。｛ ｝内＝ΔPN、α＝ＶRP−ＶAP、kα＝ＶRN−ＶAN、ＶΔP＝γ・ＶΔNと置いて整理すると、（４７）式が得られる。
ΔPN＝｛（１−ｋ）ｉ−ｋ・ｉｍ＋ｎ｝α−｛ｎ＋（１−γ）ｍｎ−γ・ｉｍ｝・ＶΔN
…（４７）

（４７）式が示すΔPN は、Upper_DAC_P１ａ及びUpper_DAC_N１ｃ（以下、上位DAC）の出力値に依存する成分とLower_DAC１ｂの出力値に依存する成分とに分けられ、それぞれ（４７）式の第一項と第二項である。本A/D変換器では、上位DACを用いた変換の終了後に、上位DACの出力信号と入力信号との差分をLower_DAC１ｂを用いてA/D変換し、ΔPNがLower_DAC１ｂの１LSB以下となるように動作する。

まず上位DACによるA/D変換が終了した時点での(４７)式の第一項の範囲を考える。Upper_DAC１ａの電圧比較終了時には、|α|＝|ＶRP−ＶAP|は最大でUpper_DAC_P１ａの１LSBである。すなわち、Upper_DAC_P１ａの１LSBをＶΔUとすると、（４８）式が成り立つ。
α≦ＶΔU …（４８）

サンプリング中及び上位DAC を用いた電圧比較中は、Lower_DAC１ｂが一定値を出力するためＶΔN＝０である。従って、上位DAC を用いた電圧比較終了時のΔPNをΔPN_Uとすると、
ΔPN_U＝｛（１−k)ｉ−ｋ・ｉｍ＋ｎ｝・α
であるから、(４８)式を考慮にいれると
ΔPN_U≦｛（１−k）ｉ−ｋ・ｉｍ＋ｎ｝・ＶΔU …（４９）
である。

次に、ΔPN のうち、Lower_DAC１ｂの出力値に依存する成分をβとすると、βは(４７)式の第二項であるため（５０）式が得られる。
β＝｛ｎ＋（１−γ）・ｍｎ−γ・ｉｍ｝・ＶΔN …（５０）

βの範囲はΔPN_Uの範囲と等しい必要があるため、（４９）式より、βは（５１）式を満たす必要がある。
β≦｛（１−ｋ）ｉ−ｋｉｍ＋ｎ｝ＶΔU…（５１）

βが（５１）式を満たすようにLower_DAC１ｂの出力の変化量であるVΔNの範囲を定めれば良いので、（５０）式と（５１）式より、ＶΔNの範囲は、（５２）式で表される。
ＶΔN≦｛（１−ｋ）ｉ−ｋｉｍ＋ｎ｝ＶΔU／｛ｎ＋（１−γ）ｍｎ−γｉｍ｝
…（５２）
したがって、Lower_DAC１ｂの出力電圧範囲は、Upper_DAC_P１ａの１LSB分の｛（１−ｋ）ｉ−ｋｉｍ＋ｎ｝／｛ｎ＋（１−γ）ｍｎ−γｉｍ｝倍とすればよい。

（コンパレータ２の種類および動作）
図１、図４、図６、図８および図１１〜図１５では、差動出力のコンパレータ２を用いたが、単出力のコンパレータ２を用いてもよい。この場合、コンパレータ２周辺のA/D変換部４は図１９のようになる。

図１９のコンパレータ２ａの入力端子ｐ，ｎには、図１の第３および第４のスイッチ回路SW3，SW4の代わりに、スイッチ回路SW10，SW11がそれぞれ接続されている。これらスイッチ回路SW10，SW11は、サンプリング中にオンし、比較動作中はオフする。

図１、図４、図６、図８および図１１〜図１５と同様の差動出力のコンパレータ２を用いる場合に、第３および第４のスイッチ回路SW3，SW4の代わりに、図１９と同様のスイッチ回路SW10，SW11を設けてもよい。この場合のコンパレータ２周辺のA/D変換部４は図２０のようになる。

また、図１、図４、図６、図８および図１１〜図１５において、差動出力のコンパレータ２の出力端子のうち、一方だけをA/D変換制御回路３に接続するようにしてもよい。この場合のコンパレータ２周辺のA/D変換部４は図２１のようになる。

本発明の第１の実施形態に係るA/D変換器の概略構成を示すブロック図。 Upper_DAC１ａとLower_DAC１ｂの内部構成の一例を示す回路図。 図１のA/D変換器の動作タイミング図。 本発明の第２の実施形態に係るA/D変換器の概略構成を示すブロック図。 コンパレータ２の周辺の詳細な回路図。 本発明の第３の実施形態によるA/D変換器の概略構成を示すブロック図。 （ａ）は第３および第４のスイッチＳＷ３，ＳＷ４がオンの場合の回路図、（ｂ）は第３および第４のスイッチＳＷ３，ＳＷ４がオフの場合の回路図。 本発明の第４の実施形態によるA/D変換器の概略構成を示すブロック図。 電圧発生回路１の内部構成の一例を示す図。 図８の電圧発生回路１の動作タイミング図。 DACを３つに分割したA/D変換器の一例を示すブロック図。 DACを５分割したA/D変換器の一例を示すブロック図。 Upper_DAC１ａとLower_DAC１ｂが双方とも差動電圧を生成するA/D変換器の一例を示すブロック図。 図１３から入力減衰キャパシタを省略した回路図。 図１３とは異なる場所に入力減衰キャパシタを接続した回路図。 サンプリング中のコンパレータ２周辺の等価回路図。 電圧の取り方を説明する図。 電圧比較中のコンパレータ２周辺の等価回路図。 単出力のコンパレータを用いた場合のコンパレータ周辺の回路図。 図１等のコンパレータの接続形態を変更した一例を示す回路図。 図２０とは異なる例を示す回路図。

符号の説明

１ 電圧発生回路
１ａ Upper_DAC，Upper_DAC_P
１ｂ Lower_DAC
１ｃ Upper_DAC_N
２ コンパレータ
３ A/D変換制御回路
１１ DAC_1
１２ DAC_2
１３ DAC_3
１４ DAC_P1
１５ DAC_P2
１６ DAC_N1
１７ DAC_N2
１８ DAC_N3
ＳＷ１〜ＳＷ4 第１〜第５のスイッチ
Ｃ1，Ｃ2 第１および第２のキャパシタ
Ｃ0，Ｃ3，Ｃ4 入力減衰キャパシタ

Claims (5)

1. 第１の電圧発生回路と、
   第２の電圧発生回路と、
   第１および第２の入力端子と、第１の出力端子とを有し、前記第１および第２の入力端子間の電位差に応じた信号を前記第１の出力端子から出力するコンパレータと、
   アナログ入力電圧の入力端子と前記第１の電圧発生回路の出力端子との間に直列接続される第１および第２のスイッチ回路と、
   前記第１および第２のスイッチ回路の接続ノードと前記第１の入力端子との間に介挿される第１のキャパシタと、
   前記第２の電圧発生回路の出力端子と前記第２の入力端子との間に介挿される第２のキャパシタと、
   一端が前記第１の入力端子に接続され導通時に前記第１の入力端子を出力同相電圧または所定電圧に設定可能な第３のスイッチ回路と、
   一端が前記第２の入力端子に接続され導通時に前記第２の入力端子を前記出力同相電圧または前記所定電圧に設定可能な第４のスイッチ回路と、
   前記第１の出力端子の信号レベルに応じたデジタル信号を生成するA/D変換制御回路と、
   前記デジタル信号に基づいて前記第１および第２の電圧発生回路から出力されるべき電圧を設定する電圧設定回路と、を備えることを特徴とするA/D変換器。
2. 第１の期間内には前記第１、第３および第４のスイッチ回路は導通状態に設定され、かつ前記第２のスイッチ回路は遮断状態に設定され、かつ前記第２の電圧発生回路の出力電圧が第１の初期電圧に設定され、
   前記第１の期間後の第２の期間内には、前記第２のスイッチ回路は導通状態に設定され、かつ前記第１、第３および第４のスイッチ回路は遮断状態に設定され、
   前記A/D変換制御回路は、前記第２の期間内に、前記第１の電圧発生回路の出力電圧に、前記第１の初期電圧と前記第２の電圧発生回路の出力電圧との差の電圧を加えた電圧が前記アナログ入力電圧に近づくように帰還制御を行うことを特徴とする請求項１に記載のA/D変換器。
3. 第１および第２の基準電圧間の電圧を発生する第１の電圧発生回路と、
   第３および第４の基準電圧間の電圧を発生する第２の電圧発生回路と、
   前記第１および第２の基準電圧間の中間電圧を基準として、前記第１の電圧発生回路の出力電圧と正負逆の電圧を出力する第３の電圧発生回路と、
   第１および第２の入力端子と、第１の出力端子とを有し、前記第１および第２の入力端子間の電位差に応じた差動電圧を前記第１の出力端子から出力するコンパレータと、
   アナログ差動入力電圧の一方である第１のアナログ入力電圧の入力端子と前記第１の電圧発生回路の出力端子との間に直列接続される第１および第２のスイッチ回路と、
   前記アナログ差動入力電圧の他方である第２のアナログ入力電圧の入力端子と前記第３の電圧発生回路の出力端子との間に直列接続される第３および第４のスイッチ回路と、
   前記第１および第２のスイッチ回路の接続ノードと前記第１の入力端子との間に介挿される第１のキャパシタと、
   前記第３および第４のスイッチ回路の接続ノードと前記第２の入力端子との間に介挿される第２のキャパシタと、
   前記第２の電圧発生回路の出力端子と前記第２の入力端子との間に介挿される第３のキャパシタと、
   一端が前記第１の入力端子に接続され導通時に前記第１の入力端子を出力同相電圧または所定電圧に設定可能な第５のスイッチ回路と、
   一端が前記第２の入力端子に接続され導通時に前記第２の入力端子を出力同相電圧または所定電圧に設定可能な第６のスイッチ回路と、
   前記第１の出力端子の信号レベルに応じたデジタル信号を生成するA/D変換制御回路と、
   前記デジタル信号に基づいて前記第１、第２および第３の電圧発生回路から出力されるべき電圧を設定する電圧設定回路と、を備えることを特徴とするA/D変換器。
4. 前記第１の入力端子と第５の基準電圧端子との間に接続される第１の入力減衰キャパシタと、
   前記第２の入力端子と第６の基準電圧端子との間に接続される第２の入力減衰キャパシタと、を備えることを特徴とする請求項１乃至３のいずれかに記載のA/D変換器。
5. 前記第１および第２の入力端子の間に接続される入力減衰キャパシタを備えることを特徴とする請求項１乃至３のいずれかに記載のA/D変換器。

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