JP2000059220A - アナログ/ディジタル変換器制御方法 - Google Patents
アナログ/ディジタル変換器制御方法Info
- Publication number
- JP2000059220A JP2000059220A JP10219339A JP21933998A JP2000059220A JP 2000059220 A JP2000059220 A JP 2000059220A JP 10219339 A JP10219339 A JP 10219339A JP 21933998 A JP21933998 A JP 21933998A JP 2000059220 A JP2000059220 A JP 2000059220A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control signal
- reference voltage
- conversion
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
Abstract
を短縮して、A/D変換器の高速化がはかれるA/D変
換器の制御方法を実現する。 【解決手段】 分周比の異なる信号CKおよびCK’に
基づいて生成した複数種類のタイミング信号CまたはT
ZSの一方を選択することによって、制御信号TZ1の
周期を各比較区間T1〜T4毎に変更可能とし、周期変
更が行われた制御信号に従って、参照電圧VREFと入
力電圧VINとの比較を行うようことにより、前回の参
照電圧と今回の参照電圧との差が大きく、参照電圧の安
定までに時間を要する比較区間T2以外では、制御信号
の周期を短縮するようにした。
Description
ジタル変換器(以下、A/D変換器という)を制御する
A/D変換器制御方法に関し、特に半導体基板上に形成
されて、半導体集積回路に構成されるA/D変換器制御
方法に関するものである。
号公報に示された、従来のA/D変換器の制御方法が適
用される逐次変換方式によるA/D変換器の構成を示す
ブロック図である。図において、1はキャパシタ、2は
インバータであり、3はこのキャパシタ1とインバータ
2で構成されたチョッパ形コンパレータから出力される
信号(以下、信号COMPという)を保持する逐次近似
レジスタである。4はラダー抵抗であり、5,6はこの
ラダー抵抗4の両端に当該A/D変換器で変換可能な最
大電圧に等しい基準電圧Vを印加するための端子、7は
逐次近似レジスタ3の出力データに対応した参照電圧V
REFをラダー抵抗4より選択するスイッチ群である。
なお、このラダー抵抗4とスイッチ群7とは、インバー
タ2からの信号COMPをディジタル/アナログ変換
(以下、D/A変換という)するためのD/A変換器と
して機能している。なお、8は入力電圧VINが入力さ
れる入力端子である。
あり、スイッチ群7から出力される参照電圧VREFは
この半導体スイッチ9を介して、入力端子8から入力さ
れた入力電圧VINは半導体スイッチ10を介して、そ
れぞれキャパシタ1に印加される。12はこれら各半導
体スイッチ9〜11のオン/オフのタイミング信号、お
よび逐次近似レジスタ3からスイッチ群7へのデータ送
出タイミングを制御するタイミングクロック(以下、信
号TZという)を発生させるA/Dクロック発生ブロッ
クである。なお、このA/Dクロック発生ブロック12
の存在は、特開平1−321728号公報には特に明示
されてはいない。
のA/D変換器制御方法による、上記図38に示された
A/D変換器の動作を説明するためのタイミングチャー
トである。ここで、この図39は入力電圧VINとし
て、基準電圧Vの0.3125倍の電圧が入力端子8よ
り入力されている場合について例示したものである。ま
ず、A/Dクロック発生ブロック12の発生するタイミ
ング信号にて半導体スイッチ9をオフにする。その後、
A/Dクロック発生ブロック12より逐次近似レジスタ
3ヘ送られるタイミングクロックとしての信号TZがハ
イレベル(以下、Hと表記する)になると、逐次近似レ
ジスタ3の保持している値がスイッチ群7に出力され
る。逐次近似レジスタ3からは、最初にたとえば16進
の「8h 」が出力されるようになっているため、その値
によって制御されたスイッチ群7からは、ラダー抵抗4
が基準電圧Vを分圧した電圧1/2Vが参照電圧VRE
Fとして選択される。
半導体スイッチ11をオンにしてインバータ2の入力側
と出力側を同電位にする。なお、この電位はインバータ
2の入出力特性で定まる。次いで半導体スイッチ10を
オンにして、入力端子VINでキャパシタ1を充電す
る。その後、半導体スイッチ10と半導体スイッチ11
を順次オフさせ、信号TZがローレベル(以下、Lと表
記する)になると、さらに半導体スイッチ9をオンにす
る。この半導体スイッチ9のオンによりスイッチ群7の
出力する参照電圧VREFがキャパシタ1に与えられて
入力電圧VINと比較される。
圧VINが1/2Vよりも低い場合にはその出力は
「0」になり、入力電圧VINが1/2V以上の場合に
はその出力は「1」になる。この場合、入力電圧VIN
が0.3125Vで参照電圧VREFが1/2Vである
ため、インバータ2より出力される信号COMPは
「0」となり、逐次近似レジスタ3に送られて保持され
る。
発生するタイミング信号により半導体スイッチ9を再度
オフにする。その後、信号TZがHになると、逐次近似
レジスタ3は保持している値をスイッチ群7に送出す
る。ここで、VIN<1/2Vであったため、その値に
よって制御されるスイッチ群7は、ラダー抵抗4が基準
電圧Vを分圧した1/4Vを選択して参照電圧VREF
として出力する。次いで半導体スイッチ11をオンにし
てインバータ2の入力側と出力側を同電位にした後、半
導体スイッチ10をオンにしてキャパシタ1を充電す
る。
スイッチ群7からの参照電圧VREFをキャパシタ1に
与え、入力電圧VINと比較する。この場合、入力電圧
VINが0.3125Vで参照電圧VREFが1/4V
であるため、VIN>1/4Vとなって、インバータ2
より出力される信号COMPは「1」となる。この信号
COMPは逐次近似レジスタ3に送られて保持される。
以下、同様の制御動作が繰り返され、入力電圧VINの
0.3125Vが参照電圧VREFとしての3/8V、
5/16Vと逐次比較され、逐次近似レジスタ3にはそ
の都度、そのときの信号COMPが保持される。
て出力される信号TZについて説明する。図40にA/
Dクロック発生ブロック12の構成例を示す。ここで、
A/D制御信号発生回路102にて逐次近似レジスタ1
2に供給する信号TZを作っている。分周器101は当
該A/D変換器に供給される源発振周波数である信号C
Kを分周して、A/D制御信号発生回路102を制御す
る信号CK’を生成している。
す。ここで、ENABLE信号はA/D変換時に有効と
なる信号である。当該A/D変換器はこのENABLE
信号がHになると動作を開始する。分周器101は信号
CKを分周することによって生成した信号CK’をA/
D制御信号発生回路102に送る。なお、このA/D制
御信号発生回路102は図33に示すように、それぞれ
2つずつのラッチA103とラッチC104とを備えて
いる。
5にラッチC104の構成例をそれぞれ示す。これらの
ラッチA103、ラッチC104を用いて、信号TZの
生成を行っている。また図41には、このA/Dクロッ
ク発生ブロック12における信号TZの生成動作のタイ
ミングチャートを示す。
当該A/D変換器は動作を開始せず、図39に示す比較
区間T1においてHに変化するとその動作を開始する。
比較区間T1にてENABLE信号がHになると、信号
CK’のタイミングに応じて、図33のa,b,c,
d,eの各点より信号出力を得る。ここで生成される信
号TZは、周期が一定のタイミングクロックであり、a
点の信号の反転信号である。この周期が一定であるタイ
ミングクロックにより、当該A/D変換器は制御されて
いる。
て説明する。当該逐次近似レジスタ3は、A/Dクロッ
ク発生ブロック12の発生する周期一定の信号TZによ
り制御されている。図36にこの逐次近似レジスタ3の
構成例を示す。ここで、シフトレジスタ105(第2ビ
ット以下はシフトレジスタA106)はA/D変換結果
をどのデータラッチ107に格納するかを制御するもの
である。また比較結果出力部108はデータラッチ10
7に格納したデータ1S〜3Sを、データバスを介し読
み出す制御を行う機能を有している。
フトレジスタA106の動作タイミングを図37に示
す。図37のタイミングチャートにおいて、図36に示
すシフトレジスタ105の出力信号1S、およびシフト
レジスタA106の出力信号の2S〜4SがHの時が、
それに対応したデータラッチ107にデータを格納可能
とするための制御信号である。
/D変換器の制御方法に関連する記載がある文献として
は、この他にも、キャパシタの入力スイッチのオン期間
を選択的に調整して変換精度を向上させた特開平2−1
59814号公報、キャパシタの初期充電時間を比較時
間とは独立に可変設定して高速化をはかった特開平8−
288847号公報、キャパシタの充電時定数を切り換
えて変換時間を短縮した特開平6−120828号公
報、キャパシタを予備充電することによって高速化をは
かった特開平9−321624号公報などもある。ま
た、スイッチング比較器としては、特開昭64−659
28号公報、特開昭62−298230公報などがあ
る。
御方法は以上のように構成されているので、半導体スイ
ッチ9〜11の制御信号および逐次近似レジスタ3ヘの
信号TZには、周期一定のクロックが使用され、A/D
変換時間は、チャージに一番時間がかかる時の時間と、
比較に一番時間がかかる時の時間の和にビット数を乗算
した値によって決定される。ここで、入力電圧VINは
初回充電に最も長い時間が必要であり、それが上記チャ
ージに一番時間がかかる時に対応する。さらに、前回の
参照電圧と、今回の参照電圧との差が大きい程、参照電
圧の安定に要する時間には長い時間が必要であり、それ
が上記比較に一番時間がかかる時に対応する。なお、ラ
ダー抵抗4を用いて参照電圧を発生させている場合(例
えば、10ビットA/D変換器の1:8方式等)には、
出力電圧が上位用から下位用に切り替わるときの切り替
え動作後における参照電圧の安定に長い時間が必要とな
る。このように、A/D変換時間はチャージに一番時間
がかかる時の時間と、比較に一番時間がかかる時の時間
とによって決定されるため、それら以外の時にはA/D
変換時間に無駄が生じるという課題があった。
を短縮するために、従来より、チョッパアンプの応答速
度の高速化、源発振の周波数をあげる、ラダー抵抗4の
抵抗値を小さくする、チョッパアンプ部の容量を小さく
する、比較器を複数備えるなどの手法が採られていた。
を高速にして変換時間を短縮する場合には、チョッパア
ンプのトランジスタサイズを大きく設計する必要がある
ため消費電流が増える、チョッパアンプは応答速度が速
いと過敏に反応するためノイズの影響を受けやすくなっ
て変換精度に悪影響を与える、ノイズの影響を受けやす
くなるため、その影響をおさえるためのレイアウトパタ
ンの配置、あるいは構造の変更が必要となり、レイアウ
トパタンの面積が大きくなる、動作ノイズが大きくな
る、チョッパアンプを構成する素子のサイズが大きくな
り、レイアウトパタンの面積が増える、消費電流が増え
ることにより、その増加分の電流を流すために、電源配
線の配線幅を太くする必要があり、レイアウトパタンの
面積が増える、などといった種々の課題があった。
を短縮する場合には、逐次比較方式ではチャージタイム
以上に源発振周波数を高くするとができず、ラダー抵抗
4の値を小さくして変換時間を短縮する場合には、ラダ
ー抵抗4に流れる電流が増加して消費電流が増加すると
いう課題があり、チョッパアンプ部の容量(図38のキ
ャパシタ1)を小さくして変換時間を短縮する場合に
は、プロセス上の微細化技術の限界があり、寄生容量も
無視できなくなるなどの課題があり、複数の比較器を用
いて変換時間を短縮する場合には、レイアウト面積およ
び消費電流が増え、比較器間のマッチングをとる必要が
生じ、さらに制御回路が複雑になるなどの課題があっ
た。
めになされたもので、A/D変換における高速化を、上
記のような従来の高速化技術とは全く異なる方法にて実
現することで、逐次比較方式の変換時間を短縮し、A/
D変換の高速化がはかれるA/D変換器制御方法を得る
ことを目的とする。
換器制御方法は、各比較区間毎に制御信号の周期を変更
可能とし、参照電圧と入力電圧との比較を、その周期変
更を行った制御信号を用いて行うようにしたものであ
る。
分周比の異なる信号に基づいて生成した複数種類のタイ
ミング信号の1つをその比較区間の制御信号として選択
することにより、制御信号の周期を比較区間毎に変更す
るようにしたものである。
タイマを用いて制御信号の周期を比較区間毎に変更する
ようにしたものである。
ソフトウェアを用いて制御信号の周期を比較区間毎に変
更するようにしたものである。
各比較区間毎に制御信号のデューティを変更可能とし、
参照電圧と入力電圧との比較を、そのデューティが変更
を行った制御信号を用いて行うようにしたものである。
ソフトウェアを用いて制御信号のデューティを比較区間
毎に変更するようにしたものである。
説明する。 実施の形態1.図1はこの発明によるA/D変換器制御
方法が適用される、逐次変換方式によるA/D変換器の
構成を示すブロック図であり、ここでは変換ビット数が
4ビットのものを例示している。図において、1は参照
電圧VREFと入力電圧VINとの比較を行うチョッパ
形コンパレータを形成するキャパシタであり、2はこの
キャパシタ1の一端がその入力側に接続されて、当該キ
ャパシタ1とともに前記チョッパ形コンパレータを形成
するインバータである。3はこのチョッパ形コンパレー
タを構成しているインバータ2から出力される信号CO
MPによってセット/リセットされる、4ビット構成の
逐次近似レジスタである。
/D変換器では16個)の抵抗が直列に接続されたラダ
ー抵抗であり、5および6はこのラダー抵抗4の両端に
印加される、当該A/D変換器によって変換可能な最大
電圧に等しい基準電圧Vが与えられる端子である。7は
ラダー抵抗4を構成している各抵抗の接続点に接続され
て、逐次近似レジスタ3の出力するデータによって制御
される複数(4ビットA/D変換器の場合15個)のス
イッチよりなり、ラダー抵抗4の各抵抗によって分圧さ
れた電圧値を選択して、それを参照電圧VREFとして
出力するスイッチ群である。なお、このラダー抵抗4と
スイッチ群7とは、インバータ1の出力する信号COM
PをD/A変換して参照電圧VREFを出力するD/A
変換部として機能している。
ジタルデータに変換されるアナログの入力電圧VINが
入力される入力端子である。9はスイッチ群7から出力
される参照電圧VREFをキャパシタ1に印加するため
の、例えば電界効果トランジスタアナログスイッチなど
による半導体スイッチであり、10は入力端子8より入
力された入力電圧VINをキャパシタ1に印加するため
の同様の半導体スイッチである。11はインバータ2の
入力側と出力側とを短絡して、キャパシタ1の充電を可
能にするための同様の半導体スイッチである。
イッチ10および半導体スイッチ11をオン/オフさせ
るためのタイミング信号を発生するとともに、逐次近似
レジスタ3に格納されたデータのスイッチ群7への送出
タイミングを指定するための制御信号(以下、信号TZ
1という)を発生するA/D制御信号発生ブロックAで
ある。
はこの実施の形態1のA/D変換器制御方法による、図
1に示したA/D変換器の動作を説明するためのタイミ
ングチャートである。なお、この図2は、入力端子8に
基準電圧Vの0.3125倍の電圧0.3125Vを入
力電圧VINとして印加し、それをA/D変換する場合
について例示したものである。
制御信号発生ブロックA13は従来のA/D変換器制御
方法におけるA/Dクロック発生ブロック12と同様
に、タイミング信号を発生して、まず半導体スイッチ9
をオフにする。その後、逐次近似レジスタ3に対して
も、それが保持しているディジタルデータをスイッチ群
7に送出させるためのタイミングを示す信号TZ1を与
える。第1ビット変換のための参照電圧VREFと入力
電圧VINの比較を行う比較区間T1においては、逐次
近似レジスタ3にはディジタルデータとしてたとえば1
6進の「8h 」があらかじめ与えられている。ここで、
ラダー抵抗4に印加された基準電圧Vはその16個の抵
抗によって16等分されており、スイッチ群7は逐次近
似レジスタ3から送られてきたこの「8h 」のデータに
て制御されて、その15個のスイッチ中の8番目のスイ
ッチを閉じ、ラダー抵抗4の分圧した電圧値1/2Vの
電圧を参照電圧VREFとして出力する。
発生するタイミング信号によって半導体スイッチ11を
オンにし、さらに半導体スイッチ10をオンにする。半
導体スイッチ11がオンになるとインバータ2の入力側
と出力側が短絡されて、当該インバータ2の入出力特性
によって定まる同一の電位V0 となり、それがキャパシ
タ1の一端に印加される。その後、半導体スイッチ11
がオンすることで、キャパシタ1の他端には入力端子8
に入力された入力電圧VINが印加され、キャパシタ1
はこの入力電圧VINと前記電位V0 との電位差によっ
て充電される。キャパシタ1が充電されると、A/D制
御信号発生ブロックA13は次のタイミング信号を発生
させて、半導体スイッチ10をオフさせ、引き続いて半
導体スイッチ11をオフさせる。
3は次のタイミング信号を発生させて半導体スイッチ9
をオンにし、そのときスイッチ群7より出力されている
参照電圧VREFをこの半導体スイッチ9を介してキャ
パシタ1に印加する。これによって、この参照電圧VR
EFと入力電圧VINとの比較が行われる。なお、この
場合、参照電圧VREFが1/2Vで入力電圧VINが
0.3125Vであり、VIN<VREFであるため、
インバータ2の出力値は「0」となる。このインバータ
2の出力値「0」は信号COMPとして逐次近似レジス
タ3に送られる。この信号COMPを受け取った逐次近
似レジスタ3は、保持しているディジタルデータの値を
16進の「8h 」から「4h 」に変更して保持しなお
す。
は次のタイミング信号を発生させて半導体スイッチ9を
オフさせた後、逐次近似レジスタ3に対して保持してい
るディジタルデータをスイッチ群7に転送させる。スイ
ッチ群7は逐次近似レジスタ3から送られてきたディジ
タルデータによって制御され、ラダー抵抗4が基準電圧
Vを分圧した電圧値の内から、その値「4h 」に対応し
た電圧値1/4Vを選択し、それを参照電圧VREFと
して出力する。その後半導体スイッチ11をオンにして
インバータ2の入力側と出力側を同電位にし、さらに半
導体スイッチ10をオンにしてキャパシタ1を充電す
る。
からのタイミング信号にて半導体スイッチ9をオンにす
る。これにより、スイッチ群7からの参照電圧VREF
がキャパシタ1に与えられ、入力電圧VINと比較され
る。この場合、入力電圧VINが0.3125Vで参照
電圧VREFが1/4Vであるため、VIN>1/4V
となって、インバータ2より出力される信号COMPは
「1」となる。この信号COMPは逐次近似レジスタ3
に送られ、逐次近似レジスタ3は保持しているディジタ
ルデータの値を16進の「4h 」から「6h 」に変更し
て保持しなおす。以下、同様の制御動作が繰り返され、
入力電圧VINの0.3125Vが参照電圧VREFと
しての3/8V、5/16Vと逐次比較され、逐次近似
レジスタ3にはその都度、そのときの信号COMPが送
られる。このようにして、逐次近似レジスタ3には最終
的に、比較結果として16進の「5h 」が保持され、こ
れが当該A/D変換器の変換結果として出力される。
図2に示す比較区間T2ではチャージ時間に一番時間を
必要とするが、この比較区間T2以外の比較区間T1,
T3,T4ではチャージ時間は短くてすむ。従って、他
の比較区間T1,T3,T4の周期を短くすれば、A/
D変換時間を短縮することが可能になる。この実施の形
態1においては、以下に説明する方法によって、この比
較区間T2以外の周期を変更し、A/D変換時間の短縮
を可能にした。
間T2以外の周期を、比較区間T2の周期の1/2とし
ている。なお、ここでは比較区間T2以外の周期を比較
区間T2の1/2周期としているが、これは説明を分か
り易くするためのものであり、特にこの周期にこだわる
必要はない。重要となるのは、周期を可変可能にするた
めの手法と、可変するための方法である。
ブロックA13の出力する信号TZ1について説明す
る、図3にA/D制御信号発生ブロックA13の構成例
を示す。このA/D制御信号発生ブロックA13は図示
のように、分周器101、2つのA/D制御信号発生回
路102、およびA/D制御信号制御回路109によっ
て構成されている。
に示す。ここで、ENABLE信号はA/D変換時に有
効となる信号である。当該A/D変換器はこのENAB
LE信号がHになると動作を開始する。分周器101は
当該A/D変換器に供給される源発振周波数である信号
CKを分周して信号CK’を生成し、それをA/D制御
信号発生回路102に送る。A/D制御信号発生回路1
02では、分周器101が信号CKを分周して生成した
信号CK’より、従来の信号TZと同等のタイミング信
号である信号Cを生成する。
は図33に示すように、それぞれ2つずつのラッチA1
03とラッチC104とを備えている。このラッチA1
03の構成例を図34に、ラッチC104の構成例を図
35に示す。A/D制御信号発生回路102はこれら2
種類のラッチA103、およびラッチC104を用いて
信号Cを生成している。
路102の制御によって、信号CKから直接作成された
タイミング信号であり、この信号TZSは分周器101
で分周されていない分だけ、従来の信号TZに比べてそ
の周期は短く(1/2)なっている。
ブロックA13の出力として、信号Cあるいは信号TZ
Sのどちらの信号を制御信号として使用するかは、A/
D制御信号制御回路109にて切り替えを行う。この切
り替えに使用する切り替え信号には、逐次近似レジスタ
3がその内部のシフトレジスタA106より出力するシ
フトレジスタの出力信号2Sを用いる。
明する。当該逐次近似レジスタ3は図38に同一符号を
付して示したものと基本的には同等に構成されたもの
で、A/D制御信号発生ブロックA13の発生する信号
TZ1を制御信号として制御される。図36にこの逐次
近似レジスタ3の構成例を示す。ここで、シフトレジス
タ105、およびシフトレジスタA106はA/D変換
結果をどのデータラッチ107に格納するかを制御する
ものである。
用のシフトレジスタであり、図4に示すように、入力信
号として外部からの信号ではなく、内部信号が入力され
るように構成されている。また、シフトレジスタA10
6は第2ビット〜第4ビット用のシフトレジスタであ
り、図5に示すように、入力信号として上位のシフトレ
ジスタの出力する外部からの出力信号が入力されるよう
に構成されている。これらシフトレジスタ105および
シフトレジスタA106は、A/D制御信号発生ブロッ
クA13からの信号TZ1によって制御されている。
ジスタA106の動作タイミングを図37に示す。図3
7のタイミングチャートにおいて、図36に示すシフト
レジスタ105の出力信号1S、およびシフトレジスタ
A106の出力信号2S〜4SがHのときが、それに対
応したデータラッチ107にデータを格納可能とするた
めの制御信号である。
果を保持するものであり、図6にその構成例を、図7に
その動作タイミングをそれぞれ示す。シフトレジスタ1
05あるいはシフトレジスタA106からの出力信号1
S〜4SがHであるデータラッチ107において、A/
D制御信号発生ブロックA13からの信号TZ1がHか
らLに変化すると、インバータ2より出力された信号C
OMPの値が確定されて保持される。なお、比較結果出
力部108はREAD信号に応じて、データラッチ10
7に保持されたデータをデータバスを介して読み出す制
御を行う機能を有するものである。
スタA106)、データラッチ107、および比較結果
出力部108はそれぞれ、当該A/D変換器の変換ビッ
ト数分だけ用意されている。例えば、変換ビット数が4
ビットのA/D変換器の場合には、それらが4つずつ設
けられている。
2Sによる、A/D制御信号発生ブロックA13の切り
替え動作について、図8のタイミングチャートに基づい
て説明する。逐次近似レジスタ3のシフトレジスタA1
06より出力される出力信号2SがLであれば、分周器
101で分周された信号CK’に基づいて作成された信
号Cが選択される。また当該出力信号2SがHであれ
ば、信号CKより直接作成された信号TZSが選択され
て、信号TZ1はその比較区間において周期が1/2に
変更される。このようにして作成した信号TZ1をA/
D変換の制御信号として逐次近似レジスタ3に入力す
る。
する比較区間T2の周期を、従来の場合と同等の周期と
し、それよりもチャージ時間が短くてすむ比較区間T
1,T3,T4においては、周期を1/2に短縮してい
る。
ば、逐次変換方式のA/D変換において、比較区間T
1,T3,T4の周期を短くし、前回の参照電圧と今回
の参照電圧との差が大きいため、参照電圧の安定に時間
を要する比較区間T2においてのみ、それよりも長い周
期にしているので、比較時間の最適化がはかれ、A/D
変換器の高速化を実現できるなどの効果が得られる。な
お、この場合の変換時間の短縮率は、 変換時間 = 比較区間T1+比較区間T2+比較区間T
3+比較区間T4 より、従来の場合は、 変換時間 = 4T この実施の形態1の場合は、 変換時間 = 1/2T*3 + T = 5/2T となり、従来の変換時間に比べて37.5%の時短がは
かれる。
は、信号CKを分周した信号CK’から生成した信号
C、または信号CKから直接生成した信号TZSの一方
を、該当比較区間の制御信号(信号TZ1)として選択
することで、制御信号の周期を変更可能としたものにつ
いて説明したが、制御信号の周期の変更をタイマを用い
て行うようにしてもよい。図9は、そのようなこの発明
の実施の形態2によるA/D変換器制御方法が適用され
る逐次変換方式によるA/D変換器の構成を示すブロッ
ク図であり、相当部分には図1と同一の符号を付してそ
の説明を省略する。
導体スイッチ10および半導体スイッチ11をオン/オ
フするためのタイミング信号を発生するとともに、逐次
近似レジスタ3に格納されたデータのスイッチ群7への
送出のタイミングを指定するための制御信号(以下、信
号TZ2という)を発生するA/D制御信号発生ブロッ
クBである。なお、このA/D制御信号発生ブロックB
14は、当該A/D変換器の外部に配置されたTTZ信
号発生回路がタイマを用いて生成した信号TTZに基づ
いて、上記タイミング信号および信号TZ2を生成する
ものである。
0はこの実施の形態2のA/D変換器制御方法による、
図9に示したA/D変換器の動作を説明するためのタイ
ミングチャートであり、基本的な動作は実施の形態1の
場合と同様である。なお、この場合も、入力電圧VIN
として基準電圧Vの0.3125倍の電圧を入力端子8
に印加し、それを4ビットでA/D変換する場合につい
て例示している。
この信号TTZは当該A/D変換器の制御信号である信
号TZ2を生成するための信号である。この信号TTZ
は図11に示す様に、タイマ111のタイマ出力として
の信号TS1〜TS3を切り替え回路110において切
り替え制御することで得られた信号であり、それが信号
TTZとして図9に示したA/D変換器に供給される。
ここで、この信号TTZを生成するTTZ信号生成回路
のタイマ111は図11に示すように、信号TS1を発
生するタイマA112、信号TS2を発生するタイマB
113、および信号TS3を発生するタイマC114に
よって構成されている。このタイマ111のタイマA1
12、タイマB113、およびタイマC114からのタ
イマ出力は、信号TS1〜TS3として切り替え回路R
31に送られる。
112〜タイマC114の機能およびカウント回数の設
定値を図12に示す。図示のように、タイマA112は
カウント回数として「2」が設定され、ダウンカウント
によるタイマカウントを繰り返し行って、アンダーフロ
ーの度にアンダーフロー信号を出力する機能を有するも
のである。タイマB113はカウント回数として「4」
が設定され、ダウンカウントによるタイマカウントを行
ってアンダーフローが発生すると、1回だけアンダーフ
ロー信号を出力する機能を有するものである。タイマC
114はタイマA112と同等の機能を有し、カウント
回数として「6」が設定されたものである。
ミングを図13に示す。タイマ111の各タイマA11
2〜タイマC114は、上記図12で説明したそれぞれ
の機能に従ってタイマクロックのカウントを行い、タイ
マA112は信号TS1を、タイマB113は信号TS
2を、タイマC114は信号TS3をそれぞれ発生して
切り替え回路110に入力する。切り替え回路110は
ENABLE信号がHになると、上記信号TS1と信号
TS2の排他的論理和をとって信号TS12を生成す
る。次にこの生成された信号TS12と信号TS3の排
他的論理和をとって信号TTZを生成し、それをA/D
変換器に供給する。
制御信号発生ブロックB14に入力する。A/D制御信
号発生ブロックB14ではその信号TTZに基づいて、
図10に示した、逐次近似レジスタ3への制御信号であ
る信号TZ2と、半導体スイッチ9〜11のオン/オフ
を制御するためのタイミング信号とを発生する。なお、
上記信号TZ2はTTZ信号発生回路から受け取った信
号TTZと同一のものであってもよい。
近似レジスタ3への制御信号(信号TZ2)の周期を変
更するのにタイマ111を用いることを特徴とする。こ
のタイマ111に設定する値はソフトウェアにて変更可
能であるため、制御信号の周期をソフトウェアで自由に
変更することができる。この実施の形態2においては実
施の形態1の場合と同様に、比較区間T2における制御
信号(信号TZ2)の周期を従来のそれと同等にし、比
較区間T1,T3,T4の周期は従来の周期の1/2と
した例を示している。
したが、リロードレジスタを複数備えた1つのタイマを
用いることによっても同様の効果が得られる。また、切
り替え回路はなくてもよい。さらに、ここではタイマを
備えた例を示したが、PWMを備えても同様な効果が得
られる。
タイマによって各比較区間T1〜T4の周期を変更可能
にしているので、実施の形態1の場合と同様に、逐次変
換方式のA/D変換において、比較区間T1,T3,T
4の周期を短くし、前回の参照電圧と今回の参照電圧と
の差が大きいため、参照電圧の安定に時間を要する比較
区間T2においてのみ、それよりも長い周期にすること
が可能となって、比較時間の最適化がはかれ、A/D変
換器の高速化を実現できるなどの効果が得られる。な
お、この場合の変換時間の短縮率は、 変換時間 = 比較区間T1+比較区間T2+比較区間T
3+比較区間T4 より、従来の場合は、 変換時間 = 4T この実施の形態2の場合は、 変換時間 = 1/2T*3 + T = 5/2T となり、従来の変換時間に比べて37.5%の時短がは
かれる。
施の形態2においては、逐次近似レジスタ3の制御信号
の周期を変更可能としたものについて説明したが、当該
制御信号のデューティを変更するようにしてもよい。図
14は、そのようなこの発明の実施の形態3によるA/
D変換器制御方法が適用される逐次変換方式によるA/
D変換器の構成を示すブロック図であり、相当部分には
図1と同一の符号を付してその説明を省略する。
導体スイッチ10および半導体スイッチ11をオン/オ
フするためのタイミング信号を発生するとともに、逐次
近似レジスタ3に格納されたデータのスイッチ群7への
送出のタイミングを指定するための制御信号(以下、信
号TZ3という)を発生するA/D制御信号発生ブロッ
クCである。なお、このA/D制御信号発生ブロックC
15は、逐次近似レジスタ3のシフトレジスタからの出
力信号4Sに基づいて、上記タイミング信号および信号
TZ3を生成するものである。
5にこの実施の形態3のA/D変換器制御方法による、
図14に示したA/D変換器の動作タイミングを示して
いる。この場合も、基本的な動作は実施の形態1の場合
と同様であり、入力電圧VINとして基準電圧Vの0.
3125倍の電圧を入力端子8に印加し、それをA/D
変換する場合について例示している。なお、この実施の
形態3では、制御信号(TZ3信号)の周期は従来のT
Z信号の2/1に設定されているものとする。
15の動作について説明する。ここで、図16に当該A
/D制御信号発生ブロックC15の動作タイミングを示
し、図17にA/D制御信号発生ブロックC15の構成
例を示す。図17に示すように、このA/D制御信号発
生ブロックC15は、A/D制御信号発生回路102、
A/D制御信号発生回路β115、およびA/D制御信
号制御回路109によって構成されている。A/D制御
信号制御回路109は逐次近似レジスタ3のシフトレジ
スタの出力信号4Sに従って、A/D制御信号発生回路
β115からの信号TZNと、A/D制御信号発生回路
102からの信号TZSのいずれを使用するかを切り替
えて、その一方を信号TZ3として選択し、逐次近似レ
ジスタ3へ出力している。
示すように、逐次近似レジスタ3のシフトレジスタから
の出力信号4SがLの期間は、A/D制御信号発生回路
102から出力されるHの幅が短い信号TZSが選択さ
れて、それが信号TZ3として出力される。一方、上記
出力信号4SがHの期間は、A/D制御信号発生回路β
115から出力されるHの幅が長い信号TZNが選択さ
れて、それが信号TZ3として出力される。このよう
な、デューティの変更が可能な信号TZ3を制御信号と
して用いてA/D変換を行った場合の動作タイミング
を、図15のタイミングチャートに示す。図示のよう
に、比較区間T4の周期においては、信号TZ3のH期
間の幅が信号TZNのH幅に対応して長くなり、制御信
号の最適化がはかられる。
C15を構成している、A/D制御信号発生回路β11
5の構成例を図18に示す。A/D制御信号発生回路β
115は、図33に示したA/D制御信号発生回路10
2のa点の信号、b点の反転信号、およびc点の信号の
ナンド論理により、上記信号TZNを生成している。そ
のときの、これら各信号のタイミングは図19のタイミ
ングチャートに示す通りである。
ば、逐次変換方式のA/D変換において、制御信号(信
号TZ3)の周期を従来の信号TZの1/2に設定し、
入力電圧と参照電圧との差が小さいため、長い比較時間
を必要とする比較区間T4の周期においてのみ、デュー
ティを変更することで制御信号のH期間の幅を長くして
いるので、比較時間の最適化がはかれ、A/D変換器の
高速化を実現できるなどの効果が得られる。なお、この
場合の変換時間の短縮率は、 変換時間 = 比較区間T1+比較区間T2+比較区間T
3+比較区間T4 より、従来の場合は、 変換時間 = 4T この実施の形態3の場合は、 変換時間 = 1/2T*4 = 2T となり、従来の変換時間に比べて50.0%の時短がは
かれる。
Cと信号TZSの一方を制御信号として選択することで
制御信号の周期を変更可能としたものを、実施の形態2
では、タイマを用いて制御信号の周期の変更を行うもの
を示したが、制御信号の周期の変更をソフトウェアを用
いて行うようにしてもよい。図20は、そのようなこの
発明の実施の形態4によるA/D変換器制御方法が適用
される逐次変換方式によるA/D変換器の構成を示すブ
ロック図であり、相当部分には図1と同一の符号を付し
てその説明を省略する。
導体スイッチ10および半導体スイッチ11をオン/オ
フするためのタイミング信号を発生するとともに、逐次
近似レジスタ3に格納されたデータのスイッチ群7への
送出のタイミングを指定するための制御信号(以下、信
号TZ4という)を発生するA/D制御信号発生ブロッ
クDである。また、17はソフトウェアにてその内容が
設定され、このA/D制御信号発生ブロックD16にて
所定の制御信号(信号TZ4)を発生させるための信号
SSTZを生成する制御信号設定レジスタである。
生ブロックD16の構成例を、図22には制御信号設定
レジスタ17の構成例をそれぞれ示している。A/D制
御信号発生ブロックD16は、図3にその構成例を示し
た実施の形態1のA/D制御信号発生ブロックA13と
同様に、分周器101、2つのA/D制御信号発生器1
02、およびA/D制御信号制御回路109によって構
成されている。また、制御信号設定レジスタ17は、そ
れぞれが図23にその構成例を示した3つの1ビットレ
ジスタ116と、信号出力制御回路117によって構成
されている。
4はこの実施の形態4のA/D変換器制御方法による、
図20に示したA/D変換器の動作を説明するためのタ
イミングチャートであり、基本的な動作は実施の形態1
の場合と同様である。この場合も、入力電圧VINとし
て基準電圧Vの0.3125倍の電圧を入力端子8に印
加し、それをA/D変換する場合について例示してい
る。なお、ここでは、比較区間T3およびT4におい
て、制御信号(信号TZ4)の周期を従来の1/2に変
更した場合について示している。
クD16では、逐次近似レジスタ3への制御信号として
の信号TZ4を、信号CKを分周器101で分周した信
号CK’よりA/D制御信号発生回路102が生成した
信号Cと、信号CKよりA/D制御信号発生回路102
が直接生成した信号TZSの一方を、制御信号設定レジ
スタ17がソフトウェアによる各1ビットレジスタ11
6への設定値と、逐次近似レジスタ3からの出力信号2
S〜4Sとによって生成した信号SSTZに基づいて選
択することによって生成している。
タ17の1ビットレジスタ116にデータバスより、ソ
フトウェアによるデータの設定が行われる。その際の、
ソフトウェアによるこの制御信号設定レジスタ17への
データの設定例を図25に示す。各々の比較において周
期を任意に変更する場合、この制御信号設定レジスタ1
7の対応した1ビットレジスタ116にHをソフトウェ
アでセットすることにより、該当する比較区間におい
て、逐次近似レジスタ3の制御信号としての信号TZ4
の周期をコントロールすることが可能となる。
された制御信号設定レジスタ17の動作タイミングを図
26に示す。信号R2〜R4は各1ビットレジスタ11
6に格納されたデータの出力であり、この値がHであ
り、かつ逐次近似レジスタ3の各シフトレジスタA10
6の出力信号2S、3Sあるいは4Sが値がHの時に、
制御信号設定レジスタ17から出力される信号SSTZ
はHになる。
レジスタ3への信号TZ4を生成する際の動作タイミン
グを図27に示す。ここで、制御信号設定レジスタ17
からの信号SSTZがLの時、A/D制御信号発生ブロ
ックD16はA/D制御信号発生回路102が信号CK
より直接生成した信号TZSを選択する。また信号SS
TZがHの時には、分周器101で分周された信号C
K’からA/D制御信号発生回路102が生成した信号
Cを選択する。そしてそれらによる信号TZ4を該当す
る比較区間の制御信号として逐次近似レジスタ3に出力
する。
制御信号として用いてA/D変換を行う場合、図24の
タイミングチャートに示すように、比較区間T3および
比較区間T4の周期においては、制御信号の周期を従来
の1/2に短縮し、比較区間T1および比較区間T2の
周期においては、従来の場合と同等の周期とすること
で、制御信号の最適化をはかっている。なお、この実施
の形態4では、ソフトウェアの設定によって、比較区間
T3およびT4においてのみ、周期を短くするものを示
したが、この発明はこれにのみ限られるものではなく、
そのポイントは、ソフトウェアにて制御信号の周期を自
由に設定することによって、最適な時短を実現可能とし
たところにある。
ば、ソフトウェアによって各比較区間T1〜T4の周期
を変更可能にしているので、逐次変換方式のA/D変換
において、比較区間T3およびT4の周期を短くし、前
回の参照電圧と今回の参照電圧との差が大きいため、参
照電圧の安定に時間を要する比較区間T1およびT2に
おいてのみ、それよりも長い周期にすることが可能とな
り、比較時間の最適化がはかれ、A/D変換器の高速化
を実現できるなどの効果が得られる。なお、この場合の
変換時間の短縮率は、 変換時間 = 比較区間T1+比較区間T2+比較区間T
3+比較区間T4 より、従来の場合は、 変換時間 = 4T この実施の形態4の場合は、 変換時間 = 2T + 1/2T*2 = 3T となり、従来の変換時間に比べて25.0%の時短がは
かれる。
は、ソフトウェアにて逐次近似レジスタ3の制御信号の
周期を変更する場合について説明したが、当該制御信号
のデューティをソフトウェアにて変更するようにしても
よい。図28は、そのようなこの発明の実施の形態5に
よるA/D変換器制御方法が適用される逐次変換方式に
よるA/D変換器の構成を示すブロック図であり、相当
部分には図20と同一の符号を付してその説明を省略す
る。
導体スイッチ10および半導体スイッチ11をオン/オ
フするためのタイミング信号を発生するとともに、逐次
近似レジスタ3に格納されたデータのスイッチ群7への
送出のタイミングを指定するための制御信号(以下、信
号TZ5という)を発生するA/D制御信号発生ブロッ
クEである。なお、このA/D制御信号発生ブロックE
18は、ソフトウェアにて、その内容が設定された制御
信号設定レジスタ17からの信号SSTZに基づいて、
上記タイミング信号および信号TZ5を生成するもので
ある。
ロックE18の構成例を示す。A/D制御信号発生ブロ
ックE18は、図17にその構成例を示した実施の形態
3のA/D制御信号発生ブロックC15と同様に、A/
D制御信号発生回路102、A/D制御信号発生回路β
115、およびA/D制御信号制御回路109によって
構成されている。
0はこの実施の形態5のA/D変換器制御方法による、
図28に示したA/D変換器の動作を説明するためのタ
イミングチャートであり、基本的な動作は実施の形態3
の場合と同様である。この場合も、入力電圧VINとし
て基準電圧Vの0.3125倍の電圧を入力端子8に印
加し、それをA/D変換する場合について例示してい
る。なお、ここでは、制御信号(信号TZ5)のデュー
ティの変更により、比較区間T3およびT4においてH
期間の幅を長くした場合について示している。
ブロックE18では、逐次近似レジスタ3に制御信号と
して送る信号TZ5を、A/D制御信号発生回路102
が信号CKより生成した信号TZSと、A/D制御信号
発生回路β115が信号CKより生成した信号TZNの
一方を、制御信号設定レジスタ17がソフトウェアによ
る設定値と、逐次近似レジスタ3の出力信号2S〜4S
とによって生成した信号SSTZに基づいて選択するこ
とによって生成している。
トレジスタ116に、ソフトウェアにてデータバスより
データが設定される。各々の比較区間においてデューテ
ィを任意に変更する場合、この制御信号設定レジスタ1
7の対応した1ビットレジスタ116にHをソフトウェ
アでセットすることにより、該当する比較区間におい
て、逐次近似レジスタ3の制御信号としての信号TZ5
のH期間の幅をコントロールすることが可能となる。な
お、この制御信号設定レジスタ17における信号SST
Zの生成は、実施の形態4の場合と同様に行われる。
レジスタ3への信号TZ5を生成する際の動作タイミン
グを図31に示す。ここで、制御信号設定レジスタ17
からの信号SSTZがLの時、A/D制御信号発生ブロ
ックE18はA/D制御信号発生回路102が生成した
信号TZSを選択し、信号SSTZがHの時にはA/D
制御信号発生回路β115が生成した信号TZNを選択
する。そしてそれらに基づく信号TZ5を該当する比較
区間の制御信号として逐次近似レジスタ3に出力する。
制御信号として用いてA/D変換を行う場合、図30の
タイミングチャートに示すように、比較区間T3、比較
区間T4の周期においては、制御信号のH期間の幅を長
くすることで、制御信号の最適化をはかっている。な
お、この実施の形態5では、ソフトウェアの設定にて、
比較区間T3およびT4においてのみ、制御信号のH期
間の幅を長くするものを示したが、この発明はこれにの
み限られるものではなく、そのポイントは、ソフトウェ
アにて制御信号のH期間の幅を自由に設定することによ
って、最適な時短を実現可能としたところにある。
ば、ソフトウェアによって各比較区間T1〜T4のデュ
ーティを変更可能にしているので、逐次変換方式のA/
D変換において、制御信号(信号TZ5)の周期を従来
の信号TZの1/2に設定し、入力電圧と参照電圧との
差が小さいため、長い比較時間を必要とする比較区間T
3およびT4の周期でのみ、デューティを変更すること
で制御信号のH期間の幅を長くしているので、比較時間
の最適化がはかれ、A/D変換器の高速化を実現できる
などのなどの効果が得られる。なお、この場合の変換時
間の短縮率は、変換時間 = 比較区間T1+比較区間T
2+比較区間T3+比較区間T4より、従来の場合は、 変換時間 = 4T この実施の形態5の場合は、 変換時間 = 1/2T*4 = 2T となり、従来の変換時間に比べて50.0%の時短がは
かれる。
信号の周期を各比較区間毎に変更可能とし、周期変更が
行われた制御信号に従って、参照電圧と入力電圧との比
較を行うように構成したので、前回の参照電圧と今回の
参照電圧との差が大きく、参照電圧の安定までに時間を
要する比較区間以外では、制御信号の周期を短縮するこ
とが可能となって、比較時間を最適化することができ、
A/D変換器の高速化がはかれるA/D変換器制御方法
が得られる効果がある。
の周期変更を、分周比の異なる信号に基づいて生成した
複数種類のタイミング信号の1つを選択することによっ
て行うように構成したので、選択するタイミング信号に
応じて各比較区間の周期を変更することができるため、
前回の参照電圧と今回の参照電圧との差が大きく、参照
電圧の安定までに時間を要する比較区間以外では、制御
信号の周期を短縮することで、比較時間の最適化、A/
D変換器の高速化がはかれるなどの効果がある。
の周期変更を、タイマ出力に基づいて生成した信号を用
いて制御するように構成したので、タイマの設定値によ
って各比較区間の周期を変更することができるため、前
回の参照電圧と今回の参照電圧との差が大きく、参照電
圧の安定までに時間を要する比較区間以外では、制御信
号の周期を短縮することで、比較時間の最適化、A/D
変換器の高速化がはかれるなどの効果がある。
の周期変更を、ソフトウェアで設定した設定データに基
づいて生成された信号を用いて制御するように構成した
ので、ソフトウェアによって各比較区間の周期を変更に
することができるため、前回の参照電圧と今回の参照電
圧との差が大きく、参照電圧の安定までに時間を要する
比較区間以外では、制御信号の周期を短縮することで、
比較時間の最適化、A/D変換器の高速化がはかれるな
どの効果がある。
を各比較区間毎に変更可能とし、デューティ変更が行わ
れた制御信号に従って、参照電圧と入力電圧との比較を
行うように構成したので、入力電圧と参照電圧との差が
小さく、長い比較時間を必要とする比較区間以外では、
制御信号のH期間の幅を短縮することが可能となって、
比較時間を最適化することができ、A/D変換器の高速
化がはかれるA/D変換器制御方法が得られる効果があ
る。
のデューティの変更を、ソフトウェアで設定した設定デ
ータに基づいて生成された信号を用いて制御するように
構成したので、ソフトウェアによって各比較区間のデュ
ーティを変更することができるため、入力電圧と参照電
圧との差が小さく、長い比較時間を必要とする比較区間
以外では、制御信号のH期間の幅を短縮することで、比
較時間の最適化、A/D変換器の高速化がはかれるなど
の効果がある。
の構成を示すブロック図である。
能付逐次変換近似方式でのA/D変換動作を説明するた
めのタイミングチャートである。
ロックAの構成を示すブロック図である。
いられるシフトレジスタの構成を示す回路図である。
いられるシフトレジスタAの構成を示す回路図である。
いられるデータラッチの構成を示す回路図である。
ングチャートである。
ロックAの動作を説明するためのタイミングチャートで
ある。
の構成を示すブロック図である。
のA/D変換動作を説明するためのタイミングチャート
である。
の構成を示す回路図である。
ウント回数の設定例を示す説明図である。
の動作を説明するためのタイミングチャートである。
器の構成を示すブロック図である。
のA/D変換動作を説明するためのタイミングチャート
である。
ブロックCの動作を説明するためのタイミングチャート
である。
ブロックCの構成を示すブロック図である。
回路βの構成を示す回路図である。
回路βの動作を説明するためのタイミングチャートであ
る。
器の構成を示すブロック図である。
ブロックDの構成を示すブロック図である。
タの構成を示すブロック図である。
タの1ビットレジスタの構成を示す回路図である。
のA/D変換動作を説明するためのタイミングチャート
である。
タの設定例を示す説明図である。
タの動作を説明するためのタイミングチャートである。
ブロックDの動作を説明するためのタイミングチャート
である。
器の構成を示すブロック図である。
ブロックDの構成を示すブロック図である。
のA/D変換動作を説明するためのタイミングチャート
である。
ブロックDの動作を説明するためのタイミングチャート
である。
器の構成を示す回路図である。
よび従来のA/D制御信号発生回路の構成を示す回路図
である。
チ回路Aの構成を示す回路図である。
チ回路Cの構成を示す回路図である。
近似レジスタの構成を示すブロック図である。
トレジスタの動作を説明するためのタイミングチャート
である。
図である。
作を説明するためのタイミングチャートである。
を示すブロック図である。
を説明するためのタイミングチャートである。
圧、T1,T2,T3,T4 比較区間、TZ1,TZ
2,TZ3,TZ4,TZ5 信号(制御信号)、C
K,CK’ 信号(分周比の異なる信号)、C,TZS
信号(タイミング信号)、TS1,TS2,TS3
信号(タイマ出力)、TTZ 信号(タイマ出力に基づ
いて生成された信号)、R2,R3,R4 信号(設定
データ)、SSTZ 信号(設定データに基づいて生成
された信号)。
Claims (6)
- 【請求項1】 制御信号に従って最上位ビットから順番
に、対応する参照電圧を生成し、 前記参照電圧と入力電圧とを逐次比較してディジタルデ
ータに変換する、逐次変換方式によるアナログ/ディジ
タル変換器制御方法において、 前記参照電圧と入力電圧の比較が行われる比較区間毎
に、前記制御信号の周期を変更可能とし、 前記周期の変更が行われた制御信号に従って、前記参照
電圧と入力電圧との比較を行うことを特徴とするアナロ
グ/ディジタル変換器制御方法。 - 【請求項2】 制御信号の周期の変更を、分周比の異な
る信号に基づいて生成した複数種類のタイミング信号か
ら、その1つをその比較区間における制御信号として選
択することによって行うことを特徴とする請求項1記載
のアナログ/ディジタル変換器制御方法。 - 【請求項3】 制御信号の周期の変更を、タイマからの
タイマ出力に基づいて生成された信号にて制御すること
を特徴とする請求項1記載のアナログ/ディジタル変換
器制御方法。 - 【請求項4】 制御信号の周期の変更を、ソフトウェア
によって設定された設定データに基づいて生成された信
号にて制御することを特徴とする請求項1記載のアナロ
グ/ディジタル変換器制御方法。 - 【請求項5】 制御信号に従って最上位ビットから順番
に、対応する参照電圧を生成し、 前記参照電圧と入力電圧とを逐次比較してディジタルデ
ータに変換する、逐次変換方式によるアナログ/ディジ
タル変換器制御方法において、 前記参照電圧と入力電圧の比較が行われる比較区間毎
に、前記制御信号のデューティを変更可能とし、 前記デューティの変更が行われた制御信号に従って、前
記参照電圧と入力電圧との比較を行うことを特徴とする
アナログ/ディジタル変換器制御方法。 - 【請求項6】 制御信号のデューティの変更を、ソフト
ウェアによって設定されたデータに基づいて生成された
信号にて制御することを特徴とする請求項5記載のアナ
ログ/ディジタル変換器制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10219339A JP2000059220A (ja) | 1998-08-03 | 1998-08-03 | アナログ/ディジタル変換器制御方法 |
US09/228,645 US6181269B1 (en) | 1998-08-03 | 1999-01-12 | Method for controlling an analog/digital converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10219339A JP2000059220A (ja) | 1998-08-03 | 1998-08-03 | アナログ/ディジタル変換器制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000059220A true JP2000059220A (ja) | 2000-02-25 |
Family
ID=16733915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10219339A Pending JP2000059220A (ja) | 1998-08-03 | 1998-08-03 | アナログ/ディジタル変換器制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6181269B1 (ja) |
JP (1) | JP2000059220A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002232292A (ja) * | 2001-02-06 | 2002-08-16 | Nec Microsystems Ltd | A/d変換器 |
US9590651B2 (en) | 2014-03-25 | 2017-03-07 | Seiko Epson Corporation | Successive comparison type analog/digital converter, physical quantity sensor, electronic device, moving object, and successive comparison type analog/digital conversion method |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429798B1 (en) * | 2000-02-08 | 2002-08-06 | Ericsson Inc. | Combined transmit filter and D-to-A converter |
JP2002043942A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | A/d変換器 |
US6567028B2 (en) * | 2001-10-12 | 2003-05-20 | Micron Technology, Inc. | Reference voltage stabilization in CMOS sensors |
JP2003258639A (ja) * | 2002-02-27 | 2003-09-12 | Nec Microsystems Ltd | アナログ−ディジタル変換器 |
DE10227199A1 (de) * | 2002-06-18 | 2004-01-08 | Robert Bosch Gmbh | Schnittstelle und Verfahren zur Bilddatenübertragung |
JP2005026805A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 半導体集積回路 |
US6956518B1 (en) * | 2004-03-31 | 2005-10-18 | Silicon Labs Cp, Inc. | Method and apparatus for subclocking a SAR analog-to-digital converter |
JP4751122B2 (ja) * | 2005-07-28 | 2011-08-17 | 株式会社東芝 | A/d変換器 |
JP4803729B2 (ja) * | 2006-03-14 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US7626531B2 (en) * | 2008-02-01 | 2009-12-01 | Agere Systems Inc. | Systems and methods for analog to digital conversion |
US7573415B1 (en) * | 2008-02-01 | 2009-08-11 | Agere Systems Inc. | Area and power efficient analog to digital converter and methods for using such |
EP2198520A4 (en) | 2008-06-06 | 2012-11-21 | Lsi Corp | SYSTEMS AND METHODS FOR LOCK-BASED ANALOG-TO-DIGITAL CONVERSION |
CN101821951B (zh) | 2008-06-06 | 2014-07-23 | Lsi公司 | 用于同步、重定时的模数转换的系统和方法 |
US8121186B2 (en) | 2008-06-06 | 2012-02-21 | Lsi Corporation | Systems and methods for speculative signal equalization |
JP2010268349A (ja) * | 2009-05-18 | 2010-11-25 | Renesas Electronics Corp | アナログ/デジタル変換回路及びアナログ/デジタル変換方法 |
US8574960B2 (en) * | 2010-02-03 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material |
TWI426712B (zh) * | 2010-05-25 | 2014-02-11 | Sitronix Technology Corp | Analog - to - digital conversion circuit |
CN102281069B (zh) * | 2010-06-08 | 2016-04-06 | 昇佳电子股份有限公司 | 模拟数字转换电路 |
US8193961B2 (en) | 2010-09-23 | 2012-06-05 | Lsi Corporation | Systems and methods for enhancing analog to digital conversion resolution |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04290310A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | アナログ・デジタルコンバータ |
JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ/ディジタル変換器制御方法 |
JPH10336032A (ja) * | 1997-05-30 | 1998-12-18 | Mitsubishi Electric Corp | A/d変換器 |
-
1998
- 1998-08-03 JP JP10219339A patent/JP2000059220A/ja active Pending
-
1999
- 1999-01-12 US US09/228,645 patent/US6181269B1/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002232292A (ja) * | 2001-02-06 | 2002-08-16 | Nec Microsystems Ltd | A/d変換器 |
US9590651B2 (en) | 2014-03-25 | 2017-03-07 | Seiko Epson Corporation | Successive comparison type analog/digital converter, physical quantity sensor, electronic device, moving object, and successive comparison type analog/digital conversion method |
Also Published As
Publication number | Publication date |
---|---|
US6181269B1 (en) | 2001-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000059220A (ja) | アナログ/ディジタル変換器制御方法 | |
US7315158B1 (en) | Pulse width modulation circuit | |
JP3031419B2 (ja) | 半導体集積回路 | |
JP5407685B2 (ja) | 逐次比較型ad変換器及び逐次比較型ad変換器の動作クロック調整方法 | |
US7642945B2 (en) | AD converter circuit and microcontroller | |
US5877719A (en) | Method of controlling analog-to-digital converter | |
US5696509A (en) | Digital to analog converter using capacitors and switches for charge distribution | |
KR19990049556A (ko) | 인터리빙 샘플링 아나로그/디지탈 변환기 | |
JP2967577B2 (ja) | 多チャンネルパルス幅変調回路 | |
JP3183494B2 (ja) | タイミング信号発生回路 | |
JPH11145832A (ja) | A/d変換器 | |
JPH1131968A (ja) | Ad変換器 | |
JP3116922B2 (ja) | 半導体集積回路 | |
JPH0883128A (ja) | 自動調整回路 | |
US6414621B1 (en) | Analog to digital converter having a parallel converter and logic for generating serial data | |
JPH0923143A (ja) | ディジタル信号の遅延方法及び回路 | |
US11664732B2 (en) | Synchronous clock generator circuit for multiphase DC-DC converter | |
JPH04129332A (ja) | 逐次比較型a/d変換装置 | |
JPH08116258A (ja) | アナログデジタル変換回路 | |
JPH09116438A (ja) | ディジタル/アナログ変換器 | |
JPS6352808B2 (ja) | ||
JPH1188171A (ja) | A/d変換器 | |
KR100199219B1 (ko) | 가변 지연 회로 및 타이밍 신호 발생 회로 | |
JP3036869B2 (ja) | Ad変換回路 | |
SU1483438A1 (ru) | Многофазный импульсный стабилизатор напр жени |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050715 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060410 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070410 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070814 |