JPH1188171A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】Ａ／Ｄ変換器の回路構成を変更することなく、
入力インピーダンスを実質的に上昇させることにより、
アナログ信号出力回路の回路面積の縮少、あるいはサン
プリング時間の短縮によるＡ／Ｄ変換速度の向上を図り
得るＡ／Ｄ変換器を提供する。 【解決手段】Ａ／Ｄ変換器は上位側の変換部１と下位側
の精密変換部２と出力部３を備える。上位側の変換部１
は、アナログ入力信号の瞬時値をサンプリングし、上位
ビット側のデジタル信号を生成する。下位側の精密変換
部２は、上位側の変換部１のデジタル信号を生成する動
作中もサンプリングする動作を継続し、アナログ入力信
号の瞬時値をサンプリングする。そして、そのサンプリ
ングした値と上位側の変換部の比較結果に基づいて下位
ビット側のデジタル信号を生成する。出力部３は、両変
換部１，２が生成したデジタル信号を合成しデジタル出
力信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換器に関するものであ
る。

【０００２】近年の半導体集積回路装置は、益々高集積
化及び高速化が進められている。そして、該装置にはＡ
／Ｄ変換器を搭載するものがある。このようなＡ／Ｄ変
換器としては、並列型に対して回路面積を小さくするこ
とができる直並列型のものがあり、そのＡ／Ｄ変換器に
おいても、変換速度を向上させることが要求されてい
る。

【０００３】

【従来の技術】従来の４ビットの直並列型のＡ／Ｄ変換
器は、上位側変換部及び下位側変換部を備えている。上
位側変換部は、サンプルホールド回路（以下、Ｓ／Ｈ回
路という）及び上位２ビット用の並列型のＡ／Ｄ変換回
路から構成されている。下位側変換部は、Ｓ／Ｈ回路及
び下位２ビット用の並列型のＡ／Ｄ変換回路から構成さ
れている。

【０００４】上位側及び下位側変換部の両Ｓ／Ｈ回路に
は、制御部から同一のサンプリングパルス信号が入力さ
れる。すると、両Ｓ／Ｈ回路は、図８に示すように、該
サンプリングパルス信号に基づいたサンプリング時間で
同時にアナログ入力信号の瞬時値をサンプリングする。
従って、両Ｓ／Ｈ回路は、同一の瞬時値をホールドす
る。

【０００５】両Ｓ／Ｈ回路がホールド状態となると、上
位２ビット用のＡ／Ｄ変換回路が動作し、上位２ビット
の粗判定（上位側判定）を行なう。即ち、上位側変換部
はＳ／Ｈ回路がホールドした瞬時値と比較基準電圧を４
等分した３段階の電位とをそれぞれ比較し、その比較結
果に基づく信号を出力部及び下位側変換部に出力する。

【０００６】下位側変換部は、上位側変換部の比較結果
に基づく信号が入力されると、その信号に基づいて比較
基準電圧を設定し、下位２ビット用のＡ／Ｄ変換回路に
て下位２ビットの密判定（下位側判定）を行なう。即
ち、下位側変換部はＳ／Ｈ回路がホールドした瞬時値
と、上位側変換部の比較結果に基づいて設定した比較基
準電圧を４等分した３段階の電位とをそれぞれ比較し、
その比較結果に基づく信号を出力部に出力する。

【０００７】出力部は、上位側変換部の比較結果に基づ
く信号と下位側変換部の比較結果に基づく信号が入力さ
れると、両信号を合成し４ビットのデジタル信号を生成
して出力する。

【０００８】

【発明が解決しようとする課題】前記Ａ／Ｄ変換器にお
いて、変換速度を高速化するためにはサンプリング時間
を短くすることが効果的である。

【０００９】しかしながら、Ｓ／Ｈ回路で必要とするサ
ンプリング時間は、アナログ信号を出力する外部回路の
出力インピーダンスと、Ｓ／Ｈ回路の入力インピーダン
スとの値に応じて決まる。従って、外部回路の出力イン
ピーダンスが高い場合にサンプリング時間を短くする
と、Ｓ／Ｈ回路のコンデンサにサンプリングされる電圧
がアナログ信号の瞬時値に達する前にサンプリング動作
が終了され、正確な瞬時値をサンプリングできなくな
る。この場合、Ａ／Ｄ変換器の変換速度を維持させるた
めには、外部回路にドライバー回路を付加する必要があ
り、外部回路の面積が増大してしまうとともに、コスト
が増加するという問題がある。

【００１０】又、前記Ａ／Ｄ変換器では、外部回路にド
ライバー回路を付加しサンプリング時間を短くして変換
速度を向上させても、上位側変換部の上位２ビット用の
Ａ／Ｄ変換回路が動作中は、下位側変換部の動作が停止
しているため、変換速度に限界がある。

【００１１】この発明の目的は、Ａ／Ｄ変換器の回路構
成を変更することなく、入力インピーダンスを実質的に
上昇させることにより、アナログ信号出力回路の回路面
積の縮少、あるいはサンプリング時間の短縮によるＡ／
Ｄ変換速度の向上を図り得るＡ／Ｄ変換器を提供するこ
とにある。

【００１２】

【課題を解決するための手段】図１は請求項１に記載し
た発明の原理説明図である。すなわち、Ａ／Ｄ変換器は
上位側の変換部１と下位側の精密変換部２と出力部３を
備える。上位側の変換部１は、アナログ入力信号の瞬時
値をサンプリングし、上位ビット側のデジタル信号を生
成する。

【００１３】下位側の精密変換部２は、上位側の変換部
１のデジタル信号を生成する動作中もサンプリングする
動作を継続し、アナログ入力信号の瞬時値をサンプリン
グする。そして、そのサンプリングした値と上位側の変
換部の比較結果に基づいて下位ビット側のデジタル信号
を生成する。出力部３は、両変換部１，２が生成したデ
ジタル信号を合成しデジタル出力信号を生成する。

【００１４】請求項２では、アナログ入力信号の瞬時値
をサンプリングし、そのサンプリングした値と基準電圧
とを比較判定して上位ビット側のデジタル信号を生成す
る上位側の変換部と、アナログ入力信号の瞬時値をサン
プリングし、前記上位側の変換部の比較判定結果に基づ
いて下位側基準電圧を設定し、サンプリングした値と前
記下位側基準電圧とを比較判定して下位ビット側のデジ
タル信号を生成する下位側の変換部と、前記各変換部が
生成したデジタル信号を合成しアナログ入力信号の瞬時
値をデジタル出力信号とする出力部とを備えたＡ／Ｄ変
換器であって、前記下位側の変換部は、前記上位側の変
換部の比較判定動作中もアナログ入力信号の瞬時値をサ
ンプリングする動作を継続する精密変換部であることを
要旨としている。

【００１５】請求項３では、アナログ入力信号の瞬時値
をサンプリングし、そのサンプリングした値と基準電圧
とを比較判定して上位ビット側のデジタル信号を生成す
る上位側の変換部と、アナログ入力信号の瞬時値をサン
プリングし、そのサンプリングした瞬時値から前記上位
ビット側のデジタル信号を再びアナログ信号にした値を
比較してアナログ入力信号の端数を示す瞬時値を生成
し、その端数を示す瞬時値と下位側基準電圧とを比較判
定して下位ビット側のデジタル信号を生成する下位側の
変換部と、前記各変換部が生成したデジタル信号を合成
しアナログ入力信号の瞬時値をデジタル出力信号とする
出力部とを備えたＡ／Ｄ変換器であって、前記下位側の
変換部は、前記上位側の変換部の比較判定動作中もアナ
ログ入力信号の瞬時値をサンプリングする動作を継続す
る精密変換部であることを要旨としている。

【００１６】請求項４では、前記精密変換部は、前記上
位ビット側のデジタル信号が示す電位の範囲を拡大した
範囲から下位ビット側のデジタル信号を生成することを
要旨としている。

【００１７】請求項５では、前記精密変換部は、前記下
位側基準電圧を設定するとき、前記上位ビット側のデジ
タル信号が示す電位の範囲を拡大した値から設定するこ
とを要旨としている。

【００１８】請求項１に記載の発明によれば、上位側の
変換部１では、アナログ入力信号の瞬時値がサンプリン
グされ、上位ビット側のデジタル信号が生成される。下
位側の精密変換部２では、上位側の変換部１のデジタル
信号を生成する動作中もサンプリングする動作が継続さ
れ、アナログ入力信号の瞬時値がサンプリングされる。
そして、そのサンプリングした値と上位側の変換部の比
較結果に基づいて下位ビット側のデジタル信号が生成さ
れる。出力部３では、両変換部１，２が生成したデジタ
ル信号が合成されデジタル出力信号が生成される。

【００１９】請求項２に記載の発明によれば、上位側の
変換部では、アナログ入力信号の瞬時値がサンプリング
され、そのサンプリングした値と基準電圧とが比較判定
されて上位ビット側のデジタル信号が生成される。下位
側の精密変換部では、上位側の変換部の比較判定動作中
もサンプリングする動作が継続され、アナログ入力信号
の瞬時値がサンプリングされる。又、上位側の変換部の
比較判定結果に基づいて下位側基準電圧が設定される。
そして、サンプリングした値と下位側基準電圧とが比較
判定されて下位ビット側のデジタル信号が生成される。
出力部では、両変換部が生成したデジタル信号が合成さ
れデジタル出力信号が生成される。

【００２０】請求項３に記載の発明によれば、上位側の
変換部では、アナログ入力信号の瞬時値がサンプリング
され、そのサンプリングした値と基準電圧とが比較判定
されて上位ビット側のデジタル信号が生成される。下位
側の精密変換部では、上位側の変換部の比較判定動作中
もサンプリングする動作が継続され、アナログ入力信号
の瞬時値がサンプリングされる。又、そのサンプリング
した瞬時値から前記上位ビット側のデジタル信号を再び
アナログ信号にした値を比較してアナログ入力信号の端
数を示す瞬時値が生成される。そして、その端数を示す
瞬時値と下位側基準電圧とが比較判定されて下位ビット
側のデジタル信号が生成される。出力部では、両変換部
が生成したデジタル信号が合成されデジタル出力信号が
生成される。

【００２１】請求項４に記載の発明によれば、前記精密
変換部では、前記上位ビット側のデジタル信号が示す電
位の範囲を拡大した範囲から下位ビット側のデジタル信
号が生成される。

【００２２】請求項５に記載の発明によれば、前記精密
変換部では、前記下位側基準電圧が設定されるとき、前
記上位ビット側のデジタル信号が示す電位の範囲を拡大
した値から設定される。

【００２３】

【発明の実施の形態】以下、本発明を４ビットのＡ／Ｄ
変換器に具体化した一実施の形態を図２〜図６に従って
説明する。

【００２４】図２は、Ａ／Ｄ変換器のブロック図を示
す。Ａ／Ｄ変換器は、上位側変換部１、精密変換部とし
ての下位側変換部２、制御部３及び出力部４から構成さ
れている。

【００２５】上位側変換部１は、図３に示すように、抵
抗ラダーを構成する直列に接続された４つの抵抗Ｒ１〜
Ｒ４を備えている。抵抗Ｒ１〜Ｒ４は同一抵抗値であ
る。抵抗Ｒ１側の端部には高電位側の基準電圧Ｖref1が
供給され、抵抗Ｒ４側の端部には低電位側の基準電圧Ｖ
ref2が供給される。

【００２６】従って、前記抵抗Ｒ１〜Ｒ４間の各ノード
Ｎ１〜Ｎ３では、基準電圧Ｖref1と同Ｖref2の電位差を
４等分した電位が生成される。上位側サンプルホールド
回路（以下、上位側Ｓ／Ｈ回路という）５には、アナロ
グ入力信号Ｖinが入力される。上位側Ｓ／Ｈ回路５は、
制御部３から出力されるサンプリングパルス信号Ｓ１に
基づいてアナログ入力信号Ｖinの瞬時値をサンプリング
する。詳述すると、サンプリングパルス信号Ｓ１の立ち
上がりに基づいて上位側Ｓ／Ｈ回路５に備えられるコン
デンサの充電又は放電動作を開始し、同パルス信号Ｓ１
のパルス幅に基づいた時間だけ充電又は放電動作を行な
う。

【００２７】上位側Ｓ／Ｈ回路５はサンプリングパルス
信号Ｓ１が立ち下がると、前記サンプリングした瞬時値
をホールドする。従って、３個の比較器６ａ〜６ｃの一
方の入力端子には上位側Ｓ／Ｈ回路５がサンプリングし
た瞬時値が入力される。

【００２８】前記比較器６ａの他方の入力端子はノード
Ｎ１に接続され、前記比較器６ｂの他方の入力端子はノ
ードＮ２に接続され、前記比較器６ｃの他方の入力端子
はノードＮ３に接続されている。

【００２９】従って、比較器６ａ〜６ｃはアナログ入力
信号Ｖinをサンプリングした瞬時値と基準電圧Ｖref1と
同Ｖref2の電位差を４等分した電位とをそれぞれ比較し
て、その比較結果信号を上位側エンコーダ部７に出力す
る。

【００３０】上位側エンコーダ部７は比較器６ａ〜６ｃ
の比較結果信号に基づいて、上位側２ビットのデジタル
信号Ｄａ４，Ｄａ３を出力部４に出力する。又、上位側
データ出力回路は比較器６ａ〜６ｃの比較結果信号に基
づいて、下位側変換部２の比較基準電圧を設定するため
の基準電圧設定信号Ｃを下位側変換部２に出力する。

【００３１】下位側変換部２は、図４に示すように、抵
抗ラダーを構成する直列に接続された８つの抵抗Ｒ５〜
Ｒ１２を備えている。抵抗Ｒ５〜Ｒ１２は同一抵抗値で
ある。

【００３２】抵抗Ｒ５側の端部には上位側変換部１の基
準電圧設定信号Ｃに基づいて設定される高電位側の基準
電圧Ｖref3が供給され、抵抗Ｒ１２側の端部には同様に
設定される低電位側の基準電圧Ｖref4が供給される。

【００３３】従って、前記抵抗Ｒ５〜Ｒ１２間の各ノー
ドＮ４〜Ｎ１０では、基準電圧Ｖref3と同Ｖref4の電位
差を８等分した電位が生成される。基準電圧Ｖref3，Ｖ
ref4は、例えば図５に示すように、上位側変換部１のデ
ジタル信号Ｄａ４，Ｄａ３が「１０」となる場合、ノー
ドＮ１とノードＮ２の電位差を高電位側及び低電位側に
１．５倍ずつ拡大した値に設定される。

【００３４】下位側サンプルホールド回路（以下、下位
側Ｓ／Ｈ回路という）８には、アナログ入力信号Ｖinが
入力される。下位側Ｓ／Ｈ回路８は、制御部３から出力
されるサンプリングパルス信号Ｓ２に基づいてアナログ
入力信号Ｖinの瞬時値をサンプリングする。詳述する
と、サンプリングパルス信号Ｓ２の立ち上がりに基づい
て下位側Ｓ／Ｈ回路８に備えられるコンデンサの充電又
は放電動作を開始し、同パルス信号Ｓ２のパルス幅に基
づいた時間だけ充電又は放電動作を行なう。

【００３５】下位側Ｓ／Ｈ回路８はサンプリングパルス
信号Ｓ２が立ち下がると、前記サンプリングした瞬時値
をホールドする。従って、７個の比較器９ａ〜９ｇの一
方の入力端子には下位側Ｓ／Ｈ回路８がサンプリングし
た瞬時値が入力される。

【００３６】前記比較器９ａ〜９ｇの他方の入力端子は
それぞれ前記ノードＮ４〜Ｎ１０に接続されている。従
って、比較器９ａ〜９ｇはアナログ入力信号Ｖinをサン
プリングした瞬時値と基準電圧Ｖref3と同Ｖref4の電位
差を８等分した電位とをそれぞれ比較して、その比較結
果信号を下位側エンコーダ部１０に出力する。

【００３７】下位側エンコーダ部１０は比較器９ａ〜９
ｇの比較結果信号に基づいて、下位側３ビットのデジタ
ル信号Ｄｂ３〜Ｄｂ１を出力部４に出力する。出力部４
は、上位側変換部１のデジタル信号Ｄａ４，Ｄａ３及
び、下位側変換部２のデジタル信号Ｄｂ３〜Ｄｂ１が入
力されると、両デジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜
Ｄｂ１を加算して４ビットのデータを求める。尚、この
場合、最上位ビットから２番目のデジタル信号Ｄａ３及
びデジタル信号Ｄｂ３のみオーバーラップしている数値
なので、その最上位ビットから２番目のビット以上の数
値について２進数の加算を行えばよいことになる。

【００３８】ここで、基準電圧Ｖref4は、デジタル信号
Ｄａ４，Ｄａ３が示す電位の範囲を低電位側に１．５倍
ずつ拡大した値に設定されるため、下位側変換部２から
出力されるデジタル信号Ｄｂ３〜Ｄｂ１は、上位側２ビ
ットのデジタル信号Ｄａ４，Ｄａ３から「００１０」を
減算した値が基準値「０００」となる数値である。従っ
て、デジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜Ｄｂ１を加
算した４ビットのデータは、デジタル出力信号Ｄ４〜Ｄ
１に「００１０」を余分に加算した値となる。

【００３９】従って、出力部４は、前記求めた４ビット
のデータから「００１０」を減算して４ビットのデジタ
ル出力信号Ｄ４〜Ｄ１を生成し出力する。次に、上記の
ようなＡ／Ｄ変換器の動作を図６に従って説明する。

【００４０】上位側及び下位側変換部１，２の両Ｓ／Ｈ
回路５，８には、制御部３から同時に立ち上がるサンプ
リングパルス信号が入力される。上位側変換部１のＳ／
Ｈ回路５は、従来と同様のサンプリング時間でアナログ
入力信号Ｖinの瞬時値をサンプリングし、ホールドす
る。すると、上位側変換部１は、上位側２ビットのデジ
タル信号Ｄａ４，Ｄａ３の粗判定（上位側判定）を行な
う。

【００４１】下位側変換部２のＳ／Ｈ回路８は、上位側
変換部１の上位側判定中もサンプリング動作を継続し、
従来より長いサンプリング時間でアナログ入力信号Ｖin
の瞬時値をサンプリングし、ホールドする。詳述する
と、制御部３から出力されるサンプリングパルス信号Ｓ
２は上位側判定の終了時に立ち下がり、Ｓ／Ｈ回路８は
上位側判定の終了時までサンプリング動作を行なう。

【００４２】すると、下位側変換部２は、下位側３ビッ
トのデジタル信号Ｄｂ３〜Ｄｂ１の密判定（下位側判
定）を行なう。ここで、下位側変換部２のＳ／Ｈ回路８
は、上位側判定の終了時までサンプリング動作を行なっ
ているため、アナログ入力信号Ｖinの瞬時値を精密にサ
ンプリングする。従って、下位側変換部２は密判定（下
位側判定）を精度良く行なうことができる。

【００４３】出力部４はデジタル信号Ｄａ４，Ｄａ３，
Ｄｂ３〜Ｄｂ１が入力されると、４ビットのデジタル出
力信号Ｄ４〜Ｄ１を生成し出力する。上記のように構成
されたＡ／Ｄ変換器では、次に示す作用効果を得ること
ができる。

【００４４】（１）本実施の形態では、上位側変換部１
のＳ／Ｈ回路５は従来と同様のサンプリング時間でアナ
ログ入力信号Ｖinの瞬時値をサンプリングし、下位側変
換部２のＳ／Ｈ回路８は上位側変換部１が上位側判定を
行なっているときもサンプリング動作を継続するように
した。従って、アナログ入力信号Ｖinを出力する外部回
路の出力インピーダンスが高い場合等でも、下位側変換
部２のＳ／Ｈ回路８はアナログ入力信号Ｖinの瞬時値を
精密にサンプリングすることができる。従って、下位側
変換部２は密判定（下位側判定）を精度良く行なうこと
ができる。その結果、このＡ／Ｄ変換器では、入力イン
ピーダンスを実質的に高くすることができるので、アナ
ログ入力信号Ｖinを出力する外部回路の出力インピーダ
ンスが高い場合等に、外部回路にドライバー回路を付加
しなくても、変換速度を低下させることなく、変換精度
を向上させることができる。

【００４５】（２）本実施の形態では、基準電圧Ｖref
3，Ｖref4は、デジタル信号Ｄａ４，Ｄａ３が示す電位
の範囲を高電位側及び低電位側に１．５倍に拡大した値
に設定した。従って、下位側変換部２のデジタル信号Ｄ
ｂ３〜Ｄｂ１は、上位側２ビットのデジタル信号Ｄａ
４，Ｄａ３から「００１０」を減算した値から、上位側
２ビットのデジタル信号Ｄａ４，Ｄａ３から「００１
０」を加算した値までの範囲の密判定結果を示す信号と
なる。その結果、デジタル信号Ｄａ４，Ｄａ３の補正を
しながら正確な４ビットのデジタル出力信号Ｄ４〜Ｄ１
を生成することができる。

【００４６】上記実施の形態は以下のように変更して実
施してもよい。 ○図７に示すように、上位側変換部１のＳ／Ｈ回路５
は、従来より短いサンプリング時間でサンプリングし、
下位側変換部２のＳ／Ｈ回路８は、上位側変換部１の上
位側判定中もサンプリング動作を継続し、従来と同様の
サンプリング時間でサンプリングするようにしてもよ
い。そして、アナログ入力信号Ｖinを出力する外部回路
の出力インピーダンスが高い場合等には、外部回路にド
ライバー回路を付加する。このようにすると、下位側変
換部２のＳ／Ｈ回路８はアナログ入力信号Ｖinの瞬時値
を精密にサンプリングすることができる。従って、下位
側変換部２は密判定（下位側判定）を精度良く行なうこ
とができる。そして、上位側変換部１のサンプリング時
間を従来より短くしたため、上位側判定及び下位側判定
も従来より速く終了し、４ビットのデジタル出力信号Ｄ
４〜Ｄ１を従来より速く生成することができる。

【００４７】○上記実施の形態では、Ｓ／Ｈ回路８は上
位側判定の終了時までサンプリング動作を行なうとした
が、アナログ入力信号Ｖinの瞬時値を精密にサンプリン
グすることができるまでサンプリング動作を行なえば、
上位側判定の終了時までサンプリング動作を行なわなく
てもよい。

【００４８】○上記実施の形態では、上位側及び下位側
変換部１，２の２つの変換部を備えたものとしたが、例
えば上位側、中位側及び下位側変換部の３つの変換部を
備えたもの等、いくつの変換部を備えたものであっても
よい。この場合、例えば、最上位側の変換部のみサンプ
リング時間を短くし、下位側の変換部は最上位側の比較
判定動作時にもサンプリング動作を継続する等、少なく
とも１つの下位側の変換部が上位側の変換部の比較判定
動作時もサンプリングするようにすればよい。

【００４９】○基準電圧Ｖref3，Ｖref4は、デジタル信
号Ｄａ４，Ｄａ３が示す電位の範囲を高電位側及び低電
位側に１．２５倍に拡大した値、高電位側にのみ１．５
倍拡大した値等、上位側のデジタルデータ信号Ｄａ４，
Ｄａ３の補正を必要とする方向に必要な値まで拡大して
変更してもよい。また、拡大しなくてもよい。

【００５０】○上記実施の形態では、上位側変換部１の
比較判定結果に基づいて基準電圧Ｖref3，Ｖref4を設定
し、下位側判定を行なうＡ／Ｄ変換器としたが、変換部
を２つ以上もつ他の種のＡ／Ｄ変換器に実施してもよ
い。

【００５１】例えば、下位側変換部は、上位側変換部で
生成されたデジタル信号を再びアナログ化し、下位側Ｓ
／Ｈ回路がサンプリングしたアナログ信号の瞬時値から
再びアナログ化した信号を比較器にて減算し、その減算
したアナログ信号を基準電圧と比較し下位側のデジタル
信号とするＡ／Ｄ変換器に実施してもよい。この場合も
上記実施の形態と同様に、上位側変換部の上位側判定時
に下位側Ｓ／Ｈ回路のサンプリング動作を継続させるよ
うにすれば、上記実施の形態と同様の効果を得ることが
できる。

【００５２】○上記実施の形態では、４ビットのＡ／Ｄ
変換器に具体化したが、例えば８ビット、１６ビット
等、何ビットのＡ／Ｄ変換器に具体化してもよい。

【００５３】

【発明の効果】以上詳述したように本発明によれば、Ａ
／Ｄ変換器の回路構成を変更することなく、入力インピ
ーダンスを実質的に上昇させることにより、アナログ信
号出力回路の回路面積の縮少、あるいはサンプリング時
間の短縮によるＡ／Ｄ変換速度の向上を図り得るＡ／Ｄ
変換器を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図。

【図２】本実施の形態のＡ／Ｄ変換器のブロック図。

【図３】本実施の形態における上位側変換部を示す回路
図。

【図４】本実施の形態における下位側変換部を示す回路
図。

【図５】下位側変換部における基準電圧を説明するため
の説明図。

【図６】本実施の形態の動作タイミングを説明するため
のタイミング図。

【図７】別例の動作タイミングを説明するためのタイミ
ング図。

【図８】従来の動作タイミングを説明するためのタイミ
ング図。

【符号の説明】

１ 上位側の変換部（上位側変換部） ２ 下位側の精密変換部（下位側変換部） ３ 出力部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号の瞬時値をサンプリン
   グし、上位ビット側のデジタル信号を生成する上位側の
   変換部と、 アナログ入力信号の瞬時値をサンプリングし、前記上位
   側の変換部の比較結果に基づいて下位ビット側のデジタ
   ル信号を生成する下位側の変換部と、 前記各変換部が生成したデジタル信号を合成しアナログ
   入力信号の瞬時値をデジタル出力信号とする出力部とを
   備えたＡ／Ｄ変換器であって、 前記下位側の変換部は、前記上位側の変換部のデジタル
   信号を生成する動作中もアナログ入力信号の瞬時値をサ
   ンプリングする動作を継続する精密変換部であることを
   特徴とするＡ／Ｄ変換器。
2. 【請求項２】 アナログ入力信号の瞬時値をサンプリン
   グし、そのサンプリングした値と基準電圧とを比較判定
   して上位ビット側のデジタル信号を生成する上位側の変
   換部と、 アナログ入力信号の瞬時値をサンプリングし、前記上位
   側の変換部の比較判定結果に基づいて下位側基準電圧を
   設定し、サンプリングした値と下位側基準電圧とを比較
   判定して下位ビット側のデジタル信号を生成する下位側
   の変換部と、 前記各変換部が生成したデジタル信号を合成しアナログ
   入力信号の瞬時値をデジタル出力信号とする出力部とを
   備えたＡ／Ｄ変換器であって、 前記下位側の変換部は、前記上位側の変換部の比較判定
   動作中もアナログ入力信号の瞬時値をサンプリングする
   動作を継続する精密変換部であることを特徴とするＡ／
   Ｄ変換器。
3. 【請求項３】 アナログ入力信号の瞬時値をサンプリン
   グし、そのサンプリングした値と基準電圧とを比較判定
   して上位ビット側のデジタル信号を生成する上位側の変
   換部と、 アナログ入力信号の瞬時値をサンプリングし、そのサン
   プリングした瞬時値から前記上位ビット側のデジタル信
   号を再びアナログ信号にした値を比較してアナログ入力
   信号の端数を示す瞬時値を生成し、その端数を示す瞬時
   値と下位側基準電圧とを比較判定して下位ビット側のデ
   ジタル信号を生成する下位側の変換部と、 前記各変換部が生成したデジタル信号を合成しアナログ
   入力信号の瞬時値をデジタル出力信号とする出力部とを
   備えたＡ／Ｄ変換器であって、 前記下位側の変換部は、前記上位側の変換部の比較判定
   動作中もアナログ入力信号の瞬時値をサンプリングする
   動作を継続する精密変換部であることを特徴とするＡ／
   Ｄ変換器。
4. 【請求項４】 前記精密変換部は、 前記上位ビット側のデジタル信号が示す電位の範囲を拡
   大した範囲から下位ビット側のデジタル信号を生成する
   ことを特徴とする請求項１乃至３のいずれか１項に記載
   のＡ／Ｄ変換器。
5. 【請求項５】 前記精密変換部は、 前記下位側基準電圧を設定するとき、前記上位ビット側
   のデジタル信号が示す電位の範囲を拡大した値から設定
   することを特徴とする請求項２に記載のＡ／Ｄ変換器。