JP2714999B2 - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はアナログ入力信号を対応するデジタル信号
に変換するアナログ／デジタル変換器に関し、特にアナ
ログ入力信号を上位ビットと下位ビットとに分けて変換
する直並列型のアナログ／デジタル変換器に関する。
に変換するアナログ／デジタル変換器に関し、特にアナ
ログ入力信号を上位ビットと下位ビットとに分けて変換
する直並列型のアナログ／デジタル変換器に関する。
［従来の技術と発明が解決しようとする課題］ 従来の直並列型のアナログ／デジタル変換器の例を第
５図に示す。この例は４ビットのアナログ／デジタル変
換器である。。同図を参照して、このアナログ／デジタ
ル変換器（A/D変換器と称する）について説明する。こ
れは、上位ビット用の電圧比較器M1,M2,M3と、下位ビッ
ト用の電圧比較器N1,N2,N3と、Vref−の電圧を供給する
電圧端子T1と、Vref＋の電圧を供給する電圧端子T2と、
電圧端子T1とT2との間に直列に接続される抵抗R0〜R15
と、下位ビット用の電圧比較器N1〜N3への基準電圧を選
択するためのスイッチSW10〜SW42と、上位ビット用エン
コーダ１と、下位ビット用のエンコーダ２とを含む。電
圧比較器M1〜M3及び電圧比較器N1〜N3は、アナログ信号
入力端子Tinに共通接続される。抵抗R0〜R3,抵抗R4〜R
7,抵抗R8〜R11,及び抵抗R12〜R15は、それぞれ１組とな
っており、電圧端子T1とT2との間に印加される電圧を分
圧して上位ビット用の基準電圧Vm1,Vm2,Vm3を発生す
る。このようにして発生された上位ビット用の基準電圧
は、電圧比較器M1〜M3に供給され、電圧比較器M1〜M3に
よってアナログ信号Vinと比較される。上位ビット用エ
ンコーダ１は、電圧比較器M1〜M3の比較結果P1〜P3をエ
ンコードし、上位２ビットのデジタル出力D2,D3を出力
する。また、このエンコーダ１は、比較結果P1〜P3に基
づいて下位ビットの基準電圧を選択するための信号S0〜
S3を、スイッチSW10〜SW42に供給する。この選択信号S0
〜S3により選択された下位ビット用の基準電圧は、それ
ぞれ電圧比較器N1〜N3に供給される。比較器N1〜N3は、
アナログ入力信号Vinと選択された基準電圧とを比較す
る。この比較結果Q1〜Q3は、下位ビット用のエンコーダ
２に供給され、エンコーダ２の出力から下位２ビットデ
ジタル出力D0,D1が得られる。前記エンコーダ１の真理
値表を第６図に示し、下位ビット用エンコーダ２の真理
値表を第７図に示す。
５図に示す。この例は４ビットのアナログ／デジタル変
換器である。。同図を参照して、このアナログ／デジタ
ル変換器（A/D変換器と称する）について説明する。こ
れは、上位ビット用の電圧比較器M1,M2,M3と、下位ビッ
ト用の電圧比較器N1,N2,N3と、Vref−の電圧を供給する
電圧端子T1と、Vref＋の電圧を供給する電圧端子T2と、
電圧端子T1とT2との間に直列に接続される抵抗R0〜R15
と、下位ビット用の電圧比較器N1〜N3への基準電圧を選
択するためのスイッチSW10〜SW42と、上位ビット用エン
コーダ１と、下位ビット用のエンコーダ２とを含む。電
圧比較器M1〜M3及び電圧比較器N1〜N3は、アナログ信号
入力端子Tinに共通接続される。抵抗R0〜R3,抵抗R4〜R
7,抵抗R8〜R11,及び抵抗R12〜R15は、それぞれ１組とな
っており、電圧端子T1とT2との間に印加される電圧を分
圧して上位ビット用の基準電圧Vm1,Vm2,Vm3を発生す
る。このようにして発生された上位ビット用の基準電圧
は、電圧比較器M1〜M3に供給され、電圧比較器M1〜M3に
よってアナログ信号Vinと比較される。上位ビット用エ
ンコーダ１は、電圧比較器M1〜M3の比較結果P1〜P3をエ
ンコードし、上位２ビットのデジタル出力D2,D3を出力
する。また、このエンコーダ１は、比較結果P1〜P3に基
づいて下位ビットの基準電圧を選択するための信号S0〜
S3を、スイッチSW10〜SW42に供給する。この選択信号S0
〜S3により選択された下位ビット用の基準電圧は、それ
ぞれ電圧比較器N1〜N3に供給される。比較器N1〜N3は、
アナログ入力信号Vinと選択された基準電圧とを比較す
る。この比較結果Q1〜Q3は、下位ビット用のエンコーダ
２に供給され、エンコーダ２の出力から下位２ビットデ
ジタル出力D0,D1が得られる。前記エンコーダ１の真理
値表を第６図に示し、下位ビット用エンコーダ２の真理
値表を第７図に示す。
ここで、今、アナログ入力信号Vinが抵抗R9とR10の接
続点と抵抗R10と抵抗R11の接続点との間の電位にあると
仮定し、このときにおけるデジタル出力を説明する。ア
ナログ入力信号Vinは、Vm2＜Vin＜Vm3であるから、電圧
比較器M1〜M3の比較結果は、P1＝「１」,P2＝「１」,P3
＝「０」となる。この結果、第６図の真理値表から上位
ビットのデジタル出力は、D2＝「０」,D3＝「１」とな
る。そして、基準電圧を選択するための信号は、S2のみ
が「１」となり、他の信号はすべて「０」となる。した
がって、スイッチSW30〜SW32がオンとなり、抵抗列R8〜
R11の各接続点が電圧比較器N1〜N3に接続されて基準電
圧Vn1〜Vn3が電圧比較器N1〜N3に供給される。このとき
アナログ入力信号Vinは、Vn2＜Vin＜Vn3の関係にあり、
電圧比較器N1〜N3の比較結果は、Q1＝「１」,Q2＝
「１」,Q3＝「０」となる。この結果、第７図から下位
ビットのデジタル出力は、D0＝「０」,D1＝「１」とな
る。このようにして、デジタル信号D3〜D0として「101
0」が得られ、正しくアナログ／デジタル変換が行なわ
れる。
続点と抵抗R10と抵抗R11の接続点との間の電位にあると
仮定し、このときにおけるデジタル出力を説明する。ア
ナログ入力信号Vinは、Vm2＜Vin＜Vm3であるから、電圧
比較器M1〜M3の比較結果は、P1＝「１」,P2＝「１」,P3
＝「０」となる。この結果、第６図の真理値表から上位
ビットのデジタル出力は、D2＝「０」,D3＝「１」とな
る。そして、基準電圧を選択するための信号は、S2のみ
が「１」となり、他の信号はすべて「０」となる。した
がって、スイッチSW30〜SW32がオンとなり、抵抗列R8〜
R11の各接続点が電圧比較器N1〜N3に接続されて基準電
圧Vn1〜Vn3が電圧比較器N1〜N3に供給される。このとき
アナログ入力信号Vinは、Vn2＜Vin＜Vn3の関係にあり、
電圧比較器N1〜N3の比較結果は、Q1＝「１」,Q2＝
「１」,Q3＝「０」となる。この結果、第７図から下位
ビットのデジタル出力は、D0＝「０」,D1＝「１」とな
る。このようにして、デジタル信号D3〜D0として「101
0」が得られ、正しくアナログ／デジタル変換が行なわ
れる。
第８図は電圧比較器M1〜M3およびN1〜N3の回路図であ
る。この電圧比較器は、ＰチャネルMOFETとＮチャネルM
OFETとを含むインバータ３と、基準電圧Vrefに接続され
るスイッチング回路S1と、アナログ信号入力端子Tinに
接続されるスイッチング回路S2と、インバータ３の出力
と入力との間に接続されるスイッチング回路S3と、スイ
ッチング回路S1およびS2の出力とインバータ３の入力と
の間に接続される結合コンデンサCsとを含む。上記スイ
ッチング回路S1,S2,S3は、それぞれ第９図に示すスイッ
チングパルスCP1,CP2を通してスイッチングする。すな
わち、スイッチングパルスCP1,CP2は互いに逆相関係に
あり、スイッチング回路S1がオンのときは、スイッチン
グ回路S2,S3がオフするように、スイッチング回路S1と
スイッチング回路S2およびS3をコンプリメンタリ制御す
る。このような動作を行なう電圧比較器をチョッパ型比
較器と呼ぶ。このチョッパ型比較器の動作を簡単に説明
する。スイッチングパルスCP2によって、スイッチング
回路S2,S3がオンとなったとき、アナログ入力信号Vinと
インバータの理論式レベルVthの差がコンデンサCsに充
電される。つまり、このときのコンデンサCsの充電電圧
Viは、 Vi＝Vin−Vth となる。
る。この電圧比較器は、ＰチャネルMOFETとＮチャネルM
OFETとを含むインバータ３と、基準電圧Vrefに接続され
るスイッチング回路S1と、アナログ信号入力端子Tinに
接続されるスイッチング回路S2と、インバータ３の出力
と入力との間に接続されるスイッチング回路S3と、スイ
ッチング回路S1およびS2の出力とインバータ３の入力と
の間に接続される結合コンデンサCsとを含む。上記スイ
ッチング回路S1,S2,S3は、それぞれ第９図に示すスイッ
チングパルスCP1,CP2を通してスイッチングする。すな
わち、スイッチングパルスCP1,CP2は互いに逆相関係に
あり、スイッチング回路S1がオンのときは、スイッチン
グ回路S2,S3がオフするように、スイッチング回路S1と
スイッチング回路S2およびS3をコンプリメンタリ制御す
る。このような動作を行なう電圧比較器をチョッパ型比
較器と呼ぶ。このチョッパ型比較器の動作を簡単に説明
する。スイッチングパルスCP2によって、スイッチング
回路S2,S3がオンとなったとき、アナログ入力信号Vinと
インバータの理論式レベルVthの差がコンデンサCsに充
電される。つまり、このときのコンデンサCsの充電電圧
Viは、 Vi＝Vin−Vth となる。
これに対し、スイッチングパルスCP1によってスイッ
チング回路S1がオンすると、コンデンサCsには基準電圧
Vrefが印加される。この結果、コンデンサCsの充電電圧
V2は、 V2＝Vref−（Vin−Vth） ＝ΔＶ＋Vth 但し、ΔＶ＝Vref−Vin インバータ３は、スイッチング回路S3がオンのときに
のみ動作するものであるから、このときにサンプリング
した入力信号Vinと基準電圧Vrefとの差ΔＶを反転増幅
した出力比較結果として出力端子COに出力する。このよ
うなチョッパ型比較器は、サンプル／ホールド回路を含
んでいるので、特にコンプリメンタリMOS回路で本発明
に示すような直並列型A/D変換器を簡単に構成すること
できる。
チング回路S1がオンすると、コンデンサCsには基準電圧
Vrefが印加される。この結果、コンデンサCsの充電電圧
V2は、 V2＝Vref−（Vin−Vth） ＝ΔＶ＋Vth 但し、ΔＶ＝Vref−Vin インバータ３は、スイッチング回路S3がオンのときに
のみ動作するものであるから、このときにサンプリング
した入力信号Vinと基準電圧Vrefとの差ΔＶを反転増幅
した出力比較結果として出力端子COに出力する。このよ
うなチョッパ型比較器は、サンプル／ホールド回路を含
んでいるので、特にコンプリメンタリMOS回路で本発明
に示すような直並列型A/D変換器を簡単に構成すること
できる。
しかしながら、このような方式では、レイアウトによ
りその電源の配線や比較器M1〜M3および比較器N1〜N2の
位置や方向によって、上位比較器M1〜M3と、下位比較器
N1〜N3とで精度やオフセット電圧の違いなどが生じ、上
位と下位の境目の変換コードに大きな誤差が発生しやす
いという欠点がある。
りその電源の配線や比較器M1〜M3および比較器N1〜N2の
位置や方向によって、上位比較器M1〜M3と、下位比較器
N1〜N3とで精度やオフセット電圧の違いなどが生じ、上
位と下位の境目の変換コードに大きな誤差が発生しやす
いという欠点がある。
また、この方式では、上位ビットと下位ビットの変換
時間が異なり、その間アナログ信号を保持しておくため
の高精度のサンプル／ホールド回路がA/D変換器の前段
に必要となる。ここで、サンプル／ホールド回路をそれ
ぞれの比較器に分散させて保有させる方法がある。この
方法は、特に、CMOS回路において比較器にチョッパ型を
採用したときに有利である。というのは、チョッパ型比
較器は原理的にサンプル／ホールド回路を内蔵している
からである。この場合においても、上位と下位との間の
オフセットの違いが問題となる。
時間が異なり、その間アナログ信号を保持しておくため
の高精度のサンプル／ホールド回路がA/D変換器の前段
に必要となる。ここで、サンプル／ホールド回路をそれ
ぞれの比較器に分散させて保有させる方法がある。この
方法は、特に、CMOS回路において比較器にチョッパ型を
採用したときに有利である。というのは、チョッパ型比
較器は原理的にサンプル／ホールド回路を内蔵している
からである。この場合においても、上位と下位との間の
オフセットの違いが問題となる。
さらに、サンプル／ホールド回路の上位ビット用の制
御信号と、下位ビット用の制御信号との間に時間差が発
生すると、上位でサンプル／ホールドした値から、下位
でサンプル／ホールドするまでにアナログ入力信号が変
化し、選択された基準電圧抵抗列の範囲外の値となって
しまったとき、変換エラーを発生することになる。特
に、より高速化するために、下位の電圧比較器を並列に
使いパイプライン処理を行なう方法があるが、それぞれ
のサンプル／ホールド制御信号が複雑となり、そのタイ
ミングの一致が難しくなる。この結果、上位と下位とで
サンプル／ホールドのタイミングのずれによる誤差が発
生しやすくなり、上述のようなエラーが発生しやすくな
り、問題となる。
御信号と、下位ビット用の制御信号との間に時間差が発
生すると、上位でサンプル／ホールドした値から、下位
でサンプル／ホールドするまでにアナログ入力信号が変
化し、選択された基準電圧抵抗列の範囲外の値となって
しまったとき、変換エラーを発生することになる。特
に、より高速化するために、下位の電圧比較器を並列に
使いパイプライン処理を行なう方法があるが、それぞれ
のサンプル／ホールド制御信号が複雑となり、そのタイ
ミングの一致が難しくなる。この結果、上位と下位とで
サンプル／ホールドのタイミングのずれによる誤差が発
生しやすくなり、上述のようなエラーが発生しやすくな
り、問題となる。
それゆえに、この発明の一つの目的は、上位の比較器
と下位の比較器との間におけるアナログ／デジタル変換
時間が異なることによる変換誤差の発生を防止すること
のできるA/D変換器を提供することである。この発明の
もう一つの目的は、変換誤差の発生を防止することので
きるA/D変換器において、レイアウト設計上の容易さと
高効率化を得ることである。
と下位の比較器との間におけるアナログ／デジタル変換
時間が異なることによる変換誤差の発生を防止すること
のできるA/D変換器を提供することである。この発明の
もう一つの目的は、変換誤差の発生を防止することので
きるA/D変換器において、レイアウト設計上の容易さと
高効率化を得ることである。
［課題を解決するための手段および作用］ 前記目的を達成するための本願発明のA/D変換器は、 アナログ信号を上位ｍビットと下位ｋビットに分けて
計ｎビットのデジタルコードに変換する直並列型アナロ
グ／デジタル変換器であって、 上位ｍビット分の複数ステップの第１基準電圧を発生
する手段と、 前記第１基準電圧の各ステップ幅をそれぞれ分割して
下位ｋビット分の第２基準電圧を発生する手段と、 前記アナログ入力信号と前記第１基準電圧ステップの
各々とを比較する複数の第１比較手段と、 前記複数の第１比較手段のそれぞれの比較判定結果に
基づいて上位ｍビットの値を得るとともに、この上位ビ
ットの値に対応する第１基準電圧範囲の第２基準電圧お
よびその前後の1/2範囲に対応する第２基準電圧を選択
する手段と、 前記アナログ入力信号と前記選択されたそれぞれの基
準電圧とを比較する複数の第２比較手段と、 前記複数の第２比較手段のそれぞれの比較結果に基づ
いて下位ｋビットの値を得る手段と、 前記得られた下位ビットの最上位ビットの値を前記得
られた上位ビットの値に加算し補正する手段とを含み、 前記第１基準電圧を発生する手段は、抵抗ストリング
スが上位ｍビットの1LSBごとに折り返して形成された複
数の抵抗列を有し、前記第２基準電圧を発生する手段
は、前記各抵抗列を回ｋビット分に分割することによっ
て形成され、前記第１比較手段は前記各抵抗列の中点に
接続され、前記第２比較手段は、前記第１比較手段の比
較結果に基づいて選択される該２列の連続する抵抗列に
沿って接続されることを特徴とする。
計ｎビットのデジタルコードに変換する直並列型アナロ
グ／デジタル変換器であって、 上位ｍビット分の複数ステップの第１基準電圧を発生
する手段と、 前記第１基準電圧の各ステップ幅をそれぞれ分割して
下位ｋビット分の第２基準電圧を発生する手段と、 前記アナログ入力信号と前記第１基準電圧ステップの
各々とを比較する複数の第１比較手段と、 前記複数の第１比較手段のそれぞれの比較判定結果に
基づいて上位ｍビットの値を得るとともに、この上位ビ
ットの値に対応する第１基準電圧範囲の第２基準電圧お
よびその前後の1/2範囲に対応する第２基準電圧を選択
する手段と、 前記アナログ入力信号と前記選択されたそれぞれの基
準電圧とを比較する複数の第２比較手段と、 前記複数の第２比較手段のそれぞれの比較結果に基づ
いて下位ｋビットの値を得る手段と、 前記得られた下位ビットの最上位ビットの値を前記得
られた上位ビットの値に加算し補正する手段とを含み、 前記第１基準電圧を発生する手段は、抵抗ストリング
スが上位ｍビットの1LSBごとに折り返して形成された複
数の抵抗列を有し、前記第２基準電圧を発生する手段
は、前記各抵抗列を回ｋビット分に分割することによっ
て形成され、前記第１比較手段は前記各抵抗列の中点に
接続され、前記第２比較手段は、前記第１比較手段の比
較結果に基づいて選択される該２列の連続する抵抗列に
沿って接続されることを特徴とする。
本願発明では、第２基準電圧を選択する手段により第
２比較手段の比較結果に基づいて1LSBづつの基準抵抗列
のうち連続する２列を選択することにより、冗長変換用
を加えて選択する下位ビット用の基準抵抗列を、数ビッ
トでなく、±1/2LSB分を加え、2LSBとすることができ
る。また、抵抗ストリングスを折り返すことにより基準
抵抗列を形成しているので、回路上、またレイアウトに
おいても、直並列型のアナログ／デジタル変換器の構成
を簡単に実現でき、非常に有効である。
２比較手段の比較結果に基づいて1LSBづつの基準抵抗列
のうち連続する２列を選択することにより、冗長変換用
を加えて選択する下位ビット用の基準抵抗列を、数ビッ
トでなく、±1/2LSB分を加え、2LSBとすることができ
る。また、抵抗ストリングスを折り返すことにより基準
抵抗列を形成しているので、回路上、またレイアウトに
おいても、直並列型のアナログ／デジタル変換器の構成
を簡単に実現でき、非常に有効である。
つまり、従来に比べて電源電位の変動や上位・下位の
オフセットの違い、サンプル／ホールドのタイミング差
による大きな変換エラーを少なくすることが可能とな
る。
オフセットの違い、サンプル／ホールドのタイミング差
による大きな変換エラーを少なくすることが可能とな
る。
［実施例］ 第１図は、本発明のA/D変換器の一実施例を示すブロ
ック図である。本例は４ビットのA/D変換器を構成した
例であり、以下同図を参照してこの実施例を説明する。
この実施例のA/D変換器は、上位ビット用の電圧比較器M
0〜M3と、下位ビット用の電圧比較器N0〜N7と、Vref＋
の電圧が供給される電圧入力端子T1と、Vref−の電圧が
入力される電圧入力端子T2と、電圧入力端子T1とT2との
間に直列に接続される抵抗R0〜R15と、上位ビット用エ
ンコーダ１と、下位ビット用エンコーダ２と、加算器４
と、各抵抗の接続点に接続され下位ビット比較器N0〜N7
の基準電圧を選択するためのスイッチSW10〜SW43とを含
む。抵抗R0〜R15は、R0〜R3,R4〜R7,R8〜R11,R12〜R15
がそれぞれ一列になって構成されている。そして、それ
ぞれの抵抗列の中点，すなわちR1とR2の接続点,R5とR6
の接続点,R9とR10の接続点，抵抗R13とR14の接続点に上
位ビット用の基準電圧Vrm0〜Vrm3が発生する。上位ビッ
ト用の電圧比較器M0〜M3は、それぞれ抵抗列によって発
生された基準電圧とアナログ信号入力のレベルとを比較
し、比較結果Qm0〜Qm3を発生する。上位ビット用のエン
コーダ１は、電圧比較器M0〜M3の比較結果Qm0〜Qm3に基
づいて、上位ビットデジタル出力Dm0,Dm1を発生すると
ともに、下位ビット用の基準電圧を発生させるための抵
抗列を選択する信号SE0〜SE3を発生する。この信号SE0
〜SE3はそれぞれスイッチSW10〜SW43に供給される。こ
のようにして選択された下位ビット用の基準電圧は、そ
れぞれ電圧比較器N0〜N7に供給される。電圧比較器N0〜
N7は、供給された下位ビット用の基準電圧Vrm0〜Vrm7と
アナログ入力信号Vinのレベルとを比較し、比較結果Qn0
〜Qn7を出力する。この比較結果Qn0〜Qn7が下位ビット
用のエンコーダ２に供給され、エンコーダ２は、下位２
ビットデジタル出力D0〜D1と、上位ビット補正用のコー
ドDnを発生する。ここで、上位ビット用エンコーダ１
は、電圧比較器M0〜M3の比較結果Qm0〜Qm3により、アナ
ログ入力信号のレベルが上位ビットのどのLSBの範囲に
入っているかを判断し、その範囲に±1/2LSBを加えた範
囲の２つの抵抗列を選択するように選択信号SE0〜SE3
と、デジタル出力Dm0,Dm1を出力する。このエンコーダ
１の真理値表を第２図に示す。また、下位ビット用エン
コーダ２は、電圧比較器N0〜N7の出力Qn0〜Qn7により、
下位のデジタル出力D0〜D1と上位ビット補正コードDnを
出力する。この下位ビット用エンコーダ２の真理値表を
第３図に示す。
ック図である。本例は４ビットのA/D変換器を構成した
例であり、以下同図を参照してこの実施例を説明する。
この実施例のA/D変換器は、上位ビット用の電圧比較器M
0〜M3と、下位ビット用の電圧比較器N0〜N7と、Vref＋
の電圧が供給される電圧入力端子T1と、Vref−の電圧が
入力される電圧入力端子T2と、電圧入力端子T1とT2との
間に直列に接続される抵抗R0〜R15と、上位ビット用エ
ンコーダ１と、下位ビット用エンコーダ２と、加算器４
と、各抵抗の接続点に接続され下位ビット比較器N0〜N7
の基準電圧を選択するためのスイッチSW10〜SW43とを含
む。抵抗R0〜R15は、R0〜R3,R4〜R7,R8〜R11,R12〜R15
がそれぞれ一列になって構成されている。そして、それ
ぞれの抵抗列の中点，すなわちR1とR2の接続点,R5とR6
の接続点,R9とR10の接続点，抵抗R13とR14の接続点に上
位ビット用の基準電圧Vrm0〜Vrm3が発生する。上位ビッ
ト用の電圧比較器M0〜M3は、それぞれ抵抗列によって発
生された基準電圧とアナログ信号入力のレベルとを比較
し、比較結果Qm0〜Qm3を発生する。上位ビット用のエン
コーダ１は、電圧比較器M0〜M3の比較結果Qm0〜Qm3に基
づいて、上位ビットデジタル出力Dm0,Dm1を発生すると
ともに、下位ビット用の基準電圧を発生させるための抵
抗列を選択する信号SE0〜SE3を発生する。この信号SE0
〜SE3はそれぞれスイッチSW10〜SW43に供給される。こ
のようにして選択された下位ビット用の基準電圧は、そ
れぞれ電圧比較器N0〜N7に供給される。電圧比較器N0〜
N7は、供給された下位ビット用の基準電圧Vrm0〜Vrm7と
アナログ入力信号Vinのレベルとを比較し、比較結果Qn0
〜Qn7を出力する。この比較結果Qn0〜Qn7が下位ビット
用のエンコーダ２に供給され、エンコーダ２は、下位２
ビットデジタル出力D0〜D1と、上位ビット補正用のコー
ドDnを発生する。ここで、上位ビット用エンコーダ１
は、電圧比較器M0〜M3の比較結果Qm0〜Qm3により、アナ
ログ入力信号のレベルが上位ビットのどのLSBの範囲に
入っているかを判断し、その範囲に±1/2LSBを加えた範
囲の２つの抵抗列を選択するように選択信号SE0〜SE3
と、デジタル出力Dm0,Dm1を出力する。このエンコーダ
１の真理値表を第２図に示す。また、下位ビット用エン
コーダ２は、電圧比較器N0〜N7の出力Qn0〜Qn7により、
下位のデジタル出力D0〜D1と上位ビット補正コードDnを
出力する。この下位ビット用エンコーダ２の真理値表を
第３図に示す。
エンコーダ２から出力される下位２ビットD0,D1はそ
のままデジタル出力として出力される。一方、上位ビッ
ト補正コードDnは、加算器４に与えられ、加算器４は補
正コードDnをエンコーダ１からの上位ビット出力Dm0〜D
m1に加算する。このようにして加算することにより補正
されたデジタル出力D2,D3が上位２ビットとして得ら
れ、オーバーフローした場合には、オーバーフロー信号
OFLが出力される。この加算器４の真理値表を第４図に
示す。
のままデジタル出力として出力される。一方、上位ビッ
ト補正コードDnは、加算器４に与えられ、加算器４は補
正コードDnをエンコーダ１からの上位ビット出力Dm0〜D
m1に加算する。このようにして加算することにより補正
されたデジタル出力D2,D3が上位２ビットとして得ら
れ、オーバーフローした場合には、オーバーフロー信号
OFLが出力される。この加算器４の真理値表を第４図に
示す。
今、先に述べた従来例と同様に、アナログ入力信号Vi
nが基準電位発生抵抗R9とR10の接続点と抵抗R10とR11の
接続点の間の電位にあると仮定する。このときのアナロ
グ入力信号Vinのレベルは、Vrm3＜Vin＜Vrm3であるか
ら、電圧比較器M0〜M3の比較結果は、Qm0＝「１」,Qm1
＝「１」,Qm2＝「１」,Qm3＝「０」となる。この結果第
２図の真理値表から、上位ビットデジタル出力は、Dm0
＝「０」,Dm1＝「１」となる。したがって、基準抵抗列
を選択するための信号は、SE2とSE3が「１」となり、ほ
かの選択信号はすべて０になる。したがって、スイッチ
ングSW30〜SW33およびスイッチSW40〜SW43がオンとな
り、抵抗列R8〜R15のそれぞれの接続点が電圧比較器N0
〜N7に接続され、基準電圧Vrn0〜Vrn7が比較器に供給さ
れる。このときのアナログ入力信号VinはVrn1＜Vin＜Vr
n2であるから、電圧比較器N0〜N7の比較結果は、Qn0＝
「１」,Qn1＝「１」,Qn2〜Qn7＝「０」となる。したが
って、第２図の真理値表から下位ビットのデジタル出力
は、D0＝「０」,D1＝「１」,Dn＝「０」が出力される。
上位ビットのデジタル出力のうち、上位ビット補正コー
ドＤは、加算器４において、上位ビットデジタル出力Dm
0〜Dm1に加算され、補正されたデジタル出力として、D2
＝「０」,D3＝「１」を出力する。このようにして補正
されたデジタル信号D3〜D0は、「1010」となり、正しく
アナログ／デジタル変換を行なうことができる。
nが基準電位発生抵抗R9とR10の接続点と抵抗R10とR11の
接続点の間の電位にあると仮定する。このときのアナロ
グ入力信号Vinのレベルは、Vrm3＜Vin＜Vrm3であるか
ら、電圧比較器M0〜M3の比較結果は、Qm0＝「１」,Qm1
＝「１」,Qm2＝「１」,Qm3＝「０」となる。この結果第
２図の真理値表から、上位ビットデジタル出力は、Dm0
＝「０」,Dm1＝「１」となる。したがって、基準抵抗列
を選択するための信号は、SE2とSE3が「１」となり、ほ
かの選択信号はすべて０になる。したがって、スイッチ
ングSW30〜SW33およびスイッチSW40〜SW43がオンとな
り、抵抗列R8〜R15のそれぞれの接続点が電圧比較器N0
〜N7に接続され、基準電圧Vrn0〜Vrn7が比較器に供給さ
れる。このときのアナログ入力信号VinはVrn1＜Vin＜Vr
n2であるから、電圧比較器N0〜N7の比較結果は、Qn0＝
「１」,Qn1＝「１」,Qn2〜Qn7＝「０」となる。したが
って、第２図の真理値表から下位ビットのデジタル出力
は、D0＝「０」,D1＝「１」,Dn＝「０」が出力される。
上位ビットのデジタル出力のうち、上位ビット補正コー
ドＤは、加算器４において、上位ビットデジタル出力Dm
0〜Dm1に加算され、補正されたデジタル出力として、D2
＝「０」,D3＝「１」を出力する。このようにして補正
されたデジタル信号D3〜D0は、「1010」となり、正しく
アナログ／デジタル変換を行なうことができる。
次に、上位ビットのデジタル値を得た後に、オフセッ
ト電圧やタイムラグによって、下位ビットにおけるアナ
ログ入力信号Vinのサンプリング値が移動し、基準電圧
抵抗R12とR13の接続点とR13とR14の接続点との間の電位
になったと仮定する。このとき、アナログ入力信号Vin
は、Vrn4＜Vin＜Vrn5であり、電圧比較器N0〜N7の比較
結果は、Qn0〜Qn4＝「１」,Qn5〜Qn7＝「０」となる。
したがって、第２図真理値表から下位ビットのデジタル
出力は、D0＝「１」,D1＝「０」,Dn＝「１」が出力され
る。下位ビットデジタル出力のうち、上位ビット補正コ
ードDnは、先に出力された上位ビットデジタル出力Dm0
〜Dm1に加算され、加算器４からは補正されたデジタル
出力としてD2＝「１」,D3＝「１」が出力される。この
ようにして、先のアナログ入力信号に対して後から補正
されるデジタル信号D3〜D0＝「1101」を得ることができ
る。このようにして正しいデジタル値を得ることができ
る。
ト電圧やタイムラグによって、下位ビットにおけるアナ
ログ入力信号Vinのサンプリング値が移動し、基準電圧
抵抗R12とR13の接続点とR13とR14の接続点との間の電位
になったと仮定する。このとき、アナログ入力信号Vin
は、Vrn4＜Vin＜Vrn5であり、電圧比較器N0〜N7の比較
結果は、Qn0〜Qn4＝「１」,Qn5〜Qn7＝「０」となる。
したがって、第２図真理値表から下位ビットのデジタル
出力は、D0＝「１」,D1＝「０」,Dn＝「１」が出力され
る。下位ビットデジタル出力のうち、上位ビット補正コ
ードDnは、先に出力された上位ビットデジタル出力Dm0
〜Dm1に加算され、加算器４からは補正されたデジタル
出力としてD2＝「１」,D3＝「１」が出力される。この
ようにして、先のアナログ入力信号に対して後から補正
されるデジタル信号D3〜D0＝「1101」を得ることができ
る。このようにして正しいデジタル値を得ることができ
る。
以上の実施例によれば、下位ビット用の電圧比較器を
上位ビットの1LSBおよびその±1/2LSBの範囲で比較し変
換動作させることによって、オフセット電圧やタイムラ
グの影響により、サンプリング値の変動はあっても、±
1/2LSBの範囲も比較し、その比較結果を基に上位ビット
を補正して正しいデジタル変換値を得ることができる。
また、比較器や配線のレイアウトの起因するオフセット
誤差やタイムラグによる変換誤差も小さくすることがで
きる。
上位ビットの1LSBおよびその±1/2LSBの範囲で比較し変
換動作させることによって、オフセット電圧やタイムラ
グの影響により、サンプリング値の変動はあっても、±
1/2LSBの範囲も比較し、その比較結果を基に上位ビット
を補正して正しいデジタル変換値を得ることができる。
また、比較器や配線のレイアウトの起因するオフセット
誤差やタイムラグによる変換誤差も小さくすることがで
きる。
［発明の効果］ 以上説明したように、本発明によれば、上位ビット用
の基準電圧ステップを設け、この各基準電圧を下位ビッ
ト分の基準電圧に分割するとき、アナログ入力信号と上
位基準電圧ステップの各々とを比較し、上位ビットのデ
ジタル出力を得るとともに、この上位ビットの値に対応
する基準電圧の組と、その±1/2LSBに対応する基準電圧
との組からなる計2LSB分を選択し、それら各々と上記ア
ナログ入力信号とをそれぞれ比較し、下位ビットのデジ
タル出力信号を得、その最上位ビットを上位ビットのデ
ジタルコードに変換することにより補正された上位ビッ
トと先の下位ビットにより正しくデジタル出力を得るこ
とができる。
の基準電圧ステップを設け、この各基準電圧を下位ビッ
ト分の基準電圧に分割するとき、アナログ入力信号と上
位基準電圧ステップの各々とを比較し、上位ビットのデ
ジタル出力を得るとともに、この上位ビットの値に対応
する基準電圧の組と、その±1/2LSBに対応する基準電圧
との組からなる計2LSB分を選択し、それら各々と上記ア
ナログ入力信号とをそれぞれ比較し、下位ビットのデジ
タル出力信号を得、その最上位ビットを上位ビットのデ
ジタルコードに変換することにより補正された上位ビッ
トと先の下位ビットにより正しくデジタル出力を得るこ
とができる。
さらに、上記のような直並列型のA/D変換器におい
て、基準電圧を発生させる抵抗ストリングスを上位ビッ
トの1LSBごとに折り返して形成し、かつ折り返して形成
した各抵抗列を各々下位ビット分に分割して形成し、さ
らに上記各抵抗列の中点に第１比較手段を接続したレイ
アウトをとっているため、電源の配線や第１比較手段お
よび第２比較手段の位置や方向によって、第１比較手段
と第２比較手段とで精度やオフセット電圧の違いなどが
生じ、上位と下位の境目の変換コードに大きな誤差が発
生しやすいという欠点や、上位と下位とでのサンプル／
ホールドのタイミングのずれによる誤差が発生しやすく
なるといった、問題を簡単に解決できる。特に±1/2LSB
分加えた2LSB分の下位比較手段を選択する方法は、レイ
アウト構成、回路構成ともに煩雑とならず、容易に構成
できるといった効果がある。また、チョッパ型の比較器
を用いたCMOSのA/D変換器を実現する上で極めて有効で
ある。また、本発明によれば、原理的に上位と下位との
変換エラーを上位ビットの±1/2LSBの範囲で校正するこ
とが可能となる。
て、基準電圧を発生させる抵抗ストリングスを上位ビッ
トの1LSBごとに折り返して形成し、かつ折り返して形成
した各抵抗列を各々下位ビット分に分割して形成し、さ
らに上記各抵抗列の中点に第１比較手段を接続したレイ
アウトをとっているため、電源の配線や第１比較手段お
よび第２比較手段の位置や方向によって、第１比較手段
と第２比較手段とで精度やオフセット電圧の違いなどが
生じ、上位と下位の境目の変換コードに大きな誤差が発
生しやすいという欠点や、上位と下位とでのサンプル／
ホールドのタイミングのずれによる誤差が発生しやすく
なるといった、問題を簡単に解決できる。特に±1/2LSB
分加えた2LSB分の下位比較手段を選択する方法は、レイ
アウト構成、回路構成ともに煩雑とならず、容易に構成
できるといった効果がある。また、チョッパ型の比較器
を用いたCMOSのA/D変換器を実現する上で極めて有効で
ある。また、本発明によれば、原理的に上位と下位との
変換エラーを上位ビットの±1/2LSBの範囲で校正するこ
とが可能となる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図のA/D変換器の上位ビット用エンコーダの真理値表、
第３図は第１図の下位ビット用エンコーダの真理値表、
第４図は第１図の加算器の真理値表、第５図は従来のA/
D変換器の回路図、第６図は第５図の上位ビットエンコ
ーダの真理値表、第７図は第５図の下位ビットエンコー
ダの真理値表、第８図はチョッパ型比較器の回路図、第
９図はチョッパ型比較器の制御信号を示す図である。 図において、１は上位ビット用エンコーダ、２は下位ビ
ット用エンコーダ、４は加算器、M0〜M3は上位ビット用
の電圧比較器、N0〜N7は下位ビット用の比較器、R0〜T1
5は抵抗、SW10〜SW43はスイッチ、SE0〜SE3は抵抗列選
択信号、D0〜D3はA/D変換値である。
図のA/D変換器の上位ビット用エンコーダの真理値表、
第３図は第１図の下位ビット用エンコーダの真理値表、
第４図は第１図の加算器の真理値表、第５図は従来のA/
D変換器の回路図、第６図は第５図の上位ビットエンコ
ーダの真理値表、第７図は第５図の下位ビットエンコー
ダの真理値表、第８図はチョッパ型比較器の回路図、第
９図はチョッパ型比較器の制御信号を示す図である。 図において、１は上位ビット用エンコーダ、２は下位ビ
ット用エンコーダ、４は加算器、M0〜M3は上位ビット用
の電圧比較器、N0〜N7は下位ビット用の比較器、R0〜T1
5は抵抗、SW10〜SW43はスイッチ、SE0〜SE3は抵抗列選
択信号、D0〜D3はA/D変換値である。
Claims (1)
- 【請求項１】アナログ入力信号を上位ｍビットと下位ｋ
ビットに分けて計ｎビットのデジタルコードに変換する
直並列型アナログ／デジタル変換器であって、 上位ｍビット分の複数ステップの第１基準電圧を発生す
る手段と、 前記第１基準電圧の各ステップ幅をそれぞれ分割して下
位ｋビット分の第２基準電圧を発生する手段と、 前記アナログ入力信号と前記第１基準電圧ステップの各
々とを比較する複数の第１比較手段と、 前記複数の第１比較手段のそれぞれの比較判定結果に基
づいて上位ｍビットの値を得るとともに、この上位ビッ
トの値に対応する第１基準電圧範囲の第２基準電圧およ
びその前後の1/2範囲に対応する第２基準電圧を選択す
る手段と、 前記アナログ入力信号と前記選択されたそれぞれの基準
電圧とを比較する複数の第２比較手段と、 前記複数の第２比較手段のそれぞれの比較結果に基づい
て下位ｋビットの値を得る手段と、 前記得られた下位ビットの最上位ビットの値を前記得ら
れた上位ビットの値に加算し補正する手段とを含み、 前記第１基準電圧を発生する手段は、抵抗ストリングス
が上位ｍビットの1LSBごとに折り返して形成された複数
の抵抗列を有し、前記第２基準電圧を発生する手段は、
前記各抵抗列を下位ビット分に分割することによって形
成され、前記第１比較手段は前記各抵抗列の中点に接続
され、前記第２比較手段は、前記第１比較手段の比較結
果に基づいて選択される該２列の連続する抵抗列に沿っ
て接続されることを特徴とするアナログ／デジタル変換
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332162A JP2714999B2 (ja) | 1990-11-28 | 1990-11-28 | アナログ／デジタル変換器 |
| US07/798,617 US5187483A (en) | 1990-11-28 | 1991-11-26 | Serial-to-parallel type analog-digital converting apparatus and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332162A JP2714999B2 (ja) | 1990-11-28 | 1990-11-28 | アナログ／デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196923A JPH04196923A (ja) | 1992-07-16 |
| JP2714999B2 true JP2714999B2 (ja) | 1998-02-16 |
Family
ID=18251850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332162A Expired - Fee Related JP2714999B2 (ja) | 1990-11-28 | 1990-11-28 | アナログ／デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187483A (ja) |
| JP (1) | JP2714999B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296858A (en) * | 1992-05-14 | 1994-03-22 | Advanced Micro Devices, Inc. | Improved two-stage analog-to-digital converter |
| JPH0750584A (ja) * | 1993-08-06 | 1995-02-21 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| US5479368A (en) * | 1993-09-30 | 1995-12-26 | Cirrus Logic, Inc. | Spacer flash cell device with vertically oriented floating gate |
| US5640031A (en) * | 1993-09-30 | 1997-06-17 | Keshtbod; Parviz | Spacer flash cell process |
| US5479169A (en) * | 1994-06-07 | 1995-12-26 | Louisiana Simchip Technologies, Inc. | Multiple neural network analog to digital converter for simultaneously processing multiple samples |
| US5455583A (en) * | 1994-06-07 | 1995-10-03 | Louisiana Simchip Technologies, Inc. | Combined conventional/neural network analog to digital converter |
| US5424736A (en) * | 1994-06-07 | 1995-06-13 | Louisiana Simchip Technologies, Inc. | Latched neural network A/D converter |
| US6091346A (en) * | 1995-06-05 | 2000-07-18 | Muresan; David | Multi-flash analog to digital converter using floating voltages |
| JPH1013229A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Ave Corp | 直並列型ａ／ｄ変換器 |
| JP3042423B2 (ja) * | 1996-09-30 | 2000-05-15 | 日本電気株式会社 | 直並列型ａ／ｄ変換器 |
| US5877718A (en) * | 1997-03-24 | 1999-03-02 | International Business Machines Corporation | Differential analog-to-digital converter with low power consumption |
| KR100301041B1 (ko) * | 1998-05-29 | 2001-09-22 | 윤종용 | 플래쉬방식아날로그/디지털변환장치 |
| JP4360010B2 (ja) * | 2000-04-27 | 2009-11-11 | ソニー株式会社 | 並列型アナログ−ディジタル変換器 |
| US6741192B2 (en) * | 2002-07-09 | 2004-05-25 | Matsushita Electric Industrial Co., Ltd. | A/D conversion method for serial/parallel A/D converter, and serial/parallel A/D converter |
| US20060114140A1 (en) * | 2004-11-29 | 2006-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Two step flash analog to digital converter |
| US7477177B2 (en) * | 2006-09-13 | 2009-01-13 | Advantest Corporation | A-D converter, A-D convert method, and A-D convert program |
| JP2009033778A (ja) * | 2008-11-14 | 2009-02-12 | Fujitsu Microelectronics Ltd | Ａ／ｄ変換回路 |
| US8706432B2 (en) * | 2011-05-19 | 2014-04-22 | Microsoft Corporation | Resistor matrix offset compensation |
| US10763880B1 (en) * | 2019-02-14 | 2020-09-01 | Nxp Usa, Inc. | Analog to digital converter |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589426A (ja) * | 1981-07-10 | 1983-01-19 | Sony Corp | Ａ／ｄコンバ−タ |
| AU557017B2 (en) * | 1981-07-21 | 1986-12-04 | Sony Corporation | Analog-to-digital converter |
| CA1222827A (en) * | 1982-12-24 | 1987-06-09 | Takeo Sekino | Latched comparator circuit |
| JPS63299615A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 直並列型ａ／ｄ変換器 |
| JPH01189229A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPH01191520A (ja) * | 1988-01-27 | 1989-08-01 | Sony Corp | Ａｄ変換回路 |
| JPH01279634A (ja) * | 1988-05-06 | 1989-11-09 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPH0262123A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 直並列型ａ／ｄ変換器 |
| JP2775775B2 (ja) * | 1988-11-07 | 1998-07-16 | ソニー株式会社 | Ａｄ変換回路 |
| JPH071867B2 (ja) * | 1989-01-31 | 1995-01-11 | ソニー株式会社 | Ａｄ変換回路 |
-
1990
- 1990-11-28 JP JP2332162A patent/JP2714999B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-26 US US07/798,617 patent/US5187483A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196923A (ja) | 1992-07-16 |
| US5187483A (en) | 1993-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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