KR20100048477A - Ｓａｒ 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법 및 장치 - Google Patents

Ｓａｒ 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법 및 장치 Download PDF

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Abstract

본 발명은 SAR-ADC에서 디지털 에러수정 기법을 이용하여 A/D 변환속도를 향상시키고 기준전압 구동기의 설계조건을 완화시키는 기술에 관한 것이다. 이러한 본 발명은, 아날로그 신호를 생성하기 위한 엘리먼트의 어레이를 복수개의 서브 DAC로 설정하고, 이들이 하나 이상의 엘리먼트를 공유한 형태로 구성되어 입력신호와의 비교 기준전압을 생성하도록 DAC를 관리하는 과정과; 상기 DAC를 통한 입력신호에 대한 디지털 출력코드를 얻기 위하여 처음 입력신호와의 비교의 기준이 되는 DAC 신호를 생성할 때, 추후의 디지털 에러수정을 위해 의도된 오프셋을 인가하여 MSB를 얻고, 이후에는 이진 결정기법을 적용하여 하위 비트의 코드들을 순차적으로 획득하는 방식으로 서브 DAC의 디지털 출력코드를 획득하는 과정과; 상기 서브 DAC와 엘리먼트를 공유하는 다음 단의 서브 DAC에서 코드결정을 시작할 때, 상위 코드를 결정하는데 사용된 DAC 엘리먼트를 다시 스위칭하여 엘리먼트의 추가 없이도 아날로그 입력전압의 레벨로 예상되는 범위를 리던던시를 두어 확장시키고, 그 범위의 정중앙에 비교전압이 생성되도록 한 후 공유된 DAC 엘리먼트로부터 하위 비트에 걸쳐 SAR 이진 결정과정에 따라 디지털 출력코드를 획득하는 과정과; 상기 서브 DAC를 이용하여 얻은 출력코드와 그 다음의 서브 DAC를 이용하여 얻은 출력코드를 중첩되게 더하여 그 결과를 최종의 디지털 출력코드로 출력하는 과정에 의해 달성된다.
아날로그/디지털 변환기, 디지털 에러수정, 서브 DAC

Description

ＳＡＲ 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법 및 장치{METHOD AND APPARATUS CORRECTING DIGITAL ERROR OF SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER}
본 발명은 SAR 방식의 아날로그/디지탈 변환기(Successive Approximation Analog to Digital Converter)의 에러수정 기술에 관한 것으로, 특히 디지털 에러수정(Digital Error Correction) 기법을 이용하여 아날로그/디지털 변환기의 속도를 향상시키고 기준전압 구동기의 설계조건을 완화시킬 수 있도록 한 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법 및 장치에 관한 것이다.
일반적인 SAR-아날로그/디지털 변환기(ADC)는 비교적 변환속도가 느리지만, 정적(static) 전력을 소모하는 회로가 없어서 저전력의 아날로그/디지털 변환기를 구현하는데 적합한 것으로 알려져 있다.
예를 들어, 커패시터의 전하 재분배(charge-redistribution) 원리를 이용한 SAR-아날로그/디지털 변환기의 동작 원리를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
상기 도 1 및 도 2에서와 같은 4bit 아날로그/디지털 변환기는 샘플/홀드 기능 과 디지털/아날로그 변환 기능을 수행하는 커패시터 열(capacitor array)(C4,C3,C2)을 구비하고, 기준전압을 항상 2의 지수승으로 나누기 위한 종단 커패시터(termination capacitor)(C1)를 추가로 구비한다. 또한, 전압을 비교하기 위한 비교기(CP)를 구비한다.
도 1은 상기 SAR-아날로그/디지털 변환기의 샘플 모드의 회로를 나타낸 것이다. 이때, 모든 커패시터(C1-C4)의 아래쪽 단자를 입력신호단자(Vin)에 연결하고, 위쪽 단자는 기준전압단자(
Figure 112008075793788-PAT00001
)(
Figure 112008075793788-PAT00002
)에 연결하여 이들이 입력신호에 비례하는 전하를 충전한다.
도 2는 상기 SAR-아날로그/디지털 변환기의 입력신호의 샘플링 동작이 끝난 후 최상위비트(MSB)를 결정하기 위한 모드의 회로를 나타낸 것이다. 이때, 모든 커패시터(C1-C4)의 아래쪽 단자를 상기 기준전압단자(
Figure 112008075793788-PAT00003
)에 연결하고, 위쪽 단자는 플로팅 상태로 두어 비교기(CP)의 반전입력단자(-)에 기준전압과 입력신호전압의 차전압(Vref-Vin)이 공급되도록 한다. 이때, 비반전입력단자(+)에 공급되는 전압은 기준전압(
Figure 112008075793788-PAT00004
)으로 고정되므로 비교기(CP) 양단의 전압차이(△)는 Vin-Vref/2가 된다. 따라서, MSB를 결정짓기 위한 커패시터(
Figure 112008075793788-PAT00005
)를 필요로 하지 않는다. 즉, 4bit를 결정하지만 실질적으로 데이터 출력을 위해 필요한 커패시터는 3개(C4-C2)이다.
상기 양단전압차이(△)의 극성이 정극성이면 입력신호전압(Vin)이 Vref/2보다 크다는 것을 의미하므로 MSB인 제4비트(B4)를 1로 정하고, 커패시터(C4)를 기준전 압단자(Vref)에 연결한다. 이와 반대로, 양단전압차이(△)의 극성이 부극성이면 MSB를 0으로 정하고 상기 커패시터(C4)를 접지단자(GND)에 연결한다.
상기 비교기(CP)의 비반전입력단자 및 반전입력단자에 공급되는 전압(Vxp),(Vxn)이 안정화 될 때 까지 기다린 다음, 그 비교기(CP)를 동작시켜 두 번째 상위비트(B3)를 결정한 후 상기와 동일하게 다음 코드의 결정을 위해서 캐패시터(C3)에 기준전압 단자를 연결해 준다.
이와 같은 과정을 최하위비트(B1)를 얻을 때 까지 반복 수행한 후, 샘플링된 입력에 해당하는 완성된 4-bit의 디지털코드(B4 B3 B2 B1)를 출력하는 것으로 한 샘플에 대한 A/D 변환과정이 완료된다.
이렇게, 결정해야 할 bit를 1로 미리 가정한 후 양단전압차이(△)의 극성을 판단하여 코드를 결정하는 방식을 사용하지 않고도 각 비트를 바로 결정할 수 있는 이유는 SAR-콘트롤러를 포함한 루프(loop)의 부궤환(negative feedback)에 의해 비교기(CP)의 양단전압차이(△)가 줄어드는 방향으로 진행할 것을 알기 때문이다.
이상의 결정과정을 SAR 방식(Successive Approximation)의 알고리즘이라 한다.
SAR 방식의 아날로그/디지털 변환기에서 디지털 코드를 결정하는 핵심요소인 양단전압차이(△)를 표현한 것이 아래의 [수학식1]인데, 이 [수학식1]은 샘플링된 신호 Vin에서 디지털코드에 따른 기준전압(Vref)의 조합전압(
Figure 112008075793788-PAT00006
)을 뺀 값으로 일반화된다. 여기서,
Figure 112008075793788-PAT00007
는 코드 결정의 순번을 의미하는 정수로서, MSB를 결정할 때는 '1'이 되고, 마지막 LSB를 결정할 때는 4-bit 아날로그/디지털 변환기에 관한 것이므로 '4'가 된다. 아날로그/디지털 변환기의 비트 수가 증가함에 따라
Figure 112008075793788-PAT00008
가 증가하는 것처럼 SAR-ADC는 하나의 샘플에 대한 완성된 코드를 얻기 위해 한 번의 입력신호 샘플링 과정과 해상도에 해당하는 비트 수 만큼의 코드 결정과정을 필요로 한다. 따라서, 해상도가 증가할수록 변환에 필요한 시간이 선형적으로 증가하게 된다.
Figure 112008075793788-PAT00009
상기 [수학식 1]에 정의된 새로운 변수
Figure 112008075793788-PAT00010
로 4bit ADC에 대한 코드 결정과정을 나타낸 것이 도 3이다. 상기 도 3에서는 아날로그 입력의 위치에 따른 디지털코드의 변환과정을
Figure 112008075793788-PAT00011
Figure 112008075793788-PAT00012
(
Figure 112008075793788-PAT00013
전압의 궤적)와 입력신호전압(Vin)의 크기를 비교하는 것을 나타내고 있다. 예를 들어, Vin이
Figure 112008075793788-PAT00014
Figure 112008075793788-PAT00015
보다 높으면 디지털 코드를 '1'로 출력하고, 반대의 경우에는 '0'을 출력하는 과정을 통해 '10110'의 디지털코드가 얻어진다. 결국, SAR 방식의 알고리즘이란 샘플링된 입력전압 Vin에 가장 가까운
Figure 112008075793788-PAT00016
전압을 DAC를 이용하여 순차적으로 찾아가는 일련의 과정이며, DAC의 입력코드에 해당하는 것이 Vin의 디지털 코드이다.
SAR-ADC에서 A/D 변환속도는 대부분 DAC의 셋틀링(settling)시간에 의해 결정되
는데, 왜냐하면 N-bit SAR-ADC는 매번 비교시마다 ADC 해상도의 특정 오차범위 내(보통 0.5LSB 이하)에서 동작하여야 하고, 이러한 정확성을 보장하기 위해서는 셋틀링을 위한 충분한 시간이 필요하기 때문이다. 만약, 상기 셋틀링 시간이 불충분한 경우, 부정확한 DAC 전압에 의해 VR locus가 틀어지게 되어 코드에러가 발생하는데, 이와 같이 에러가 발생하더라도 VR locus를 수정하기 위한 종래의 대표적인 기술로서 다음의 문헌들을 들 수 있다.
제1문헌[F. Kuttner, "A 1.2V 10b 20MSSample/s Non-Binary Successive Approximation ADC in 0.13μm CMOS", ISSCC Dig. Tech. Papers, PP. 176-177, Feb. 2002]은 세틀링(settling) 오차에 의한 코드오차를 논 바이너리 리던던시(Non-binary redundancy) 알고리즘으로 극복하면서, SAR-ADC 속도 향상에 기여하였다. 그러나, 정확한 이진형태의 디지털 코드를 얻기 위하여 롬(ROM), 산술장치(arithmetic unit)와 멀티플렉서를 반드시 사용하게 되어 있어 디지털 회로의 복잡도가 증가하게 되고, 이에 따라 변환속도가 느려지는 단점이 있었다.
상기 제1문헌의 개선된 형태인 논 바이너리 리던던시 알고리즘을 이용한 제2문헌[M. Hesener, "A 14b 40MS/s Redundant SAR ADC with 480MHz Clock in 0.13 μm CMOS", ISSCC Dig. Tec. Papers, pp. 248-249, Feb.2007.]의 블록도를 간단히 도식화하여 기존의 블록도와 비교할 수 있도록 한 것이 도 4이다. 상기 도 4에서 추가블록(44)은 롬(44A)과 처리장치(44B)로 구성되며, 그 처리장치(44B)는 산술장치, 플립플롭, 멀티플렉서 및 디코더를 포함하여 구성된다.
제3문헌[Masao HOTTA, "SAR ADC Architecture with Digital Error Correction", IEEJ International Analog VLSI Workshop, 2006]은 세틀링 오차에 의한 코드오차를 간단한 디지털 논리 게이트들로 수정하는 방식으로 성능을 향상시켰지만, 도 5의 블록도에 나타낸 바와 같이 기존의 SAR-ADC에 비해 3배수 만큼의 하드웨어를 사용하여 즉, 3개의 비교기(53A-53C)와 3개의 DAC를 사용하여 그에 따른 전력소모량이 증가되고 설치면적이 증가되는 문제점이 있었다.
결국, 종래의 SAR-ADC에 있어서는 셋틀링 에러를 극복하기 위한 노력에 의해 ADC 자체의 성능은 향상되었지만 면적, 전력소모량, 하드웨어의 복잡도 측면에서 손해를 초래하는 트레이드-오프(trade-off)가 있었다.
따라서, 본 발명의 목적은 기존의 ADC 하드웨어는 그대로 사용하면서 약간의 변형된 DAC 제어기법만을 적용하여 디지털 방식으로 DAC의 셋틀링 에러에 의한 코드(code)의 에러수정(digital error correction)이 가능하도록 하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 아날로그 신호를 생성하기 위한 DAC의 엘리먼트의 어레이를 복수개의 서브 DAC(DAC: Digital/Analog Convertor)로 설정하고, 이들이 하나 이상의 엘리먼트를 공유한 형태로 구성되어 입력신호와의 비교 기준전압을 생성하도록 DAC를 관리하는 과정과; 상기 DAC를 통한 입력신호에 대한 디지털 출력코드를 얻기 위하여 처음 입력신호와의 비교의 기준이 되는 DAC 신호를 생성할 때, 추후의 디지털 에러수정을 위해 의도된 오프셋을 인가하여 MSB를 얻고, 이후에는 이진 결정기법을 적용하여 하위 비트의 코드들을 순차적으로 획득하는 방식으로 서브 DAC의 디지털 출력코드를 획득하는 과정과; 상기 서브 DAC와 엘리먼트를 공유하는 다음 단의 서브 DAC에서 코드결정을 시작할 때, 상위 코드를 결정하는데 사용된 DAC 엘리먼트를 다시 스위칭하여 아날로그 입력전압의 레벨로 예상되는 범위를 확장하여 그 확장된 범위의 정중앙에 비교전압이 생성되도록 한 후 공유된 DAC 엘리먼트로부터 하위 비트에 걸쳐 SAR 이진 결정과정에 따라 디지털 출력코드를 획득하는 과정과; 상기 서브 DAC를 이용하여 얻은 출력코드와 그 하위의 서브 DAC를 이용하여 얻은 출력코드를 중첩되게 더하여 그 결과를 최종의 디지 털 출력코드로 출력하는 제4과정으로 이루어짐을 특징으로 한다.
상기의 목적을 달성하기 위한 또 다른 본 발명은, 아날로그 신호를 생성하기 위한 커패시터 엘리먼트의 어레이가 복수개의 서브 DAC로 설정되고, 이들이 각각 하나 이상의 커패시터 엘리먼트를 공유한 형태로 구성되어 입력신호와의 비교 기준전압을 생성하는 DAC와; 상기 DAC를 통해 입력되는 아날로그 전압을 기준전압과 비교하여 그에 따른 디지털 출력코드를 발생하는 비교기와; 상기 비교기를 통해 디지털 출력코드를 출력할 때 상기 DAC에서의 오프셋 전압 및 입력신호와의 비교 기준전압을 설정하기 위한 스위칭 동작을 제어하고, 상기 서브 DAC를 이용하여 얻은 출력코드와 다음 단의 서브 DAC를 이용하여 얻은 출력코드를 중첩되게 더하여 그 결과를 최종의 디지털 출력코드로 출력하는 레지스터 및 콘트롤 로직부로 구성함을 특징으로 한다.
본 발명은 하드웨어 추가없이 단지 DAC 기준전압 결정을 위한 스위칭 제어와 관련 로직만을 이용하여 디지털 에러수정이 가능하도록 함으로써 추가적인 설치공간을 필요로 하거나 전력소모량을 증가시키지 않고도 셋틀링 시간을 줄여 고속의 A/D변환이 가능하게 되는 효과가 있다.
따라서, 본 발명에 의한 디지털 에러수정 방법은 향후 통신용 ADC 등 많은 응용분야에 적용할 수 있는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 9는 본 발명에 의한 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 장치의 블록도로서, 아날로그 입력신호를 샘플/홀드하기 위한 커패시터 엘리먼트의 어레이가 제1,2서브 DAC(92A),(92B)로 설정되고, 이들이 하나 이상의 커패시터 엘리먼트를 공유한 형태로 구성된 DAC(92)와; 상기 DAC(92)를 통해 입력되는 아날로그 전압을 기준전압과 비교하여 그에 따른 디지털 출력코드를 발생하는 비교기(93)와; 상기 비교기(93)를 통해 디지털 출력코드를 출력할 때 상기 DAC(92)에서의 오프셋 전압 및 입력신호와의 비교 기준전압을 설정하기 위한 스위칭 동작을 제어하고, 상기 제1서브 DAC(92A)를 이용하여 얻은 출력코드와 제2서브 DAC(92B)를 이용하여 얻은 출력코드를 중첩되게 더하여 그 결과를 최종의 디지털 출력코드로 출력하는 레지스터 및 콘트롤 로직부(94)로 구성한다.
먼저, 본 발명의 디지털 에러 수정기법의 동작 원리에 대한 이해를 돕기 위해 2bit-2bit 구조를 갖는 3bit 2 스텝(two-step) ADC에서의 디지털 에러수정 개념을 첨부한 도 6 내지 도 8을 참조하여 설명하면 다음과 같다.
도 6의 2 스텝 ADC는 첫째 단(Stage 1)의 멀티플라잉 DAC(MDAC: Multiplying-DAC)와 둘째 단(Stage 2)의 플래시 에이디씨(FADC: Flash ADC)로 구성된다. 그리고, 상기 멀티플라잉 DAC(MDAC)는 샘플/홀드(61), ADC(Analog/Digital Convertor)(62), DAC(63), 감산기(64) 및 인티저 증폭기(65)로 구성되고, 상기 플래시 에이디씨(FADC)는 샘플/홀드(66)와 ADC(67)로 구성된다.
아날로그 입력(Analog Input)을 가장 낮은 레벨에서 가장 높은 레벨까지 변화시 켰을 때, 첫째 단의 ADC(62)는 2bit 형태의 디지털 출력(2b)을 발생시키고, 멀티플라잉 DAC(MDAC)는 샘플/홀드(61)와 DAC(63), 감산기(64) 및 인티저 증폭기(65)를 통해서 아날로그 입력에서 ADC(62)의 출력 코드로부터 복원된 새로운 아날로그의 출력을 뺀 값을 출력한다. 이것을 레지듀(residue)라고 부르고 이상적인 경우의 파형은 도 7과 같다.
상기 첫째 단 멀티플라잉 DAC(MDAC)의 레지듀 출력을 둘째 단 플래시 에이디씨(FADC)의 비교전압 레벨(오른쪽 세로축의 삼각형)에 따라 해당 코드로 변환하여 추가적인 2bit 출력을 얻을 수 있다.
도 7의 가로축에 임의의 입력 A를 가정하면, A에 해당하는 첫째 단의 출력은 가로축에 있는 2bit 코드이고, A 점에서 세로 연장선과 레지듀의 교점이 둘째 단의 입력이 되어 오른쪽 세로축의 2bit 코드를 출력하게 된다. 결과적으로 2 종류의 2bit 코드를 얻게 되지만 첫째 단의 출력은 그 자체로 완벽한 2bit 정보를 갖지 못하고, 둘째 단의 코드와 결합하여 완벽한 3bit 정보를 표현하는데 사용된다.
상기 A 입력에 대한 출력을 예로 하여 설명하면, 상위 비트인 첫째 단의 출력코드는 '01'이고 하위 비트인 둘째 단의 출력코드는 '10'이다. 상기 두 코드를 한 bit씩 중첩하여 더하면 '100'이라는 결과를 얻게 되는데, 이것이 ADC가 출력해야 하는 디지털 출력코드이다.
그런데, 첫 번째 단의 A/D 변환과정에서 에러에 의해 출력이 '10'으로 잘못 결정되더라도, 다음 둘째 단의 출력코드가 '00'이 될 것이므로 상기와 같은 방식으로 두 코드를 더하면 '100'이라는 동일한 코드를 얻게 된다. 이와 같은 에러수정 기법 을 나타낸 것이 도 8이며, 이러한 에러수정 기법은 2스텝 ADC 뿐만 아니라, 사이클릭(Cyclic) ADC에서 기본적으로 사용되고 있다.
본 발명은 상기와 같은 에러수정 기법을 SAR-ADC에 적용할 수 있도록 함으로써, 기존의 비-이진 결정(non-binary decision)에 기초한 복잡한 에러수정 기법이 적용된 SAR-ADC와 달리 하드웨어 추가없이 에러수정이 가능하도록 한 것으로, 이하 이에 대하여 상세히 설명한다. 후술하는 각부의 전반적인 제어동작은 레지스터 및 콘트롤 로직부(94)에 의해 이루어진다.
본 발명에 의한 SAR-ADC는 상기 설명한 2스텝 ADC와 같이 여러 단계의 A/D 변환과정을 수행하게 된다. 도 10은 본 발명에 의한 2스텝 4bit SAR-ADC에서 다른 두 종류의 입력에 대한 코드 결정과정을 나타낸 것이다.
첫째 단인 제1서브 DAC(92A)를 이용하여 MSB 3bit 코드(B4'B3'B2')를 결정할 때 상기 도 7 및 도 8에서 보인 전형적인 디지털 코드의 수정방법이 적용 가능하도록 기준전압을 그 제1서브 DAC(92A)의 LSB 전압의 절반(VLSB1'/2) 만큼 위로 이동시킨 상태에서 결정한다.
둘째 단인 제2서브 DAC(92B)의 코드 결정범위는 첫째 단에서 발생되었을지도 모르는 에러에 대비하여 첫째 단에서 구한 구체화한 범위의 위아래에 첫째 단 LSB 전압의 절반(VLSB1'/2) 만큼의 여유(redundancy)를 갖도록 확장하는데, 이 확장 영역이 도 10의 좌표 상에서 두 사각형 영역(회색 영역) 중 오른쪽에 있는 사각형 영역이다.
이어서, 둘째 단의 코드 결정을 진행시켜 추가적인 출력코드(B2",B1")를 얻어내고, 여기서 B2"가 상기 B2'와 중첩되게 상기 MSB 3bit 출력코드(B4'B3'B2')와 출력코드(B2",B1")를 더하는 디지털 에러 수정방법을 적용하면 최종의 ADC 출력코드(B4B3B2B1)가 얻어진다.
도 10에 도시한 출력코드 '1000'의 획득 과정을 도 11 내지 도 15를 참조하여 구체적으로 설명하면 다음과 같다.
우선, 도 11은 입력신호의 샘플링이 완료된 후 MSB를 결정하기 위한 스위칭 상태를 나타낸 것으로, 커패시터(C2)에 기준전압단자(Vref)를 연결하여 디지털 에러 수정기법을 위한 의도된 오프셋전압(VI.O=VLSB1'/2)이 비교기(93)의 반전입력단자에 인가되고 있는 상태이다. 이때 등가적 기준전압은 VR = (1/2 + 1/16)Vref 이다.이에 의해 상기 비교기(93)로부터 디지털 출력(MSB=B4'=0)을 얻는다.
상기 도 11에서 획득한 디지털 출력(MSB=B4'=0)을 이용하여 도 12에서와 같이 커패시터(C4)를 접지단자(GND)에 연결시켜 상기 비교기(93)에서 다음의 비트출력(B3'=1)을 얻는데, 이때 VR = (1/2 - 1/4 + 1/16)Vref 이다.
이와 마찬가지로, 상기 도 12에서 획득한 비트출력(B3'=1)을 이용하여 도 13에서와 같이 커패시터(C3)를 기준전압단자(Vref)에 연결시켜 상기 비교기(93)로부터 다음의 비트출력(B2'=1)을 얻는데, 이때 VR = (1/2 - 1/4 + 1/8 + 1/16)Vref 이다. 이와 같은 과정을 통해 MSB측 3bit(B4'B3'B2')에 대한 디지털의 출력코드를 모두 획득하면 상기 첫째 단인 제1서브 DAC(92A)를 이용한 코드 결정과정이 종료된 다.
이후, 둘째 단인 제2서브 DAC(92B)를 이용하여 LSB측 2bit(B2"B1")를 결정하는 변환과정이 시작되는데, 이때 상기 설명에서와 같이 리던던시를 이용하여 MSB 결정과정에서 판단된 입력신호의 범위를 확장시킨 후 그 변환과정을 시작한다.
상기 제2서브 DAC(92B)를 이용하여 LSB측 비트(B2")를 결정하는 변환과정을 도 14에 나타내었다. 이때, 리던던시를 포함하는 비트인 B2"을 결정하기 위해서는 확장된 사각형 영역의 중간지점에 VR 전압이 형성되도록 DAC를 재배치하여야 한다.
이때 주의사항은 두 가지인데, 그 중에서 하나는 입력을 샘플링할 때처럼 커패시터(C2)를 다시 VCM과 연결시켜 주어야 한다는 것이다. 상기 커패시터(C2)는 마지막 코드(B1")를 결정하는데 사용되어야 하므로 맨 처음 디지털출력(B4')을 얻기 위한 오프셋전압(VI,O)을 생성하기 위해 기준전압단자(Vref)와 연결해 두었던 상태를 VCM과 연결된 상태로 되돌려 놓아야 한다.
상기 두가지 주의 사항 중 다른 하나는 상기 커패시터(C2)를 다시 VCM과 연결된 상태로 되돌려 놓으면, 원하는 DAC 출력레벨을 생성하기 위해 커패시터(C4)와 커패시터(C3)에 공급되는 기준전압(Vref)의 레벨을 변경해 주어야 하는 경우가 발생하기도 한다는 것이다. 이와 같은 경우에는 도 14에서의 연결상태와 같이 Vref, VCM, GND를 이용하여 제1서브 DAC(92A)의 스위치의 연결상태를 재조정하여 원하는 DAC 레벨을 생성할 수 있다.
이와 같은 방법을 이용하여 LSB측 비트출력(B2")을 얻기 위한 중간전압이 생성되면 이때 VR =
Figure 112008075793788-PAT00017
Vref가 되는데, 비교기(93)의 출력부호에 따라 그 비트출력(B2")을 결정할 수 있게 되고, 이후 상기와 같은 동일한 원리로 도 15에서와 같이 캐패시터(C2)의 기준전압을 결정함으로써 비트출력(B1")까지 모든 비트를 얻을 수 있게 된다.
상기 디지털 에러수정 기법으로 MSB 측의 비트(B4'B3'B2')와 LSB 측의 비트(B2"B1")를 한 비트씩 중첩되게 더하여 원하는 코드를 얻으면 A/D 변환과정이 종료된다.
상기 도 11 내지 도 15에서 가로축의 변환절차가 진행될수록 상기 사각형 영역의 Y축 방향의 길이가 줄어드는 것은 각 단계별 디지털 출력에 따라 아날로그 입력전압의 범위가 좁혀지기 때문이다.
상기 SAR-ADC를 위한 디지털 에러 수정방법은 상기 설명에서와 같이 단지 2단 구조에 적용되는 것으로 한정되는 것이 아니라, 동일한 원리를 적용하여 3단 이상으로 그 적용범위를 확장시킬 수 있다. 이러한 에러수정 방법의 동작 순서를 나타낸 것이 도 16이고, 10bit를 얻기 위한 4-4-4 구조의 가상의 서브 DAC를 가진 SAR-ADC의 에러 수정 방법을 나타낸 것이 도 17이다.
그리고, 본 발명에 의한 디지털 에러수정 방법은 단지 커패시터 어레이를 이용한 SAR 구조에 제한되는 것이 아니라 모든 SAR 구조에 적용이 가능하다.
도 17에서 예로 든 10bit 4-4-4 구조 SAR-ADC가 기존의 이진 가중 캐패시터 DAC 를 갖는 동기식 SAR ADC에 비하여 얼마나 변환속도가 빨라질 수 있는지를 도 18의 표에 나타내었다. 각 비트의 결정에 필요한 시간은 주로 MSB를 결정하는데 필요한 시간으로 결정되는데, 기존의 SAR-ADC의 경우 매번 6.21τ의 시간이 필요한 반면, 본 발명에서는 비록 비교과정이 2번 더 추가되지만 매번 2.76τ의 시간만을 필요로 한다. DAC 세틀링 시간만으로 ADC의 동작속도를 결정한다면, 10bit ADC의 경우 본 발명이 적용되는 ADC는 기존의 ADC가 필요로 하는 총 시간의 55% 이내에서 A/D변환을 완료할 수 있게 된다. 즉, 동일한 하드웨어와 전력소모량의 조건에서 본 발명의 ADC는 종래 ADC에 비하여 1.8배의 변환속도 향상효과를 갖게 된다. 다시 말해서, 본 발명에 의한 SAR-ADC의 디지털 에러수정 방법은 기준전압을 구동하는 드라이버 설계 요건을 크게 완화시켜줌과 동시에 고속의 A/D 변환이 가능하게 함으로써, SAR-ADC의 고속화에 많은 기여를 할 수 있게 된다.
파이프라인(Pipelined) ADC나 사이클릭(Cyclic) ADC는 이진 덧셈만을 이용한 간단한 디지털 에러수정기법을 이용하여 각 단의 서브-ADC의 정확도에 구애받지 않고 고속으로 코드를 결정할 수 있다. 그러나, 전력소모량이 적은 특징을 가지고 있는 SAR-ADC에서는 아직까지 상기 본발명에서와 같은 원리의 디지털 에러수정기법이 적용되지 않아 비-이진 결정(non-binary decision) 기법이나 비교기를 병렬로 2개 이상 사용하는 등, 하드웨어적으로 부담이 큰 솔루션(solution)을 적용하여 왔다.
도 1 및 도 2는 커패시터의 전하 재분배 원리를 이용한 동작 원리를 나타낸 종래 SAR-아날로그/디지털 변환기의 회로도.
도 3은 종래의 SAR-ADC에서 4bit ADC에 대한 코드 결정과정을 나타낸 설명도.
도 4는 논 바이너리 리던던시 알고리즘이 적용된 종래 ADC의 블록도.
도 5는 세틀링 오차에 의한 코드오차를 수정하여 성능이 향상된 종래 SAR-ADC의 블록도.
도 6은 디지털 에러수정 개념을 설명하기 위한 2bit-2bit 구조를 갖는 3bit 2 스텝 ADC의 블록도.
도 7 및 도 8은 2 스텝 ADC의 첫째 단에서의 레지듀 플롯을 나타낸 그래프.
도 9는 본 발명에 의한 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 장치의 블록도.
도 10은 본 발명에 의한 2스텝 4bit SAR-ADC에서 다른 두 종류의 입력에 대한 코드 결정과정을 나타낸 설명도.
도 11은 입력신호의 샘플링이 완료된 후 MSB를 결정하기 위한 스위칭 상태를 나타낸 설명도.
도 12는 B4'을 이용하여 커패시터(C4)를 접지단자(GND)에 연결시켜 비트출력(B3'=1)을 얻는 원리를 나타낸 설명도.
도 13은 B3'을 이용하여 커패시터(C3)를 접지단자(GND)에 연결시켜 비트출력(B2'=1)을 얻는 원리를 나타낸 설명도.
도 14는 제2서브 DAC를 이용하여 LSB측 비트(B2")를 결정하는 것을 나타낸 설명도.
도 15는 제2서브 DAC를 이용하여 LSB측 비트(B1")를 결정하는 것을 나타낸 설명도.
도 16은 본 발명에 의한 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법의 제어 흐름도.
도 17은 4-4-4 구조의 가상의 서브 DAC를 가진 SAR-ADC의 에러 수정 방법을 나타낸 설명도.
도 18은 본 발명에 의한 10bit 4-4-4 구조의 SAR-ADC와 종래의 이진 가중 캐패시터 DAC를 갖는 동기식 SAR ADC의 변환속도 비교표.
***도면의 주요 부분에 대한 부호의 설명***
92 : DAC 92A : 제1서브 DAC
92B : 제2서브 DAC 92C : 공유 DAC 셀
93 : 비교기 94 : 레지스터 및 콘트롤 로직부

Claims (8)

  1. 아날로그 신호를 생성하기 위한 엘리먼트의 어레이를 복수개의 서브 DAC로 설정하고, 이들이 하나 이상의 엘리먼트를 공유한 형태로 구성되어 입력신호와의 비교 기준전압을 생성하도록 DAC를 관리하는 제1과정과;
    상기 DAC를 통한 입력신호에 대한 디지털 출력코드를 얻기 위하여 처음 입력신호와의 비교의 기준이 되는 DAC 신호를 생성할 때, 추후의 디지털 에러수정을 위해 의도된 오프셋을 인가하여 MSB를 얻고, 이후에는 이진 결정기법을 적용하여 하위 비트의 코드들을 순차적으로 획득하는 방식으로 서브 DAC의 디지털 출력코드를 획득하는 제2과정과;
    상기 서브 DAC와 엘리먼트를 공유하는 다음 단의 서브 DAC에서 코드결정을 시작할 때, 상위 코드를 결정하는데 사용된 DAC 엘리먼트를 다시 스위칭하여 아날로그 입력전압의 레벨로 예상되는 범위의 비교전압이 생성되도록 한 후 공유된 DAC 엘리먼트로부터 하위 비트에 걸쳐 SAR 이진 결정과정에 따라 디지털 출력코드를 획득하는 제3과정과;
    상기 서브 DAC를 이용하여 얻은 출력코드와 그 다음의 서브 DAC를 이용하여 얻은 출력코드를 중첩되게 더하여 그 결과를 최종의 디지털 출력코드로 출력하는 제4과정으로 이루어지는 것을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법.
  2. 제1항에 있어서, 제1과정은 하위 서브 DAC를 이용하여 하위 디지털 출력코드를 얻는 과정을 시작하는 구간에서, 상위 서브 DAC의 엘리먼트들의 연결을 제어하여 별도로 추가된 엘리먼트 없이 필요한 비교전압이 생성되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법.
  3. 제1항에 있어서, 제2과정은 각 서브 DAC의 MSB를 결정하는 경우 DAC를 이용한 비교전압 생성시 용이한 디지털 에러수정을 위해 해당 서브 DAC의 0.5LSB 만큼의 오프셋 전압을 더하거나 빼는 단계를 포함하여 이루어지는 것을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법.
  4. 제3항에 있어서, 각 서브 DAC는 최하위의 서브 DAC를 제외한 것임을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법.
  5. 제1항에 있어서, 제3과정은 최하위의 서브 DAC의 MSB를 결정하는 경우 예상되는 아날로그 전압 레벨의 중앙의 레벨을 비교전압의 레벨로 설정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법.
  6. 제1항에 있어서, 제4과정은 임의의 서브 DAC를 이용하여 얻은 출력코드와 그 다 음의 서브 DAC를 이용하여 얻은 출력코드를 더할 때 한 비트가 중첩되도록 더하는 것을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법.
  7. 아날로그 신호를 생성하기 위한 커패시터 엘리먼트의 어레이가 복수개의 서브 DAC로 설정되고, 이들이 각각 하나 이상의 커패시터 엘리먼트를 공유한 형태로 구성되어 입력신호와의 비교 기준전압을 생성하는 DAC와;
    상기 DAC를 통해 입력되는 아날로그 전압을 기준전압과 비교하여 그에 따른 디지털 출력코드를 발생하는 비교기와;
    상기 비교기를 통해 디지털 출력코드를 출력할 때 상기 DAC에서의 오프셋 전압 및 입력신호와의 비교 기준전압을 설정하기 위한 스위칭 동작을 제어하고, 상기 서브 DAC를 이용하여 얻은 출력코드와 다음 단의 서브 DAC를 이용하여 얻은 출력코드를 중첩되게 더하여 그 결과를 최종의 디지털 출력코드로 출력하는 레지스터 및 콘트롤 로직부로 구성한 것을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 장치.
  8. 제7항에 있어서, DAC에서 출력되는 기준전압은 전류 또는 전하의 형태를 포함하는 것을 특징으로 하는 SAR 방식의 아날로그/디지털 변환기의 디지털 에러수정 장치.
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