KR101878593B1 - 아날로그 디지털 변환기 및 그 동작 방법 - Google Patents

Abstract

본 기술에 의한 아날로그 디지털 변환기는 입력 전압을 기준 전압과 비교하는 제 1 비교기; 제 1 노드의 전압을 공통 전압과 비교하는 제 2 비교기; 제 1 노드에 일단이 연결된 다수의 커패시터를 포함하는 커패시터 어레이; 다수의 커패시터의 타단을 제어하는 다수의 스위치를 포함하는 스위치 어레이; 제 1 비교기와 제 2 비교기의 출력에 따라 스위치 어레이를 제어하는 제어부; 및 샘플링 신호에 따라 입력 전압을 제 1 노드에 제공하는 샘플링 스위치를 포함한다.

Description

아날로그 디지털 변환기 및 그 동작 방법{ANALOG TO DIGITAL CONVERTER AND OPERATING METHOD THEREOF}

본 발명은 아날로그 디지털 변환기(Analog to Digital Converter, 이하 ADC로 표기할 수 있음) 및 그 동작 방법에 관한 것으로서, 보다 구체적으로는 입력 범위를 최대한 확장시키면서 커패시터의 미스매치로 인한 오류를 줄일 수 있는 아날로그 디지털 변환기 및 그 동작 방법에 관한 것이다.

커패시터를 사용하여 아날로그 입력 전압을 디지털 코드로 변환하는 아날로그 디지털 변환기에서 커패시터의 미스매치로 인하여 입력 전압에 대응하는 정확한 디지털 코드를 얻기 어려운 문제가 있다.

이러한 미스매치 문제를 해결하기 위하여 아래의 비특허문헌 1과 같이 이전 입력 전압에 대해서 결정된 디지털 코드를 그대로 유지하면서 새로운 입력 전압을 샘플링하는 커패시터 미스매치 에러 셰이핑 기술이 제안되었다.

그러나 이러한 방법은 새로운 입력 전압을 디지털로 변환하는 과정에서 디지털 코드의 값이 한계를 초과하는 오버플로우 문제를 야기할 수 있다.

이러한 문제를 방지하기 위하여 ADC의 해상도를 1비트 증가시킬 수도 있으나 이는 커패시터의 용량을 과도하게 증가시켜 결과적으로 회로의 크기를 과도하게 증가시키는 문제가 있다.

이에 따라 불가피하게 입력 전압의 범위를 ADC에서 허용하는 범위보다 더 좁게 설정하는데 이 경우의 SNDR(Signal-to-(Noise+Distortion)) 성능이 열화되는 문제가 있다.

이에 따라 커패시터 미스매치로 인한 동작 오류를 줄이는 동시에 입력되는 입력 전압의 범위를 가능하면 최대로 유지하기 위한 아날로그 디지털 변환 기술이 요구되고 있다.

JPP2012-60221 A US 8111178 B2 US 9362938 B2 US 9432044 B1

Yun-Shiang Shu, Liang-Ting Kuo, and Tien-Yu Lo, "An Oversampling SAR ADC with DAC Mismatch Error Shaping Achieving 105dB SFDR and 101dB SNDR over 1kHz BW in 55nm CMOS," ISSCC Dig. Tech Papers, pp. 458-460, Feb 2016.

본 발명은 아날로그 디지털 변환기의 커패시터 미스매치로 인한 동작 오류를 줄이는 동시에 아날로그 디지털 변환기에 입력되는 입력 전압의 범위를 가능한 최대로 유지할 수 있는 아날로그 디지털 변환기와 그 동작 방법을 제공한다.

본 발명의 일 실시예에 의한 아날로그 디지털 변환기는 입력 전압을 기준 전압과 비교하는 제 1 비교기; 제 1 노드의 전압을 공통 전압과 비교하는 제 2 비교기; 제 1 노드에 일단이 연결된 다수의 커패시터를 포함하는 커패시터 어레이; 다수의 커패시터의 타단을 제어하는 다수의 스위치를 포함하는 스위치 어레이; 제 1 비교기와 제 2 비교기의 출력에 따라 스위치 어레이를 제어하는 제어부; 및 샘플링 신호에 따라 입력 전압을 제 1 노드에 제공하는 샘플링 스위치를 포함한다.

본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 동작 방법은 제 1 입력 전압을 제 1 디지털 코드로 변환하는 제 1 단계; 제 2 입력 전압이 입력되기 전에 제 2 입력 전압을 기준 전압과 비교하는 제 2 단계; 제 2 입력 전압이 기준 전압보다 큰 경우 제 1 디지털 코드 중 적어도 하나의 비트를 반전하는 제 3 단계; 제 1 디지털 코드에 따라 커패시터 어레이의 타단의 전압을 제어한 상태에서 제 2 입력 전압을 커패시터 어레이의 일단에 인가하는 제 4 단계; 및 커패시터 어레이에 충전된 전압을 이용하여 제 2 입력 전압을 제 2 디지털 코드로 변환하는 제 5 단계를 포함한다.

아날로그 디지털 변환기의 커패시터 미스매치로 인한 문제를 해결하는 동시에 아날로그 디지털 변환기의 입력 범위를 확대시킴으로써 SNDR 성능을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 회로도.
도 2는 도 1의 제 1 스위치의 회로도.
도 3은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 동작을 나타내는 순서도.

이하에서는 도면을 참조하여 본 발명의 실시예를 개시한다.

도 1은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 회로도로서 SAR(Successive Approximation Register) 타입의 4비트 ADC이다.

본 발명의 일 실시예에 의한 ADC는 제 1 비교기(100), 제 2 비교기(200), 제어부(300), 커패시터 어레이(400), 스위치 어레이(500), 샘플링 스위치(600)를 포함한다.

제 1 비교기(100)는 입력 전압(VIN)과 기준 전압(VREF)을 비교하여 비교 결과를 제어부(300)에 제공한다.

본 실시예에서 제 1 비교기(100)는 샘플링 스위치(600)가 턴온되어 새로운 입력 전압(VIN)이 샘플링되기 전에 새로운 입력 전압(VIN)의 크기를 기준 전압(VREF)과 비교한다.

이때 기준 전압(VREF)은 입력 전압으로 허용되는 전압 범위의 중간값에 대응하며 후술할 공통 전압(VCM)과 동일한 전압일 수 있다.

제 2 비교기(200)는 제 1 노드(N)에서 출력되는 커패시터 어레이(400)의 충전 전압과 공통 전압(VCM)을 비교하여 비교 결과를 제어부(300)에 제공한다.

제어부(300)는 제 1 비교기(100)의 출력을 반영하여 커패시터 미스매치 에러 셰이핑 동작(이하, 제 1 동작)을 제어한다.

제 1 동작에서 제어부(300)는 새로운 입력 전압(VIN)의 크기에 따라 커패시터 미스매치 에러 셰이핑을 수행하는 방법을 조절하여 입력 전압(VIN)으로 인하여 디지털 코드(DO)가 오버플로우될 가능성을 현저하게 줄인다.

제 1 동작에 대해서는 이하에서 구체적으로 설명한다.

제어부(300)는 제 2 비교기(200)의 출력에 따라 스위치 어레이(400)의 스위치들을 순차적으로 제어하면서 디지털 코드(DO)를 상위비트부터 순차적으로 결정하는 동작(이하, 제 2 동작)을 수행한다.

제 2 동작은 SAR 타입의 ADC에서 일반적으로 수행되는 디지털 변환 동작으로서 잘 알려진 기술이므로 구체적인 설명을 생략한다.

제어부(200)는 디지털 코드(DO)를 저장하는 레지스터(310)를 포함할 수 있다.

커패시터 어레이(400)는 제 1 노드(N)에 일단이 연결된 다수의 커패시터(410 - 460)를 포함한다.

본 실시예는 4비트 ADC에 관한 것으로서 제 1 커패시터 내지 제 6 커패시터(410 - 460)를 포함한다.

제 1 커패시터(410)의 용량이 C인 경우 제 K 커패시터(420 - 460)의 용량은 2^K-1C(K = 2, 3, 4, 5, 6)가 된다.

제 1 내지 제 6 커패시터(410 - 460)의 일단은 제 1 노드(N)에 공통 연결되고 타단은 스위치 어레이(500)에 연결된다.

제 1 커패시터(410)의 타단(M1)은 제 1 스위치(510)에 연결되고, 제 2 커패시터(420)의 타단(M2)은 제 2 스위치(520)에 연결되고, 제 3 커패시터(430))의 타단(M3)은 제 3 스위치(530)에 연결되고, 제 4 커패시터(440)의 타단(M4)은 제 4 스위치(540)에 연결되고, 제 5 커패시터(450)의 타단(M5)은 제 5 스위치(550)에 연결되고, 제 6 커패시터(460)의 타단(M6)은 제 6 스위치(560)에 연결된다.

제 1 내지 제 6 스위치(510 - 560)는 제어부(300)에 의해 제어된다.

도 2는 제 1 스위치(510)를 나타내는 회로도이다.

제 1 스위치(510)는 제 11 스위치(511), 제 12 스위치(512), 제 13 스위치(513)를 포함한다.

제 11 스위치(511)는 제 11 신호(φH1)에 의해 온오프되어 제 1 커패시터(410)의 타단(M1)에 선택적으로 제 1 전원 전압(VDD)을 인가한다.

제 12 스위치(512)는 제 12 신호(φC1)에 의해 온오프되어 제 1 커패시터(410)의 타단(M1)에 선택적으로 공통 전압(VCM)을 인가한다.

제 13 스위치(513)는 제 13 신호(φL1)에 의해 온오프되어 제 1 커패시터(410)의 타단(M1)에 선택적으로 제 2 전원 전압(VSS)을 인가한다.

공통 전압(VCM)은 제 1 전원 전압(VDD)과 제 2 전원 전압(VSS)의 중간값에 대응한다.

이때 제 1 전원 전압(VDD)과 제 2 전원 전압(VSS)은 입력 전압(VIN)이 가질 수 있는 최대값과 최소값에 대응한다.

제 11 내지 제 13 신호는 제어부(300)에서 제공될 수 있다.

제 2 내지 제 6 스위치(520 - 560)는 각각 제 1 스위치(510)와 실질적으로 동일한 구성을 가진다.

제 1 내지 제 6 스위치(510 - 560)는 제어부(300)에 의해 독립적으로 제어될 수 있다.

샘플링 스위치(600)는 샘플 신호(φS)에 따라 온오프되어 새로운 입력 전압(VIN)을 제 1 노드(N)에 제공한다. 샘플 신호(φS)는 제어부(300)에서 제공될 수 있다.

도 3은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 동작을 나타내는 순서도이다.

먼저 제 1 입력 전압을 제 1 디지털 코드로 변환한다(S110). 변환된 제 1 디지털 코드는 외부로 출력될 수 있다.

이후 제 2 입력 전압을 기준 전압과 비교한다(S120). 이때 샘플링 스위치(600)는 턴오프된 상태이다.

제 2 입력 전압이 기준 전압보다 작지 않으면 제 1 디지털 코드의 특정 비트가 1인 경우 이를 0으로 반전하고(S130) 그렇지 않으면 제 1 디지털 코드를 그대로 유지한다.

제 1 디지털 코드에서 반전하는 비트의 위치는 최상위 비트에서 최하위 비트까지 다양하게 선택될 수 있으나 본 실시예에서는 최상위에서 두 번째 비트를 선택한다.

커패시터 미스매치 에러 셰이핑 동작(제 1 동작)을 위해 제 1 디지털 코드를 제 2 입력 전압을 샘플링하는 과정에서 스위치 어레이(500)를 제어하는데 사용한다.

본 발명에서는 종래기술과는 달리 제 1 디지털 코드를 그대로 사용하지 않고 전술한 바와 같이 제 1 디지털 코드를 조정한다. 이에 따라 오버플로우 발생 가능성을 줄여 입력 전압의 범위를 최대로 할 수 있다.

먼저 커패시터 미스매치는 용량이 작은 커패시터에 크게 영향을 미치므로 제 1 디지털 코드에서 반전하는 비트가 하위 비트에 가까울수록 커패시터 미스매치 에러 셰이핑 효율이 줄어드는 문제가 있다.

또한 제 1 디지털 코드에서 반전하는 비트의 위치가 상위 비트에 가까울수록 오버플로우 가능성은 줄어든다.

다만 제 1 디지털 코드에서 반전하는 비트가 1비트 상위로 갈수록 반전에 의해 구동할 커패시터의 용량이 두배 증가하므로 비트 반전에 의해 에너지 소모량이 증가하는 문제가 있다.

에너지 소모량과 오버플로우 발생 가능성을 고려하여 제 1 디지털 코드에서 반전하는 비트의 위치를 선택할 수 있다.

본 실시예에서는 오버플로우 발생 가능성을 줄이면서 에너지 소모량이 크지 않도록 두번째 상위비트를 선택한다.

이후 제 1 디지털 코드로 스위치 어레이(500)를 제어하고(S140), 샘플링 스위치(600)를 턴온하여 제 2 입력 전압을 샘플링한다(S150).

제 1 디지털 코드로 스위치 어레이를 제어하는 경우 대응하는 비트가 1인 경우 대응하는 커패시터의 타단에 제 1 전원 전압(VDD)이 인가되고 대응하는 비트가 0인 경우 대응하는 커패시터의 타단에 제 2 전원 전압(VSS)이 인가되도록 스위치가 제어된다.

이후 샘플링 스위치를 턴오프하고 스위치 어레이(500)를 리셋한다.

스위치 어레이가 리셋되는 경우 대응하는 커패시터의 타단에 공통 전압(VCM)이 인가되도록 스위치가 제어된다.

이후 제 2 입력 전압을 제 2 디지털 코드로 변환한다(S170). 이는 통상의 SAR ADC의 아날로그 디지털 변환 동작에 대응하는 것으로서 구체적인 설명을 생략한다.

이상에서 도면을 참조하여 본 발명의 실시예를 개시하였으나 이상의 개시가 본 발명의 권리범위를 한정하는 것은 아니다. 본 발명의 권리범위는 아래의 특허청구범위에 문언적으로 기재된 범위와 그 균등 범위로 정해질 수 있다.

100: 제 1 비교기
200: 제 2 비교기
300: 제어부
310: 레지스터
400: 커패시터 어레이
500: 스위치 어레이
600: 샘플링 스위치

Claims (9)

1. 입력단에 제공되는 입력 전압을 기준 전압과 비교하는 제 1 비교기;
   제 1 노드의 전압을 공통 전압과 비교하는 제 2 비교기;
   상기 제 1 노드에 일단이 연결된 다수의 커패시터를 포함하는 커패시터 어레이;
   상기 다수의 커패시터의 타단을 제어하는 다수의 스위치를 포함하는 스위치 어레이;
   상기 제 1 비교기와 상기 제 2 비교기의 출력에 따라 상기 스위치 어레이를 제어하는 제어부; 및
   샘플링 신호에 따라 상기 입력단과 상기 제 1 노드를 선택적으로 연결하는 샘플링 스위치;
   를 포함하는 아날로그 디지털 변환기.
2. 청구항 1에 있어서, 상기 제어부는 제 1 입력 전압에 대응하는 제 1 디지털 코드가 생성된 후 제 2 입력 전압을 샘플링하기 이전에 상기 제 1 디지털 코드를 이용하여 상기 스위치 어레이를 제어하되, 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드에서 적어도 하나를 반전하여 상기 스위치 어레이를 제어하는 아날로그 디지털 변환기.
3. 청구항 2에 있어서, 상기 제어부는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위 비트가 1인 경우 이를 0으로 반전하여 상기 스위치 어레이를 제어하는 아날로그 디지털 변환기.
4. 청구항 2에 있어서, 상기 제어부는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위에서 두 번째 비트가 1인 경우 이를 0으로 반전하여 상기 스위치 어레이를 제어하는 아날로그 디지털 변환기.
5. 청구항 1에 있어서, 상기 다수의 스위치 각각은 제 11 신호에 따라 제 1 전원 전압을 인가하는 제 11 스위치; 제 12 신호에 따라 상기 공통 전압을 인가하는 제 12 스위치; 및 제 13 신호에 따라 제 2 전원 전압을 인가하는 제 13 스위치를 포함하는 아날로그 디지털 변환기.
6. 제 1 입력 전압을 제 1 디지털 코드로 변환하는 제 1 단계;
   제 2 입력 전압이 입력되기 전에 상기 제 2 입력 전압을 기준 전압과 비교하는 제 2 단계;
   상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드 중 적어도 하나의 비트를 반전하는 제 3 단계;
   상기 제 1 디지털 코드에 따라 커패시터 어레이의 타단의 전압을 제어하는 상태에서 상기 제 2 입력 전압을 상기 커패시터 어레이의 일단에 인가하는 제 4 단계; 및
   상기 커패시터 어레이에 충전된 전압을 이용하여 상기 제 2 입력 전압을 제 2 디지털 코드로 변환하는 제 5 단계
   를 포함하는 아날로그 디지털 변환기의 동작 방법.
7. 청구항 6에 있어서, 상기 제 3 단계는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위 비트가 1인 경우 이를 0으로 반전하는 단계를 포함하는 아날로그 디지털 변환기의 동작 방법.
8. 청구항 6에 있어서, 상기 제 3 단계는 상기 제 2 입력 전압이 상기 기준 전압보다 큰 경우 상기 제 1 디지털 코드의 최상위에서 두 번째 비트가 1인 경우 이를 0으로 반전하는 단계를 포함하는 아날로그 디지털 변환기의 동작 방법.
9. 청구항 6에 있어서, 상기 제 5 단계는 상기 커패시터 어레이의 상기 타단에 공통 전압을 인가하는 단계를 포함하는 아날로그 디지털 변환기의 동작 방법.
   

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