KR101746063B1 - 축차근사형 에이디씨의 오프셋 에러 보정장치 - Google Patents

축차근사형 에이디씨의 오프셋 에러 보정장치 Download PDF

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Abstract

본 발명은 축차근사형(SAR) 에이디씨(ADC)에서 부정합에 의해 발생되는 오프셋 에러를 보정함에 있어서, 외부의 장치를 이용하지 않고 커패시터형 디지털 아날로그 변환기(DAC)의 커패시터를 통해 보벙하는 기술에 관한 것이다.
이러한 본 발명은 상,하위의 커패시터열 및 상,하위의 스위칭부를 구비한 후 노멀 모드에서는 상기 커패시터열에서 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하고, 오프셋 에러 보정모드에서는 상기 상,하위의 커패시터열에 추가된 오프셋보정용 커패시터 어레이에서 상기 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하는 커패시터형 디에이씨; 및 오프셋 에러 보정모드에서 상기 오프셋보정용 커패시터 어레이의 스위칭 동작을 제어하여 오프셋 에러 전압이 제거되도록 하기 위한 제어신호를 출력하는 유한상태머신 및 보정로직부를 포함한다.

Description

축차근사형 에이디씨의 오프셋 에러 보정장치{OFFSET ERROR CORRECTION APPARATUS OF SAR ADC}
본 발명은 축차근사형(SAR: Successive Approximationl Register) 아날로그 디지털 변환기(ADC: Analog-Digital Converter)에서 부정합에 의해 발생되는 오프셋 에러를 보정하는 기술에 관한 것으로, 특히 외부의 장치를 이용하지 않고 커패시터형 디지털 아날로그 변환기(DAC)의 커패시터를 통해 오프셋 에러를 보정하여 제거되도록 한 축차근사형 에이디씨의 오프셋 에러 보정장치에 관한 것이다.
도 1은 종래 기술에 의한 축차근사형 에이디씨의 블록도로서 이에 도시한 바와 같이 축차근사형 에이디씨(SAR ADC)(10)는 커패시터형 디에이씨(11), 비교기(12) 및 축차근사형 로직부(13)를 포함한다.
커패시터형 디에이씨(11)는 입력신호를 샘플링하고 상,하위 커패시터열의 커패시터(512Cu,256Cu,128Cu,64Cu,32Cu,16Cu,8Cu,4Cu,2Cu,1Cu,1Cu)의 하판(bottom plate)에 공급되는 전압을 제어하는 방식으로 상판(upper plate)의 전압을 변화시킨다. 여기서, 상기 Cu는 단위 커패시터를 의미하고 그 앞의 숫자는 단위 커패시터의 개수를 의미한다.
이를 위해 상기 커패시터형 디에이씨(11)는 상,하위 커패시터열의 커패시터들, 부스트랩드 스위치(Bootstrapped switch)(SW1) 및 디지털코드에 따라 상기 커패시터들의 하판에 공급되는 전압을 스위칭하여 그에 따른 디코딩 동작이 이루어지도록 하는 스위칭부(11A)(11B)를 구비한다.
상기 스위칭부(11A)는 상위 커패시터열의 커패시터의 하판에 공급되는 전압(VIP, VREF+,VREF-,VCM)을 스위칭하고, 스위칭부(11B)는 하위 커패시터열의 커패시터의 하판에 공급되는 전압(VIn,VREF -,VREF +,VCM)을 스위칭한다.
비교기(12)는 상기와 같은 스위칭(디코딩) 동작에 의해 변화되는 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털 코드(comp_out)를 생성한다.
축차근사형 로직부(13)는 상기와 같이 생성된 디지털 코드(comp_out)를 근거로 상기 디에이씨(11)의 스위칭부(11A)(11B)의 스위칭 동작을 제어한다.
이와 같은 종래의 축차근사형 에이디씨는 레일투레일(rail to rail) 입력범위가 아닌 절반의 스윙 범위를 가지는 입력신호를 인가받을 때, 기준전압을 공급받지 않고 내부의 전원전압(VDD)만으로 N-비트의 디지털코드로 변환할 수 있는 구조를 갖는다.
도 2는 종래 기술에 의한 축차근사형 에이디씨의 전달특성 그래프를 나타낸 것이다. 도 2에서와 같이 종래 기술에 의한 축차근사형 에이디씨에는 오프셋(offset)이 존재하는데, 이는 커패시터형 에이디씨의 커패시터의 부정합이나 비교기의 오프셋 전압에 의해 나타나는 것으로 보고되고 있다.
이와 같이, 종래 기술에 의한 축차근사형 에이디씨에는 오프셋이 존재하여 해상도나 선형성 등에 나쁜 영향을 주게 되는 문제점이 있다.
근래 들어, 오프셋 에러 보정기능을 갖는 축차근사형 에이디씨가 제안되었는데, 이와 같은 종래의 축차근사형 에이디씨는 오프셋 에러를 보정하기 위해 별도의 외부 장치를 사용하게 되어 있어 제품의 사이즈가 커지고 단가 상승을 유발하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 별도의 외부 장치를 이용하는 것이 아니라, 이미 사용되고 있는 커패시터형 디에이씨(DAC)의 스위칭 동작을 제어하여 아날로그 디지털 변환기의 오프셋 에러가 제거되도록 보정하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 SAR ADC 변환과정에서 절반의 스윙범위를 가지는 입력신호 샘플링 동작을 수행함과 아울러 공통전압(VCM)으로 변환하는 동작을 수행한 후 MSB 커패시터가 아닌 MSB-l 커패시터부터 LSB 커패시터까지 순차적으로 스위칭하고 MSB 커패시터에 대해서는 스위칭을 하지않는 점을 이용하여 오프셋 에러를 보정하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 축차근사형 에이디씨의 오프셋 에러 보정장치는, 상,하위의 커패시터열 및 상,하위의 스위칭부를 구비한 후 노멀 모드에서는 상기 커패시터열에서 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하고, 오프셋 에러 보정모드에서는 상기 상,하위의 커패시터열의 오프셋보정용 커패시터 어레이에서 상기 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하는 커패시터형 디에이씨; 상기 노멀 모드 및 상기 오프셋 에러 보정 모드에서 상기 상,하위 커패시터열의 상판전압을 비교하여 그에 따른 디지털 코드를 출력하는 비교기; 오프셋 에러 보정 모드에서, 상기 디지털 코드에 따라 상기 상,하위의 스위칭부의 스위칭 동작을 제어하기 위한 출력코드를 결정하는 유한상태머신; 및 오프셋 에러 보정 모드에서, 상기 출력코드의 로직연산 결과를 근거로 상기 상,하위의 스위칭부의 스위칭 동작을 제어하여, 상기 오프셋보정용 커패시터 어레이를 통해 상기 상,하위의 커패시터열의 상판전압이 해당 레벨로 결정되도록 하는 보정 로직부;를 포함하는 것을 특징으로 한다.
본 발명은 축차근사형 에이디씨의 오프셋 에러를 제거하기 위하여 별도의 외부 장치를 이용하는 것이 아니라, 간단한 로직을 추가하고 이미 사용되고 있는 커패시터형 디에이씨(DAC)의 스위칭 동작을 제어하여 아날로그 디지털 변환기의 오프셋 에러가 제거되도록 보정함으로써, 칩의 면적 증가나 비용 상승을 유발시키지 않고 축차근사형 에이디씨의 성능을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 의한 축차근사형 에이디씨의 블록도이다.
도 2는 종래 기술에 의한 축차근사형 에이디씨의 전달특성 그래프이다.
도 3은 본 발명의 실시예에 따른 축차근사형 에이디씨의 오프셋 에러 보정장치의 블록도이다.
도 4는 보정 로직부의 상세 회로도이다.
도 5는 축차근사형 로직부와 보정 로직부의 타이밍도이다.
도 6a 내지 도 8a는 오프셋 에러 보정과정에서 커패시터형 디에이씨의 등가회로도이다.
도 6b 내지 도 8b는 오프셋 에러 보정과정에서 축차근사형 로직부와 보정 로직부의 타이밍이다.
도 9는 아날로그 입력신호를 샘플링하기 위한 커패시터형 디에이씨의 스위칭 상태 회로도이다.
도 10은 커패시터형 디에이씨에서 아날로그 입력신호를 샘플링한 후 공통전압으로 변환하는 과정을 나타낸 회로도이다.
도 11은 오프셋 에러 보정용 커패시터 중 해당 커패시터에 연결된 스위치부의 구현예를 나타낸 회로도이다.
도 12 및 도 13은 스위칭 제어부의 회로도이다.
도 14 내지 도 16은 오프셋 에러 보정용 커패시터 어레이에서 오프셋 에러 보정용 커패시터들의 스위칭 상태를 나타낸 회로도이다.
도 17은 유한상태머신에서 출력되는 출력코드의 파형도이다.
도 18은 오프셋 에러 보정 전,후의 축차근사형 에이디씨의 출력코드의 시뮬레이션 파형도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 축차근사형 에이디씨의 오프셋 에러 보정장치의 블록도로서 이에 도시한 바와 같이, 커패시터형 디에이씨(31), 비교기(32), 축차근사형 로직부(33), 보정 로직부(34) 및 유한상태머신(FSM;I Finite State Machine) (35)을 포함한다.
본 발명의 실시예에 따른 축차근사형 에이디씨(SAR ADC)(30)에서 노멀 모드의 ADC 변환 동작은 통상의 ADC 변환동작과 동일하게 수행된다.
이때, 커패시터형 디에이씨(31)는 입력신호를 샘플링하고 상,하위 커패시터열의 커패시터(482Cu,256Cu, 128Cu,64Cu,32Cu,16Cu,8Cu,4Cu,2Cu,1Cu)의 하판(bottom plate)에 공급되는 전압을 제어하는 방식으로 상판(upper plate)의 전압을 변화시킨다. 여기서, 상기 Cu는 단위 커패시터를 의미하고 그 앞의 숫자는 단위 커패시터의 개수를 의미한다.
이를 위해 상기 커패시터형 디에이씨(31)는 상,하위 커패시터열의 커패시터들, 부스트랩드 스위치(SW1) 및 디지털코드에 따라 상기 커패시터들의 하판에 공급되는 전압을 스위칭하는 상,하위 스위칭부(31A)(31B)를 구비한다.
상기 상위 스위칭부(31A)는 상위 커패시터열의 커패시터의 하판에 공급되는 전압(VIP, VREF+,VREF-,VCM)을 스위칭하고, 스위칭부(31B)는 하위 커패시터열의 커패시터의 하판에 공급되는 전압(VIn,VREF -,VREF +,VCM)을 스위칭한다.
비교기(32)는 상기와 같은 스위칭(디코딩) 동작에 의해 변화되는 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털 코드(comp_out)를 생성한다.
축차근사형 로직부(33)는 상기와 같이 생성된 디지털 코드(comp_out)를 근거로 상기 디에이씨(31)의 상,하위 스위칭부(31A)(31B)의 스위칭 동작을 제어한다.
한편, 본 발명의 실시예에 따라 커패시터형 디에이씨(31)의 스위칭 동작을 제어하여 축차근사형 에이디씨(30)의 오프셋 에러를 보정하고 이에 의해 그 오프셋 에러가 제거되도록 하는 오프셋 에러 보정모드에 대하여 설명하면 다음과 같다.
이때, 입력신호를 샘플링한 후 공통전압(VCM)으로 변환 이후 MSB 커패시터가 아닌 MSB-1커패시터부터 LSB 커패시터까지 순차적으로 스위칭하고, MSB 커패시터는 스위칭하지 않는다.
상기 커패시터형 디에이씨(31)의 상,하위 커패시터열에서 MSB 커패시터인 512Cu가 16Cu,8Cu,4Cu,2Cu,482Cu로 나누어진 구조를 갖는다. 상기와 같이 분리된 MSB 커패시터 중에서 16Cu, 8Cu, 4Cu, 2Cu와 LSB-1 커패시터인 1Cu는 오프셋 에러 보정을 위한 커패시터로 사용된다. 이하, 상기 16Cu, 8Cu, 4Cu, 2Cu 및 1Cu를 '오프셋 에러 보정용 커패시터 어레이(Calibration Capacitor Array)'라 칭한다. 상기 오프셋 에러 보정용 커패시터 어레이는 노멀 모드에서 스위칭 동작하지 않고 오프셋 에러 보정모드에서 스위칭 동작한다.
상기 오프셋 에러 보정용 커패시터 어레이를 이용한 오프셋 에러 보정은 보정제어신호(CAL), 외부로부터 공급되는 신호(코드,EX_Fout) 등에 의하여 수행된다.
보정 로직부(34)는 외부클럭신호(EX_CLK)에 동기하여 보정제어신호(CAL)를 입력받아 오프셋 에러를 보정하는 동안 축차근사형 로직부(33)를 제어하기 위한 제어신호를 생성하여 출력한다.
도 4는 상기 보정 로직부(34)의 구현예를 나타낸 회로도로서 이에 도시한 바와 같이, 직렬 연결된 D형 플립플롭(D F/F1-D F/F6), 인버터(INV), 앤드게이트(AD1), (AD2) 및 오아게이트(OR)를 포함한다.
직렬 연결된 D형 플립플롭(D F/F1-D F/F6)은 보정제어신호(CAL) 및 외부클럭신호(EX_CLK)에 의해 동작한다. 인버터(INV)는 상기 D형 플립플롭(D F/F2)의 출력신호를 반전시켜 클럭오프신호(clks_off)를 출력한다. 앤드게이트(AD1)는 상기 D형 플립플롭(D F/F3)의 출력신호와 상기 D형 플립플롭(D F/F6)의 반전 출력신호를 앤드연산하여 샘플 보정신호(sample_cal)를 출력한다. 앤드게이트(AD2)는 상기 외부클럭신호(EX_CLK) 및 클럭오프신호(clks_off)를 앤드연산하여 클럭인신호(clks_in)를 출력한다. 오아게이트(OR)는 샘플보정신호(sample_cal) 및 샘플신호(sample)를 오아연산하여 스위칭제어신호(sample_s)를 출력한다.
도 5는 축차근사형 로직부(33)와 보정 로직부(34)의 타이밍도를 나타낸 것이다. 클럭오프신호(clks_off)는 앤드게이트(AD2)에서 외부클럭신호(EX_CLK)와 앤드연산되어 오프셋 에러 보정기간 동안 축차근사형 로직부(33)에 입력되는 클럭인신호(clks_in)를 '로우'로 만들어 축차근사형 에이디씨(30)로 하여금 정상동작을 하지 못하게 하는 역할을 한다.
이와 동시에 보정 로직부(34)의 내부에서, 상기 오아게이트(OR)로부터 출력되는 스위칭제어신호(sample_s)가 '하이'가 되어 부스트랩드 스위치(SW1)가 턴온된다. 이에 따라, 도 6a의 등가회로와 같이 상판에 전원전압(VDD)이 공급되는 상위 커패시터열과 상판에 접지전압(VSS)이 공급되는 하위커패시터열이 상기 부스트랩드 스위치(SW1)에 의해 서로 연결된다. 따라서, 축차근사형 에이디씨(30)는 전원전압(VDD)과 접지전압(VSS)에 대한 샘플링 동작을 시작한다. 상기 스위칭제어신호(sample_s)가 '하이'를 유지하는 동안 상기 부스트랩드 스위치(SW1)가 턴온 상태가 되므로 상위커패시터열의 상판노드전압(VDAC+)과 하위커패시터열의 상판노드전압(VDAC-)은 상기 부스트랩드 스위치(SW1)에 의하여 서로 연결된 상태로 유지된다.
상기 보정 로직부(34)로부터 출력되는 보정제어신호(vcm_cal)에 의하여 유한상태머신(35)이 동작되고, 이와 동시에 상기 보정제어신호(vcm_cal)에 의하여 샘플신호(sample)가 '로우'로 천이되어 상기 전원전압(VDD)과 접지전압(VSS)에 대한 샘플링 동작이 종료된다. 이때, 도 7b에서와 같이 샘플신호(sample)보다 외부클럭신호(EX_CLK)가 한 주기만큼 더 '하이' 상태로 유지되어 커패시터형 디에이씨(31)의 상,하위 커패시터열의 커패시터들이 방전된다.
이후, 보정 로직부(34)에서 클럭보정신호(clkc_cal)에 의해 첫 번째 주기의 비교기클럭신호(clkc)가 생성되어 비교기(32)에 공급됨과 동시에 유한상태머신(35) 내부의 플립-플롭의 클럭신호로 제공된다. 이때, 상기 비교기(32)는 상기 비교기클럭신호(clkc)에 의해 동작되어 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털 코드(comp_out)를 생성한다. 유한상태머신(35)은 상기 디지털 코드(comp_out)에 따라 커패시터형 디에이씨(31)의 상,하위 스위칭부(31A)(31B)의 스위칭 동작을 제어하기 위한 출력코드(Fout)를 출력한다. 보정 로직부(34)는 상기 출력코드(Fout)에 따라 상,하위 스위칭부(31A)(31B)의 스위칭 동작을 제어하여 오프셋 에러 보정과정이 시작된다. 도면 8a는 오프셋 에러 보정과정에서 공통전압(VCM)이 비교기(32)의 비반전입력단자와 반전입력단자에 각기 공급되는 경로를 나타낸 회로이다.
도 9는 오프셋 에러 보정모드에서, 아날로그 입력신호(입력전압)를 샘플링하기 위한 커패시터형 디에이씨(31)의 스위칭 상태를 나타낸 회로도이다.
이때, 오프셋 에러 보정을 위해 부스트랩드 스위치(SW2),(SW3)를 스위칭하여 입력전압(Vip) 대신 전원전압(VDD)을 샘플링하고, 입력전압(Vin) 대신 접지전압(VSS)을 생플링한다. 그리고, 부스트랩드 스위치(SW1)를 턴온시켜 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 서로 연결한다.
도 10은 커패시터형 디에이씨(31)에서 아날로그 입력신호를 샘플링한 후，공통전압(VCM)으로 변환하는 과정을 나타낸 회로도이다. 입력신호에 대한 샘플링 동작이 완료되면 상,하위 커패시터열의 하판은 공통전압(VCM)으로 스위칭된다. 이때, 부스트랩드 스위치(SW1)의 연결상태를 유지함으로써, 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)이 공통전압(VCM)으로 유지된다. 이후, 상기 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 분리하고, 비교기(32)는 상기 분리된 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털코드(comp_out)를 생성한다.
유한상태머신(35)은 상기 비교기(32)로부터 공급되는 디지털코드(comp_out)에 따라 출력코드(Fout)를 결정한다. 상기 출력코드 Fout[5:0]의 초기값은 6b'100OOO 이다. 비교기(32)의 출력이 '하이'이면 Fout[5:0]이 +1(+6b'OOO00l)이 되고，'로우'이면 Fout[5:0]이 -1(+6b'111111) 된다.
보정 로직부(34)는 상기 출력코드 Fout[5:0]의 MSB와 나머지 5비트의 로직연산 결과를 근거로 하여 커패시터형 디에이씨(31) 내부의 상,하위 오프셋 에러 보정용 커패시터(Cc1),(Cc2)에 대한 스위칭을 결정한다. 도 11은 상기 오프셋 에러 보정용 커패시터(Cc1),(Cc2)에 연결된 스위치부의 구현예를 나타낸 것이다. 여기서, 스위치부(31A_CAL)는 상위 스위치부(31A)의 스위치들 중에서 오프셋 에러 보정용 커패시터 어레이(16Cu, 8Cu, 4Cu, 2Cu 및 1Cu) 중 어느 하나의 커패시터에 연결된 스위치를 의미하고, 스위치부(31B_CAL)는 하위 스위치부(31B)의 스위치들 중에서 오프셋 에러 보정용 커패시터 어레이(16Cu, 8Cu, 4Cu, 2Cu 및 1Cu) 중 어느 하나의 커패시터에 연결된 스위치를 의미한다.
상기 오프셋 에러 보정용 커패시터(Cc1),(Cc2)는 상기 오프셋 에러 보정용 커패시터 어레이(16Cu, 8Cu, 4Cu, 2Cu 및 1Cu) 중에서 어느 하나의 커패시터이다.
도 12는 상기 출력코드(Fout)에 따라 상기 도 11에서 기준전압(VREF +),(VREF -)을 스위칭하기 위한 스위칭제어신호(CPC_0-CPC_4),(CMC _0-CMC _4)를 생성하는 스위칭 제어부(34A)의 회로도를 나타낸 것이다.
이를 위해 상기 스위칭 제어부(34A)는 출력코드(Fout[0],Fout[5]),(Fout[1], Fout[5]),(Fout[2], Fout[5]),(Fout[3], Fout[5]),(Fout[4],Fout[5])를 각각 낸드연산하는 낸드게이트열(ND11-ND15)로 이루어진 제1낸드게이트열; 및 상기 낸드게이트(ND11)의 출력신호와 공통전압스위칭바제어신호(/S10)를 노아연산하여 스위칭제어신호(CPC_0)를 출력하는 노아게이트(NOR11) 및 상기 낸드게이트(ND12),(ND13), (ND14), (ND15)의 출력신호와 공통전압스위칭바제어신호(/S0)를 각각 노아연산하여 스위칭제어신호(CPC_1),(CPC_2), (CPC_3),(CPC_4)를 각기 출력하는 노아게이트(NOR12), (NOR13),(NOR14),(NOR15)로 이루어진 제1노아게이트열;을 구비한다.
또한, 상기 스위칭 제어부(34A)는 바출력코드(/Fout[0],/Fout[5]), (/Fout [1],/Fout[5]),(/Fout[2],/Fout[5]),(/Fout[3],/Fout[5]),(/Fout[4],/Fout[5])를 각각 낸드연산하는 낸드게이트(ND21-ND25)로 이루어진 제2낸드게이트열; 상기 낸드게이트(ND21)의 출력신호와 공통전압스위칭바제어신호(/S10)를 노아연산하여 스위칭제어신호(CMC_0)를 출력하는 노아게이트(NOR21) 및 상기 낸드게이트(ND22), (ND23),(ND24),(ND25)의 출력신호와 공통전압스위칭바제어신호(/S0)를 각각 노아연산하여 스위칭제어신호(CMC_1),(CMC_2),(CMC_3),(CMC_4)를 각기 출력하는 노아게이트(NOR22), (NOR23),(NOR24),(NOR5)로 이루어진 제2노아게이트열;을 구비한다.
도 13은 상기 스위칭제어신호(CPC_0-CPC_4),(CMC _0-CMC _4)에 따라 상기 도 11에서 공통전압(VCM)을 스위칭하기 위한 스위칭바제어신호(/SC_0-/SC_4)를 생성하는 스위칭 제어부(34B)의 회로도를 나타낸 것이다. 상기 설명에서와 같이 본 발명의 실시예에서는 기준전압(VREF+)으로서 전원전압(VDD)이 사용되고, 기준전압(VREF-)으로서 접지전압(VSS)이 사용된다. 상기 스위칭 제어부(34A),(34B)는 상기 보정 로직부(34)의 내부에 위치할 수 있다.
이를 위해, 상기 스위칭 제어부(34B)는 스위칭제어신호(CMC_0,CPC_0)를 노아연산하는 노아게이트(NOR31) 및 스위칭제어신호(CMC_1,CPC_1),(CMC_2,CPC_2),(CMC_3,CPC_3), (CMC_4,CPC_4)를 각기 노아연산하는 노아게이트(NOR32),(NOR33),(NOR34),(NOR35)로 이루어진 제3노아게이트열; 상기 노아게이트(NOR31)의 출력신호와 공통전압스위칭바제어신호(/S10)를 낸드연산하여 스위칭바제어신호(/SC_0)를 출력하는 낸드게이트(ND31) 및 상기 노아게이트(NOR32),(NOR33), (NOR34),(NOR35)의 출력신호와 공통전압스위칭제어신호(S10)를 낸드연산하여 스위칭바제어신호(/SC_1),(/SC_2),(/SC_3), (/SC_4)를 각기 출력하는 낸드게이트(ND32),(ND33),(ND34),(ND55)로 이루어진 제3낸드게이트열;을 구비한다.
도 12 또는 도 13에서 스위칭제어신호(CPC_N),(CMC _N)는 N번째 오프셋 에러 보정용 커패시터(CC)에 기준전압(VREF+),(VREF-)을 공급하거나 기준전압(VREF-), (VREF+)을 공급하기 위한 스위칭제어신호이다. 그리고, 스위칭제어신호(SC_N)는 N번째 오프셋 에러 보정용 커패시터(CC)에 공통전압(VCM)을 공급하기 위한 스위칭제어신호이다. S0과 S10은 정상 동작 시 오프셋 에러 보정용 커패시터를 제외한 MSB 커패시터와 마지막 커페시터에 공통전압(VCM)을 공급하기 위해 사용되는 공통전압스위칭제어신호이다. 본 발명의 실시예에서는 입력하고자 하는 입력신호들 중에서 절반의 입력신호가 입력되었을 때 ADC 변환과정이 수행되므로, 상기 공통전압스위칭제어신호(S0,S10)는 아날로그 입력신호에 대한 샘플링 동작이 끝나는 시점에서 '하이'가 되고, 이에 의해 해당 커패시터에 공통전압(VCM)이 공급된다. 오프셋 에러 보정과정이 시작되면 도 5에서와 같이 샘플신호(sample)가 '로우'로 천이되어 인액티브(inactive)됨과 동시에 상기 공통전압스위칭제어신호(S0,S10)가 '하이'로 액티브된다.
공통전압스위칭제어신호(S0,S10)가 '하이'로 되면 도 12의 노아게이트(NOR11-NOR15),(NOR21-NOR25)와 도 13의 낸드게이트(ND31-ND35)는 인버터로 동작한다. 이때, 출력코드 Fout[5:0]에 대한 로직연산으로 결정되는 스위칭제어신호는 다음의 [수학식 1]과 같이 표시할 수 있으며, 다음의 [수학식 2]는 N번째의 오프셋 에러 보정용 커패시터를 나타낸 것이다.
Figure 112016053193484-pat00001
Figure 112016053193484-pat00002
오프셋 에러를 보정하는 기간 동안 상기 공통전압스위칭제어신호(S0,S10)는 '하이'를 유지하기 때문에 출력코드 Fout[5:0]의 로직연산 결과에 따른 스위칭제어신호(CPC_N),(CMC_N),(SC_N)를 오프셋 에러 보정용 커패시터(Cc)의 스위칭제어신호로 전달할 수 있다.
오프셋 에러 보정이 종료된 후 ADC 정상모드에서도 상기 공통전압스위칭제어신호(S0,S10)는 스위칭하지 않는 오프셋 에러 보정용 커패시터 어레이 즉, MSB 커패시터와 마지막 커패시터를 대상으로 하는 스위칭제어신호이므로, 아날로그 입력신호를 샘플링한 후 10번의 ADC 변환과정이 수행되는 동안에도 이전의 논리값이 그대로 유지되어 이전 오프셋 에러 보정기간에 결정된 스위칭제어신호(CPC_N), (CMC_N),(SC_N)를 오프셋 에러 보정용 커패시터(Cc)의 스위칭제어신호로 전달할 수 있다.
도 14는 축차근사형 에이디씨(30)에 오프셋 에러가 존재하여 오프셋 보정과정을 진행하는 경우, 비교기(32)의 입력을 공통전압(VCM)으로 변환 후 비교기(32)의 출력이 '하이'가 되었을 때 첫 번째 DAC 변환과정에서의 스위칭 상태를 예시적으로 나타낸 회로도이다. 오프셋 에러 보정과정에서 입력신호의 샘플링 동작과 공통전압(VCM)으로 변환 이후의 스위칭은 해당 오프셋 에러 보정용 커패시터에 대해서만 수행된다. 공통전압(VCM)으로의 변환 이후 상기 비교기(32)에서 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하는 경우, 첫 번째 비교 단계에서 상위 커패시터열의 상판전압(VDAC+)이 하위 커패시터열의 상판전압(VDAC-)보다 높아 상기 비교기(32)로부터 '하이'가 출력되면 출력코드 Fout[5:0] = 6b'100001 이 된다. 상기 출력코드 Fout[ 5:0]에 의해 상기 스위칭 제어부(34A),(34B)에서 결정된 스위칭제어신호의 논리값은 CPC_0= 1, SC_4 = SC_3 = SC_2 = SC_1 = 1 이 되고, 나머지의 스위칭제어신호의 논리값은 0이 된다. 상기와 같이 결정된 스위칭제어신호의 논리값에 의하여, 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터(1Cu)의 하판에 접지전압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터(1Cu)의 하판에는 전원전압(VDD)이 공급되도록 스위칭되며, 나머지의 커패시터들의 하판에는 공통전압(VCM)이 공급되는 상태가 유지되도록 스위칭된다.
도 15의 (a),(b)는 상기 비교기(32)에서 계속해서 '하이'가 출력되는 경우, 두 번째, 세 번째 DAC 변환과정에서의 스위칭 상태를 예시적으로 나타낸 회로도이다. 즉, 도 15의 (a)는 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터(1Cu)의 하판에 공통전압(VCM)이 공급되도록 스위칭됨과 아울러 커패시터(2Cu)의 하판에 접지전압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터(1Cu)의 하판에 공통전압(VCM)이 공급되도록 스위칭됨과 아울러 커패시터(2Cu)의 하판에 전원전압(VDD)이 공급되도록 스위칭된 것을 나타낸 것이다. 도 15의 (b)는 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터(1Cu),(2Cu)의 하판에 접지전압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터(1Cu),(2Cu)의 하판에 전원전압(VDD)이 공급되도록 스위칭된 것을 나타낸 것이다.
이후, 상기와 같은 오프셋 에러 보정과정을 계속 진행하는 경우, 비교기(32)에서 계속해서 '하이'가 출력되면 총 32번의 비교과정이 종료된 후 오프셋 에러 보정용 커패시터 어레이에서 오프셋 에러 보정용 커패시터들의 스위칭 상태는 도 16과 같이 된다. 즉, 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터들의 하판에 접지전압압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터들의 하판에 전원전압(VDD)이 공급되도록 스위칭된다. 이와 같은 스위칭 동작에 의해 최종적으로 결정된 출력코드 Fout[5:0]은 미리 마련된 저장공간에 저장된다.
상기와 같은 일련의 오프셋 에러 보정과정이 모두 종료되면，축차근사형 에이디씨(30)는 초기화된 후 노멀모드의 ADC 변환동작이 진행된다. 이 때, 오프셋 에러 보정용 커패시터 어레이에서 오프셋 에러 보정용 커패시터들은 상기 아날로그 입력신호를 샘플링하고, 출력코드 Fout[5:0]에 의해 결정된 스위칭 상태를 계속 유지하게 된다.
도 17은 오프셋 에러 보정과정 전후의 Fout[5:0]의 출력파형을 나타낸 것이다. 즉, 6b'100000으로 시작하여 오프셋 에러를 보정하는 동안 증감(up/down)되다가 최종코드 6b'101011로 결정된 후 계속 유지되는 것을 알 수 있다.
도 18은 비교기(32)의 일측 입력단자에 오프셋 에러 전압이 존재할 때，오프셋 에러 보정 전과 보정 후의 축차근사형 에이디씨(30)의 출력코드 D[9:0]의 시뮬레이션 파형을 나타낸 것이다. 즉, 입력전압을 Vip = 3/4 VDD로 공급하고, Vin = 1/4 VDD로 공급하였을 때, 이상적인 출력 코드는 10b'11111 11111 이지만, 오프셋 에러로 인해 10b'11111 10101 이 출력되는 것을 나타낸 것이다. 하지만, 상기와 같은 오프셋 에러 보정 과정을 거치게 되면 축차근사형 에이디씨(30)의 출력은 이상적인 출력코드인 10b'11111 11111로 보정된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
31 : 커패시터형 디에이씨 32 : 비교기
33 : 축차근사형 로직부 34 : 보정 로직부
35 : 유한상태머신

Claims (8)

  1. 상,하위의 커패시터열 및 상,하위의 스위칭부를 구비한 후 노멀 모드에서는 상기 커패시터열에서 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하고, 오프셋 에러 보정모드에서는 상기 상,하위의 커패시터열의 오프셋보정용 커패시터 어레이에서 상기 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하는 커패시터형 디에이씨;
    상기 노멀 모드 및 상기 오프셋 에러 보정 모드에서 상기 상,하위 커패시터열의 상판전압을 비교하여 그에 따른 디지털 코드를 출력하는 비교기;
    오프셋 에러 보정 모드에서, 상기 디지털 코드에 따라 상기 상,하위의 스위칭부의 스위칭 동작을 제어하기 위한 출력코드를 결정하는 유한상태머신; 및
    오프셋 에러 보정 모드에서, 상기 출력코드의 로직연산 결과를 근거로 상기 상,하위의 스위칭부의 스위칭 동작을 제어하여, 상기 오프셋보정용 커패시터 어레이를 통해 상기 상,하위의 커패시터열의 상판전압이 해당 레벨로 결정되도록 하는 보정 로직부;를 포함하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
  2. 제1항에 있어서, 상기 오프셋보정용 커패시터 어레이는
    상기 상,하위의 커패시터열 중에서 MSB 커패시터로부터 분리된 복수개의 커패시터와 LSB 커패시터인 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
  3. 제2항에 있어서, 상기 MSB 커패시터로부터 분리된 복수개의 커패시터는
    상기 상,하위 커패시터열에서 MSB 커패시터가 512Cu인 경우, 16Cu,8Cu,4Cu,2Cu의 커패시터 및 LSB의 커패시터 1Cu인 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
  4. 제1항에 있어서, 상기 상위의 스위칭부는
    상위 오프셋 에러 보정용 커패시터의 하판에 정극성의 기준전압, 부극성의 기준전압, 입력전압 및 공통전압을 전달하기 위한 복수 개의 모스 트랜지스터를 구비한 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
  5. 제1항에 있어서, 상기 하위의 스위칭부는
    하위 오프셋 에러 보정용 커패시터의 하판에 정극성의 기준전압, 부극성의 기준전압, 입력전압 및 공통전압을 전달하기 위한 복수 개의 모스 트랜지스터를 구비한 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
  6. 제4항 또는 제5항에 있어서, 상기 복수 개의 모스 트랜지스터는 상기 보정 로직부로부터 공급되는 스위칭제어신호에 의해 스위칭 동작하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
  7. 제6항에 있어서, 상기 보정 로직부는
    각각의 출력코드를 각기 낸드연산하는 제1낸드게이트열;
    상기 제1낸드게이트열의 출력신호들과 공통전압스위칭바제어신호를 각각 노아연산하여 스위칭제어신호(CPC_0-CPC_4)를 출력하는 제1노아게이트열;
    바출력코드를 각기 낸드연산하는 제2낸드게이트열;
    상기 제2낸드게이트열의 출력신호들과 공통전압스위칭바제어신호를 각기 노아연산하여 스위칭제어신호(CMC _0-CMC _4)를 출력하는 제2노아게이트열;
    스위칭제어신호(CMC _0,CPC_0~CMC _4,CPC_4)를 각기 노아연산하는 제3노아게이트열; 및
    상기 제3노아게이트열의 출력신호들과 공통전압스위칭제어신호를 낸드연산하여 스위칭바제어신호(/SC_0~ /SC_4)를 출력하는 제3낸드게이트열;을 포함하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
  8. 제1항에 있어서, 상기 보정 로직부는
    직렬 연결되어 보정제어신호 및 외부클럭신호에 의해 동작하는 복수 개의 D형 플립플롭;
    상기 복수 개의 D형 플립플롭의 중간 출력신호를 반전시켜 클럭오프신호를 출력하는 인버터;
    상기 복수 개의 D형 플립플롭의 또 다른 중간 출력신호와 상기 D형 플립플롭의 최종단 반전 출력신호를 앤드연산하여 샘플 보정신호를 출력하는 제1앤드게이트;
    상기 외부클럭신호 및 클럭오프신호를 앤드연산하여 클럭인신호를 출력하는 제2앤드게이트; 및
    샘플보정신호 및 샘플신호를 오아연산하여 스위칭제어신호를 출력하는 오아게이트;를 포함하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
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