KR20220154521A

KR20220154521A - 커패시터 분리를 이용한 연속 근사 레지스터 아날로그 디지털 변환기 및 이의 동작 방법

Info

Publication number: KR20220154521A
Application number: KR1020210062167A
Authority: KR
Inventors: 양병도; 최영락
Original assignee: 충북대학교 산학협력단
Priority date: 2021-05-13
Filing date: 2021-05-13
Publication date: 2022-11-22
Also published as: KR102548508B1

Abstract

커패시터 분리를 이용한 연속 근사 레지스터 아날로그 디지털 변환기 및 이의 동작 방법을 개시한다.
본 개시의 일 측면에 의하면, 아날로그 신호를 디지털 코드로 변환하는 연속 근사 레지스터 아날로그 디지털 변환기로서, 적어도 하나의 상위 어레이 및 종단 커패시터(terminal capacitor)를 포함하되, 상기 적어도 하나의 상위 어레이는 적어도 하나의 커패시터를 포함하며, 상기 디지털 코드의 적어도 하나의 상위 비트에 각각 대응하도록 구성된 커패시터 어레이(capacitor array); 및 상기 종단 커패시터 또는 상기 디지털 코드의 최하위 비트(LSB: Least Significant Bit)와 상이한 값을 가지는 비트(이하, 대상비트)에 대응하는 상위 어레이의 하단에 인가되는 전압을 변경시켜 보정코드를 결정하고, 상기 보정코드를 이용하여 상기 디지털 코드를 보정한 출력코드를 출력하는 SAR 제어부를 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기를 제공한다.

Description

커패시터 분리를 이용한 연속 근사 레지스터 아날로그 디지털 변환기 및 이의 동작 방법{Successive-Approximation-Register Analog-to-Digital-Converter Using Capacitor Split And Operating Method thereof}

본 개시는 커패시터 분리를 이용한 연속 근사 레지스터 아날로그 디지털 변환기 및 이의 동작 방법에 관한 것이다.

이 부분에 기술된 내용은 단순히 본 발명에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.

아날로그-디지털 변환기(ADC: Analog to Digital Converter)는 아날로그 형태의 입력 신호를 디지털 형태의 출력 신호로 바꾸는 회로를 의미한다.

연속 근사 레지스터 ADC(SAR ADC: Successive-Approximation-Register ADC)는 아날로그 입력과 비교할 기준전압을 순차적으로 변화시켜 가면서 아날로그 입력에 최대한 가까운 디지털 출력 값을 찾아가는 형태의 ADC로, 순차 비교형 ADC 또는 연속 근사형 ADC 라고도 부른다.

SAR ADC는 아날로그 입력과 비교할 기준전압을 순차적으로 변화시키기 위해, 디지털-아날로그 변환기(Capacitor Digital-to-Analog-Converter)를 구비하게 되는데, 전하 재분배 원리에 기반하여 아날로그 입력 및 기준전압에 대응하는 비교전압을 형성하는 커패시터 어레이(capacitor array)가 주로 사용되며, 커패시터 DAC라고도 한다.

SAR ADC의 해상도를 1 비트 증가시키기 위해서는, 일반적으로, 커패시터 어레이의 커패시턴스가 2 배 커져야 하는데, 커패시턴스가 커짐에 따라 비교전압이 안정화되는데 필요한 정착 시간(settling time)도 증가하게 된다. 이러한 정착 시간이 충분히 보장되지 않는 경우, 비교전압이 안정화되지 않은 상태에서 디지털 출력 값을 결정하게 되므로, 측정오차(measurement error)가 자주 발생하게 되어 고속·고해상도 SAR ADC 구현이 어렵다는 문제점이 있다.

본 개시는, 상위 비트에 대응하는 커패시터로부터 분리된 보정 커패시터를 이용하여 측정오차를 보정함으로써 고속·고해상도 구현이 가능한 SAR ADC 및 그 동작방법을 제공하는 데 주된 목적이 있다.

본 개시의 일 측면에 의하면, 아날로그 신호를 디지털 코드로 변환하는 연속 근사 레지스터 아날로그 디지털 변환기로서, 적어도 하나의 상위 어레이 및 종단 커패시터(terminal capacitor)를 포함하되, 상기 적어도 하나의 상위 어레이는 적어도 하나의 커패시터를 포함하며, 상기 디지털 코드의 적어도 하나의 상위 비트에 각각 대응하도록 구성된 커패시터 어레이(capacitor array); 및 상기 종단 커패시터 또는 상기 디지털 코드의 최하위 비트(LSB: Least Significant Bit)와 상이한 값을 가지는 비트(이하, 대상비트)에 대응하는 상위 어레이의 하단에 인가되는 전압을 변경시켜 보정코드를 결정하고, 상기 보정코드를 이용하여 상기 디지털 코드를 보정한 출력코드를 출력하는 SAR 제어부를 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기를 제공한다.

본 개시의 다른 측면에 의하면, 적어도 하나의 커패시터를 포함하며 디지털 코드의 적어도 하나의 상위 비트에 각각 대응하는 적어도 하나의 상위 어레이 및 종단 커패시터를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기의 동작방법으로서, 아날로그 신호에 대응하는 디지털 코드를 결정하는 과정; 상기 종단 커패시터 또는 상기 디지털 코드의 최하위 비트(LSB: Least Significant Bit)와 상이한 값을 가지는 비트에 대응하는 상위 어레이의 하단전압을 변경시켜 보정코드를 결정하는 과정; 및 상기 보정코드를 이용하여 상기 디지털 코드를 보정한 출력코드를 출력하는 과정을 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기의 동작방법을 제공한다.

이상에서 설명한 바와 같이 본 개시의 실시예에 의하면, 상위 비트에 대응하는 커패시터로부터 분리된 보정 커패시터를 이용하여 측정오차를 보정함으로써 고속·고해상도 SAR ADC를 구현할 수 있다는 효과가 있다.

도 1은 본 개시의 일 실시예에 따른 SAR ADC를 나타내는 구성도이다.
도 2는 본 개시의 일 실시예에 따른 커패시터 어레이의 구조를 나타내는 예시도이다.
도 3은 본 개시의 일 실시예에 따른 SAR ADC의 동작을 설명하기 위한 순서도이다.
도 4a 내지 도 4d는 본 개시의 일 실시예에 따른 5 비트 SAR ADC의 동작을 나타내는 신호 흐름도이다.
도 5는 본 개시의 다른 실시예에 따른 커패시터 어레이의 구조를 나타내는 예시도이다.

이하, 본 개시의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 1은 본 개시의 일 실시예에 따른 SAR ADC를 나타내는 구성도이다.

도 1을 참조하면, 본 개시의 일 실시예에 따른 SAR ADC(Successive-Approximation-Register Analog-to-Digital-Converter, 10)는 S/H 스위치부(Sample-and-hold switch unit, 100), 제1 및 제2 커패시터 어레이(capacitor array, 110_p 및 110_n), 제1 및 제2 스위치 어레이(switch array, 120_p 및 120_n) 및 제1 및 제2 차지펌프(charge pump, 130_p 및 130_n), 비교기(comparator, 140) 및 SAR 제어부(SAR control unit, 150)를 전부 또는 일부 포함한다. 도 1에 도시된 모든 구성이 필수 구성요소는 아니며, 다른 실시예에서 SAR ADC(10)에 포함된 일부 구성이 추가, 변경 또는 삭제될 수 있다. 예를 들어, 본 개시의 다른 실시예에 따르면, 제1 및 제2 차지펌프(130_p 및 130_n)를 포함하지 않을 수 있다.

S/H 스위치부(100)는 SAR 제어부(150)의 제어에 대응하여, 제1 입력신호(V_INp)와 제2 입력신호(V_INn)를 각각 제1 커패시터 어레이(110_p) 및 제2 커패시터 어레이(110_n)에 샘플링(sampling) 및 홀드(hold)시킨다. 샘플링이란 아날로그 입력신호인 제1 입력신호(V_INp)와 제2 입력신호(V_INn)를 각각 제1 커패시터 어레이(110_p) 및 제2 커패시터 어레이(110_n)에 충전시키는 것을 의미한다. 예를 들어, S/H 스위치부(100)가 온(on)되면, 제1 커패시터 어레이(110_p) 및 제2 커패시터 어레이(110_n)의 일단에 제1 입력신호(V_INp) 및 제2 입력신호(V_INn)가 인가된다. 이에 따라, 제1 커패시터 어레이(110_p) 및 제2 커패시터 어레이(110_n)에 각각 제1 입력신호(V_INp) 및 제2 입력신호(V_INn)에 대응하는 전하가 충전된다. 이후, S/H 스위치부(100)가 오프(off)되면, 제1 커패시터 어레이(110_p) 및 제2 커패시터 어레이(110_n)에 충전된 전하가 유지된다.

한편, 도 1에서는, 커패시터의 상단(top plate)으로 제1 입력신호(V_INp) 및 제2 입력신호(V_INn)가 인가되는 탑 플레이트 샘플링(top plate sampling) 기법이 적용된 예를 도시하고 있으나 본 개시가 이에 한정되는 것은 아니다. 즉, 본 개시의 다른 실시예에서는 바텀 플레이트 샘플링(bottom plate sampling) 기법이 적용될 수도 있다.

도 2는 본 개시의 일 실시예에 따른 커패시터 어레이의 구조를 나타내는 예시도이다.

도 2의 구조는 제1 및 제2 커패시터 어레이(110_p 및 110_n), 제1 및 제2 스위치 어레이(120_p 및 120_n) 및 제1 및 제2 차지펌프(130_p 및 130_n)에 동일하게 적용될 수 있다. 본 개시에서, 식별부호 '_p'는 제1 커패시터 어레이(110_p)와 관련된 구성/신호임을 의미하고, 식별부호 '_n'은 제2 커패시터 어레이(110_n)와 관련된 구성/신호임을 의미한다. 이하, 도 2를 설명함에 있어, 제1 및 제2 커패시터 어레이(110_p 및 110_n)와 관련된 구성/신호들에 공통으로 적용되는 내용에는 식별부호 '_p' 또는 '_n'를 생략한다.

도 2에 나타나듯이, 본 개시의 일 실시예에 따른 커패시터 어레이(110)는 상위 어레이(200) 및 하위 어레이(250)를 포함하며, 상위 어레이(200) 및 하위 어레이(250)는 각각 복수개의 커패시터들을 포함한다. 상위 어레이(200) 및 하위 어레이(250)에 포함된 커패시터들의 일단(이하, '커패시터 어레이(110)의 상단')은 공통으로 연결되어 비교기(140)의 일단 예컨대, 반전 단자 또는 비반전 단자)에 연결된다. 커패시터 어레이(110)를 구성하는 커패시터의 총 개수는 해상도(resolution) 및 스위칭 기법(switching technique) 등에 따라 결정될 수 있다.

상위 어레이(200)는 N 비트 디지털 출력의 최상위 비트(MSB: Most Significant Bit)에 대응되며, 하위 어레이(250)에 포함된 커패시터(C_N-1~C₁) 각각은 차상위비트부터 최하위 비트(LSB: Least Significant Bit)까지의 비트 중 하나에 대응된다. 본 개시에서, k(k는 N보다 작은 자연수)번째 비트(B_k)에 대응되는 커패시터(C_k)는, 기결정된 k번째 비트 값에 의해 하단에 인가되는 기준전압이 변경될 수 있는 커패시터를 의미하며, MSB(B_N)에 대응하는 커패시터는 상위 어레이(200)에 포함된 커패시터들 전부를 의미한다.

상위 어레이(200)의 커패시턴스 및 하위 어레이(250)에 포함된 커패시터들의 커패시턴스(capacitance)는 대응하는 비트에 의해 정의된다. 단위 커패시턴스(unit capacitance)를 C라 할 때, MSB(B_N)에 대응하는 상위 어레이(200)의 커패시턴스는 2^N-2C이고, 그 다음 비트(B_N _- ₁)에 대응하는 커패시터(C_N _- ₂)의 커패시턴스는 2^N-3C이다. 이러한 순으로 세 번째 비트(B₃)에 대응하는 커패시터(C₃)의 커패시턴스는 2C가 되고, 두 번째 비트(B₂)에 대응하는 커패시터(C₂)의 커패시턴스는 C가 된다. 한편, LSB(B₁)에 대응하는 커패시터(C₁)의 커패시턴스는 두 번째 비트(B₂)에 대응하는 커패시터(C₂)의 커패시턴스인 C와 같다. 이하에서는, LSB에 대응하는 커패시터(C₁)를 종단 커패시터(terminal capacitor)라 한다.

상위 어레이(200)는 MSB(B_N)에 대응하는 커패시턴스(예컨대, 2^N-2C)를 갖는 커패시터에서 적어도 하나의 보정 커패시터(C_calM~C_cal1)가 분리된 형태를 가진다. 다시 말해, 상위 어레이(200)는 적어도 하나의 보정 커패시터(C_calM~C_cal1) 및 잔여 커패시터(C_{N_res})를 포함한다. 각 보정 커패시터(C_calM~C_cal1)의 커패시턴스는, 바람직하게는 단위 커패시턴스 C와 동일하나, 이에 한정되는 것은 아니며 적용되는 스위칭 기법 등에 따라 달라질 수 있다. 잔여 커패시터(C_N _{_res})의 커패시턴스는 상위 어레이(200)의 전체 커패시턴스에서 적어도 하나의 보정 커패시터(C_calM~C_cal1)의 커패시턴스를 제한 값으로 정의된다. 다시 말해, SAR ADC(10)의 해상도가 N 비트이고, 상위 어레이(200) 내 보정 커패시터(C_calM~C_cal1)의 개수가 M 개인 경우, 잔여 커패시터(C_{N_res})의 커패시턴스는 (2^N-2-M)C가 된다.

표 1은 SAR ADC(10)의 해상도가 10 비트이고, 상위 어레이(200) 내 보정 커패시터(C_calM~C_cal1)의 개수가 2개인 경우, 각 커패시턴스의 가중치를 예시한 표이다.

Bit

B₁₀

B₉

B₈

B₇

B₆

B₅

B₄

B₃

B₂

B₁

Cap

C_cal2

C_cal1

C_{10_res}

C₉

C₈

C₇

C₆

C₅

C₄

C₃

C₂

C₁

Weight

2⁰=1

2⁸-2=254

2⁷=128

2⁶=64

2⁵=32

2⁴=16

2³=8

2²=4

2¹=2

2⁰=1

한편, 커패시터 어레이(110)의 총 커패시턴스 및/또는 각 커패시턴스의 가중치는 구현예에 따라 달라질 수 있다. 예를 들어, 도 2에서는 커패시터 어레이(110)가 이진 가중치(binary weight)를 가지는 것으로 도시하고 있으나, 실시예에 따라 커패시터 어레이(110)는 비이진 가중치(non-binary weight)를 가질 수도 있다.

스위치 어레이(120)는 복수개의 스위치를 포함한다. 복수개의 스위치의 일단은 각각 종단 커패시터(C₁)를 제외한 나머지 커패시터들의 하단에 연결된다. 복수개의 스위치의 타단은 SAR 제어부(150)의 제어에 대응하여, 제1 기준전압(V_REF) 또는 제2 기준전압(GND)에 연결될 수 있다. 본 개시에서, k 번째 비트(B_k)에 대응하는 커패시터의 하단에 연결된 스위치를 k 번째 비트(B_k)에 대응하는 스위치라고 한다. MSB(B_N)에 대응하는 스위치는, 상위 어레이(200)에 포함된 커패시터들의 하단에 연결된 스위치(S_calM~S_cal1 및 S_{N_res}) 전부를 의미할 수 있다. 본 개시에서, 보정 스위치는, MSB(B_N)에 대응하는 스위치 중 보정 커패시터(C_calM~C_cal1)의 하단에 연결된 스위치(S_calM~S_cal1)를 의미할 수 있다.

차지펌프(130)는 종단 커패시터(C₁)의 하단에 연결된다. 차지펌프(130)는 SAR 제어부(150)의 제어에 대응하여, 종단 커패시터(C₁)의 하단전압(V_CP)을 상승시킨다. 바람직하게는, 차지펌프(130)는 보정 커패시터(C_calM~C_cal1)의 개수에 대응하는 레벨만큼 종단 커패시터(C₁)의 하단전압(V_CP)을 상승시킬 수 있다. 예컨대, M이 2인 경우, 차지펌프(130)는 종단 커패시터(C₁)의 하단전압(V_CP)을 제1 기준전압(V_REF) 또는 제1 기준전압의 2배(2*V_REF)로 상승시킬 수 있다. 한편, 차지펌프(130)의 구성 및 동작은 해당 분야에서 일반적인 바, 구체적인 설명은 생략하도록 한다.

다시 도 1을 참조하면, 비교기(140)는 제1 입력단(+), 제2 입력단(-) 및 출력단을 가지며, 제1 입력단과 제2 입력단은 제1 커패시터 어레이(110_p) 및 제2 커패시터 어레이(110_n)의 상단과 각각 연결된다. 비교기(140)는 제1 입력단의 전압 및 제2 입력단의 전압, 즉, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_n})을 비교한 결과를 SAR 제어부(150)로 출력한다.

SAR 제어부(150)는 비교기(140)의 출력을 기초로, N 비트의 디지털 코드 <B_N:B₁>를 결정한다. SAR 제어부(150)는 k번째 비트(B_k)의 값을 기초로 해당 비트에 대응하는 스위치를 제어한다. 이에 따라, 제1 커패시터 어레이(110_p)의 상단전압(V_{Ctop_p}) 및/또는 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_n})이 변경되고, SAR 제어부(150)는 비교기(140)의 다음 출력을 이용하여 다음 비트(B_k _- ₁)를 결정한다.

SAR 제어부(150)는 아날로그 입력신호(V_INp 및 V_INn)와 디지털 코드 <B_N:B₁> 간의 측정오차를 보정하기 위한 보정코드 <B_calT:B_cal1>를 결정한다. 보정 코드의 비트 수 T는 상위 어레이(200) 내의 보정 커패시터(C_calM~C_cal1)의 수 및/또는 차지펌프(130)가 상승시킬 수 있는 전압레벨 수에 의해 정의될 수 있다. 예를 들어, 상위 어레이(200) 내의 보정 커패시터(C_calM~C_cal1)의 수를 M이라 할 때, 보정 코드의 비트 수 T는 수학식 1과 같이 구해질 수 있다.

표 2는 2개의 보정 커패시터(C_cal2및 C_cal1)가 포함된 상위 어레이(200)와 전압을 제1 기준전압(V_REF) 또는 제1 기준전압의 2배(2*V_REF)까지 상승시킬 수 있는 차지펌프(130)를 이용하여 ±2 LSB의 오차를 보정하는 방법을 예시한 표이다. 표 2에서, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p})은 실선으로 나타내었고, 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_n})은 점선으로 나타내었다.

MSB	LSB	제어	동작 파형(V _{Ctop_p} , V _{Ctop_n} )
0	0	제2 차지펌프
0	1	S_cal1 _{_n} 및/또는 S_cal2 _{_n}
1	0	S_cal1 _{_p} 및/또는 S_cal2 _{_p}
1	1	제1 차지펌프
판단			No error	2 LSB 미만	2 LSB 이상
보정코드			<00>	<01>	<10>

본 개시의 일 실시예에 따른 SAR 제어부(150)는 LSB(B₁)를 결정한 이후 추가로 2 클록(clock)을 사용하여 보정코드 <B_cal2:B_cal1>를 결정할 수 있다. SAR 제어부(150)는 MSB(B_N) 및 LSB(B₁)의 조합에 따라, 제1 차지펌프(130_p), 제2 차지펌프(130_n), 제1 스위치 어레이(120_p)의 보정 스위치(S_calM _{_p}~S_cal1 _{_p}, 이하, '제1 보정 스위치') 및 제2 스위치 어레이(120_n)의 보정 스위치(S_calM _{_n}~S_cal1 _{_n}, 이하, '제2 보정 스위치') 중 적어도 하나를 제어하여 보정코드 <B_cal2:B_cal1>를 결정할 수 있다.

1) MSB(B_N)와 LSB(B₁)가 같은 경우

SAR 제어부(150)는 제1 차지펌프(130_p) 또는 제2 차지펌프(130_n)를 제어하여 제1 커패시터 어레이(110_p)의 종단 커패시터(C₁, 이하 제1 종단 커패시터) 또는 제2 커패시터 어레이(110_n)의 종단 커패시터(C₂, 이하 제2 종단 커패시터)의 하단전압(V_CP _{_p} 또는 V_CP _{_n})을 제1 기준전압(V_REF)으로 상승시킨다. 이에 따라 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_p} 또는 V_Ctop _{_n})이, 1 LSB에 대응하는 전압(V_LSB, 예컨대, 1/2^N ^-1*V_REF)만큼 증가하게 된다. 이러한 전압 증가에 의해, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차(cross)하게 되면, SAR 제어부(150)는 디지털 코드 <B_N:B₁>에 오차가 없는 것으로 판단하고, 보정코드 <B_cal2:B_cal1>을 <00>으로 결정한다. SAR 제어부(150)는 LSB(B₁) 결정에 사용된 비교기(140) 출력과 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})을 변경시킨 이후의 비교기(140) 출력이 상이한 경우, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차한 것으로 판단할 수 있다.

제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차하지 않으면, SAR 제어부(150)는 제1 차지펌프(130_p) 또는 제2 차지펌프(130_n)를 제어하여 제1 종단 커패시터(C_{1_p}) 또는 제2 종단 커패시터(C_{1_n})의 하단전압(V_CP _{_p} 또는 V_CP _{_n})을 제1 기준전압의 2배(2*V_REF)로 상승시킨다. 이에 따라 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_p} 또는 V_Ctop _{_n})은, VLSB만큼 더 증가하게 된다. 이러한 전압 증가에 의해, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차하게 되면, SAR 제어부(150)는 디지털 코드 <B_N:B₁>에 2 LSB 미만의 오차가 존재하는 것으로 판단하고, 보정코드 <B_cal2:B_cal1>을 <01>으로 결정한다.

반면, 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_p} 또는 V_{Ctop_n})을 총 2*VLSB만큼 증가시켰음에도 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차하지 않았으면, SAR 제어부(150)는 디지털 코드 <B_N:B₁>에 2 LSB 이상의 오차가 존재하는 것으로 판단하고, 보정코드<B_cal2:B_cal1>을 <10>으로 결정한다.

2) MSB(B_N)와 LSB(B₁)가 다른 경우

SAR 제어부(150)는 제1-1 보정 스위치(S_cal1 _{_p}) 또는 제2-1 보정 스위치(S_cal1 _{_n})를 제어하여, 제1-1 보정 커패시터(C_cal1 _{_p}) 또는 제2-1 보정 커패시터(C_cal1 _{_n})의 하단전압을 제1 기준전압(V_REF)에서 제2 기준전압(GND)으로 변경시킨다. 이에 따라 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_p} 또는 V_{Ctop_n})이, V_LSB만큼 감소하게 된다. 이러한 전압 감소에 의해, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차(cross)하게 되면, SAR 제어부(150)는 디지털 코드 <B_N:B₁>에 오차가 없는 것으로 판단하고, 보정코드 <B_cal2:B_cal1>을 <00>으로 결정한다.

제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_n})이 서로 교차하지 않으면, SAR 제어부(150)는 제1-2 보정 스위치(S_cal2 _{_p}) 또는 제2-2 보정 스위치(S_cal2 _{_n})를 제어하여, 제1-2 보정 커패시터(C_{cal2_p}) 또는 제2-2 보정 커패시터(C_cal2 _{_n})의 하단전압을 제1 기준전압(V_REF)에서 제2 기준전압(GND)으로 변경시킨다. 이에 따라 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_p} 또는 V_Ctop _{_n})은, VLSB만큼 더 감소하게 된다. 이러한 전압 감소에 의해, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차하게 되면, SAR 제어부(150)는 디지털 코드 <B_N:B₁>에 2 LSB 미만의 오차가 존재하는 것으로 판단하고, 보정코드 <B_cal2:B_cal1>을 <01>으로 결정한다.

반면, 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_p} 또는 V_{Ctop_n})을 총 2*VLSB만큼 감소시켰음에도 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 서로 교차하지 않았으면, SAR 제어부(150)는 디지털 코드 <B_N:B₁>에 2 LSB 이상의 오차가 존재하는 것으로 판단하고, 보정코드 <B_cal2:B_cal1>을 <10>으로 결정한다.

SAR 제어부(150)는 디지털 코드 <B_N:B₁> 및 보정코드 <B_calT:B_cal1>를 기초로, 오차가 보정된 최종 출력코드 <D_N:D₁>를 출력한다. SAR 제어부(150)는 디지털 코드 <B_N:B₁>에서 보정코드 <B_calT:B_cal1>를 더하거나 빼 최종 출력코드 <D_N:D₁>를 구할 수 있다. 예를 들어, SAR ADC(10)의 해상도가 10 비트이고, 상위 어레이(200) 내 보정 커패시터(C_calM~C_cal1)의 개수가 2개인 경우, 최종 출력코드 <D_N:D₁>는 수학식 2와 같이 구해질 수 있다.

본 개시의 일 실시예에 따른 SAR 제어부(150)는 LSB(B₁)에 기초하여 최종 출력코드 <D_N:D₁>를 얻기 위한 연산방법을 결정할 수 있다. 예를 들어, SAR 제어부(150)는 LSB(B₁)가 '0'이면, 디지털 코드 <B_N:B₁>에서 보정코드 <B_calT:B_cal1>를 빼고, LSB(B₁)가 '1'이면, 디지털 코드 <B_N:B₁>에서 보정코드 <B_calT:B_cal1>를 더하여 최종 출력코드를 구할 수 있다.

이하, 도 3 내지 도 4d를 참조하여 본 개시의 일 실시예에 따른 SAR ADC의 동작을 구체적으로 설명하도록 한다.

도 3은 본 개시의 일 실시예에 따른 SAR ADC의 동작을 설명하기 위한 순서도이다.

도 4a 내지 도 4d는 본 개시의 일 실시예에 따른 5 비트 SAR ADC의 동작을 나타내는 신호 흐름도이다.

도 4a는 MSB(B₅) 및 LSB(B₁)가 각각 0, 0인 경우로, 차상위비트(B₄) 결정 후 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 안정화되기 전에 다음 비트(B₃)를 결정하여 발생한 측정오차를 보정하는 과정을 나타낸다.

도 4b는 MSB(B₅) 및 LSB(B₁)가 각각 0, 1인 경우로, MSB(B₅) 결정 후 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p})이 안정화되기 전에 다음 비트(B₄)를 결정하여 발생한 측정오차를 보정하는 과정을 나타낸다.

도 4c는 MSB(B₅) 및 LSB(B₁)가 각각 1, 0인 경우로, MSB(B₅) 결정 후 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 안정화되기 전에 다음 비트(B₄)를 결정하여 발생한 측정오차를 보정하는 과정을 나타낸다.

도 4d는 MSB(B₅) 및 LSB(B₁)가 각각 1, 1인 경우로, 차상위비트(B₄) 결정 후 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p})이 안정화되기 전에 다음 비트(B₃)를 결정하여 발생한 측정오차를 보정하는 과정을 나타낸다.

먼저, S/H 스위치부(100)는 SAR 제어부(150)의 제어에 대응하여, 턴온/오프(trun on/off)되어 제1 입력신호(V_INp)와 제2 입력신호(V_INn)를 각각 제1 커패시터 어레이(110_p) 및 제2 커패시터 어레이(110_n)에 샘플링 및 홀드시킨다(S300). 본 개시의 일 실시예에 따르면, 샘플링이 수행되는 동안, 제1 및 제2 커패시터 어레이(110_p 및 110_n)의 하단은 제1 기준전압(VREF) 또는 제2 기준전압(GND)에 연결될 수 있다. 예를 들어, 종단 커패시터(C₁)를 제외한 모든 커패시터의 하단은 제1 기준전압(VREPF)에 연결되고 종단 커패시터의 하단은 제2 기준전압(GND)에 연결될 수 있으나 이러한 예시에 한정되는 것은 아니다. 예컨대, 본 개시의 다른 실시예에 따르면, 샘플링이 수행되는 동안, 모든 커패시터의 하단에 제1 기준전압(V_REF)이 연결될 수 있다.

SAR 제어부(150)는 연속 근사 기법(successive approximation technique)을 이용하여 N 비트의 디지털 코드 <B_N:B₁>을 결정한다(S310).

예를 들어, 도 4a 내지 도 4d를 참조하면, 비교기(140)는 샘플링이 끝난 후, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})을 비교한다. SAR 제어부(150)는 비교 결과를 입력받아, 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p})보다 크면, MSB(B_N)를 '1'로 결정하고, 작으면 '0'으로 결정한다.

SAR 제어부(150)는 MSB(B_N)에 대응하는 스위치(S_calM~S_cal1 및 S_N) 중 상단전압이 높다고 판단된 커패시터 어레이와 연결된 스위치를 제어한다. 예를 들어, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p})이 높다고 판단된 경우, 즉 MSB(B_N)가 0으로 결정된 경우, 제1 커패시터 어레이(110_p)의 하단에 연결된 스위치(S_calM _{_p}~S_cal1 _{_p} 및 S_{N_p})가 제2 기준전압(GND)에 연결되도록 제어한다. 이에 따라, 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p})이 1/2*VREF만큼 감소하게 된다(도 4a 및 도 4b의 ①). 반대로, 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 높다고 판단된 경우, 즉 MSB(B_N)가 1로 결정된 경우에는, 제2 커패시터 어레이(110_n)의 하단에 연결된 스위치(S_{calM_n}~S_cal1 및 S_{N_n})가 제2 기준전압(GND)에 연결되도록 제어한다. 이에 따라, 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})이 1/2*VREF만큼 감소하게 된다(도 4c 및 도 4d의 ①).

동일한 방식으로, SAR 제어부(150)는 비교기(140)의 비교결과를 입력받아 k 번째 비트(B_k _,k는 N보다 작고 1보다 큰 자연수)의 값을 결정하고, 해당 비트에 대응하는 스위치(S_k _{_p} 및 S_k _{_n}) 중 상단전압이 높다고 판단된 커패시터 어레이(110)와 연결된 스위치를 제어하여(도 4a 내지 도 4d의 ②,③ 및 ④) 다음 비트(B_k _- ₁)의 값을 결정한다.

다음으로, SAR 제어부(150)는 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 및 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n}) 중 하나가 1 LSB에 대응하는 전압 크기(V_LSB, 예컨대, 1/2^N ^-1*VREF) 만큼 변경되도록 제어한다(S320). 예를 들어, LSB(B₁) 결정 시에 제1 커패시터 어레이(110_p)의 상단전압(V_{Ctop_p})이 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_n})보다 높다고 판단되었던 경우, 즉 LSB(B₁)가 0으로 결정된 경우, 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_n})을 VLSB만큼 높이거나(도 4a의 ⑤), 제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p})을 VLSB만큼 낮출 수 있다(도 4c의 ⑤). 반대로, LSB(B₁) 결정시에 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_n})이 제1 커패시터 어레이(110_p)의 상단전압(V_{Ctop_p})보다 높다고 판단되었던 경우에는, LSB(B₁)가 1로 결정된 경우, 제1 커패시터 어레이(110_p)의 상단전압(V_{Ctop_p})을 VLSB만큼 높이거나(도 4d의 ⑤), 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})을 V_LSB 만큼 낮출 수 있다(도 4b의 ⑤).

SAR 제어부(150)는 제1 및 제2 커패시터 어레이(110_p 및 110_n)의 상단전압(V_{Ctop_p} 및 V_{Ctop_n})이 서로 교차하였는지 판단한다(S330). 예를 들어, SAR 제어부(150) 단계 S320 전/후의 비교기(140)의 출력을 비교하여, 비교기(140)의 출력이 달라졌으면, 제1 및 제2 커패시터 어레이(110_p 및 110_n)의 상단전압(V_Ctop _{_p} 및 V_Ctop _{_n})이 교차된 것으로 판단할 수 있다.

제1 및 제2 커패시터 어레이(110_p 및 110_n)의 상단전압(V_Ctop _{_p} 및 V_Ctop _{_n})이 교차하지 않았다고 판단된 경우, SAR 제어부(150)는 단계 S320를 재수행한다(도 4a 내지 도 4d의 ⑥). 상위 어레이(200) 및/또는 차지펌프(130)가 커패시터 어레이(110)의 상단전압(V_Ctop)을 총 M * VLSB만큼 변경시킬 수 있도록 설계된 경우, SAR 제어부(150)는 단계 S320를 최대 M번 수행할 수 있다(S312, S332 및 S334).

제1 및 제2 커패시터 어레이(110_p 및 110_n)의 상단전압(V_Ctop _{_p} 및 V_Ctop _{_n})이 교차하였다고 판단된 경우, SAR 제어부(150)는 단계 S320을 수행한 횟수에 기초하여 보정코드 <B_calT:B_cal1>를 결정한다(S340). 단계 S320을 j번 수행한 경우, 보정코드 <B_calT:B_cal1>는 (j-1) 을 이진수로 표현한 값일 수 있다. 예를 들어, M이 2인 경우, 단계 S320을 j를 1번 수행하였으면 보정코드 <B_calT:B_cal1>는 <00>으로 결정되고, 단계 S320을 j를 2번 수행하였으면 보정코드 <B_calT:B_cal1>는 <10>으로 결정될 수 있다.

제1 커패시터 어레이(110_p)의 상단전압(V_Ctop _{_p}) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_Ctop _{_n})을 총 M * VLSB만큼 변경하였음에도, 비교기(140)의 출력이 변경되지 않았다고 판단된 경우, SAR 제어부(150)는 M LSB 이상의 측정오차가 존재한다고 판단하고 이에 대응하는 보정 비트 <B_calT:B_cal1>를 결정한다(S342). 이때, 보정 비트는 M을 이진수로 표현한 값일 수 있다. 예를 들어, M 이 2인 경우, 보정 비트 <B_calT:B_cal1>는 <10>으로 결정될 수 있다.

SAR 제어부(150)는 <B_N:B₁> 및 <B_calT:B_cal1>를 이용하여 최종 출력코드 <D_N:D₁>를 계산한다(S350). SAR 제어부(150)는 <B_N:B₁>에서 <B_calT:B_cal1>을 더하거나 빼 최종 출력코드 <D_N:D₁>를 얻을 수 있다.

도 3에서는 각 과정들을 순차적으로 실행하는 것으로 기재하고 있으나, 이는 본 개시의 일 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것이다. 다시 말해, 본 개시의 일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 일 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 도 3에 기재된 순서를 변경하여 실행하거나 각 과정들 중 하나 이상의 과정을 병렬적으로 실행하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이므로, 도 3은 시계열적인 순서로 한정되는 것은 아니다.

도 5는 본 개시의 다른 실시예에 따른 커패시터 어레이의 구조를 나타내는 예시도이다.

도 5는 SAR ADC(10)의 해상도가 5 비트이고, 상위 어레이(500) 내 보정 커패시터의 개수가 2개인 경우의 커패시터 어레이의 구조를 나타낸다.

도 5를 참조하면, 본 개시의 다른 실시예에 따른 커패시터 어레이(110)는 복수개의 상위 어레이(500 내지 504) 및 하위 어레이(550)를 포함하며, 상위 어레이(500 내지 504) 및 하위 어레이(550)는 각각 복수개의 커패시터들을 포함한다. 상위 어레이(500 내지 504) 및 하위 어레이(550)에 포함된 커패시터들의 일단(이하, '커패시터 어레이(110)의 상단')은 공통으로 연결되어 비교기(140)의 일단(예컨대, 반전 단자 또는 비반전 단자)에 연결된다. 커패시터 어레이(110)를 구성하는 커패시터의 총 개수는 해상도 및 스위칭 기법 등에 따라 결정될 수 있다.

복수개의 상위 어레이(500 내지 504)는 N 비트의 디지털 출력 중 상위 비트들에 대응되며, 하위 어레이(550)에 포함된 커패시터는 하위비트들에 대응된다. 상위 비트들 및 하위비트들의 수는 해상도 및 보정 커패시터의 개수 등에 따라 결정될 수 있다. 예를 들어, 도 5를 참조하면, 제1 내지 제3 상위 어레이(500 내지 504)는 각각 상위 3비트들(B₅ 내지 B₃) 중 하나에 대응되며, 하위 어레이(550)에 포함된 커패시터(C₂ 및 C₁) 각각은 하위 2비트(B₂ 및 B₁)들 중 하나에 대응될 수 있다.

상위 어레이(500 내지 504)의 커패시턴스 및 하위 어레이(550)에 포함된 커패시터들의 커패시턴스는 대응하는 비트에 의해 정의된다.

상위 어레이(500 내지 504)는 대응하는 비트(예컨대, B_k)에 의해 정의되는 커패시턴스 값(예컨대, 2^N-2C)을 갖는 커패시터에서 적어도 하나의 보정 커패시터(C_{k_calM}~C_{k_cal1})가 분리된 형태를 가진다. 이에 따라, 상위 어레이(500 내지 504)는 적어도 하나의 보정 커패시터(C_{k_calM}~C_{k_cal1}) 및 잔여 커패시터(C_{k_res})를 전부 또는 일부 포함할 수 있다. 각 보정 커패시터(C_{k_calM}~C_{k_cal1})의 커패시턴스는, 바람직하게는 단위 커패시턴스 C와 동일하나, 이에 한정되는 것은 아니며 적용되는 스위칭 기법 등에 따라 달라질 수 있다. 잔여 커패시터(C_k _{_res})의 커패시턴스는 상위 어레이(500 내지 504)의 전체 커패시턴스(2^N-2C)에서 적어도 하나의 보정 커패시터(C_{k_calM}~C_{k_cal1})의 커패시턴스를 제한 값으로 정의된다. 따라서, 도 5의 제3 상위 어레이(504)와 같이, 비트에 대응하는 전체 커패시턴스가 복수개의 보정 커패시터(C_{3_} _cal2~C_{3_} _cal1)의 커패시턴스의 합과 같거나 작은 경우, 상위 어레이(500 내지 504)는 잔여 커패시터를 포함하지 않을 수 있다.

표 3은 도 5의 커패시터 어레이 구조를 이용하여 측정 오차를 보정하는 방법을 예시한 표이다. 표 3에서 설명에 불필요한 정보는 - 로 표현하여 생략하였다.

case	B ₈	B ₄	B ₃	B ₂	B ₁	제어
1	~B₁	-	-	-	0	S_{5_} _cal1 _{_p} 및/또는 S₅: V_REF → GND
					1	S_{5_} _cal1 _{_n} 및/또는 S_{5_} _cal2 _{_n}: V_REF → GND
	_-	~B₁	-	-	0	S_{4_} _cal1 _{_p} 및/또는 S_{4_} _cal2 _{_p}: V_REF → GND
					1	S_{4_} _cal1 _{_n} 및/또는 S_{4_} _cal2 _{_n}: V_REF → GND
	_-	_-	~B₁	-	0	S_{3_} _cal1 _{_p} 및/또는 S_{3_} _cal2 _{_p}: V_REF → GND
					1	S_{3_} _cal1 _{_n} 및/또는 S_{3_} _cal2 _{_n}: V_REF → GND
2	-	_-	_-	~B₁	0	S_{2_p} 및/또는 S_{1_p}: V_REF → GND
					1	S_{2_n} 및/또는 S_{1_n}: V_REF → GND
3	B₁	B₁	B₁	B₁	0	S_{1_p}: V_REF → GND
					1	S_{1_n}: V_REF → GND

본 개시의 다른 실시예에 따른 SAR 제어부(150)는 LSB(B₁)와 상이한 값을 가지는 비트(B_k)에 대응하는 보정 스위치(S_k _{_} _calM~S_l _{_} _cal1) 및/또는 하위 어레이(550)의 하단에 연결되는 적어도 하나의 스위치(S₂및 S₁)를 제어하여 보정코드 <B_cal2:B_cal1>를 결정할 수 있다. 한편, LSB(B₁)와 상이한 값을 가지는 비트가 복수개인 경우, 제어대상이 위는 스위치는 구현예에 따라 달라질 수 있다.

1) 상위 비트들 <B₅:B₃> 중에 LSB(B₁)와 상이한 값을 가지는 비트가 있는 경우

SAR 제어부(150)는 LSB(B₁)와 상이한 값을 가지는 비트(B_k)에 대응하는 보정 스위치(S_{k_cal1} 및/또는 S_k _{_} _cal1)를 제어하여, 보정 커패시터(C_k _{_} _cal1 _및/또는C_k _{_} _cal2)의 하단전압을 제1 기준전압(V_REF)에서 제2 기준전압(GND)으로 변경시킨다. 예를 들어, SAR 제어부(150)는 제1 보정 스위치(S_k _{_} _cal1 _{_p} 및/또는 S_k _{_} _cal1 _{_p}) 및 제2 보정스위치(S_k _{_} _cal1 _{_n} 및/또는 S_k _{_} _cal1 _{_n}) 중 LSB(B₁) 결정 시에 상단전압이 높다고 판단된 커패시터 어레이와 연결된 보정 스위치를 제어할 수 있다. 이에 따라 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_p} 또는 V_{Ctop_n})이, V_LSB및/또는 2*V_LSB만큼 감소하게 된다. 보정코드 <B_cal2:B_cal1>를 결정하는 방법은 표 2에서 전술한 바와 같으므로, 생략한다.

2) 두 번째 비트(B₂)가 LSB(B₁)와 상이한 값을 가지는 경우

SAR 제어부(150)는 두 번째 비트(B₂) 및/또는 LSB(B₁)에 대응하는 스위치(S₂ 및/또는 S₁)를 제어한다. 즉, 이 경우, 두 번째 비트(B₂) 및 LSB(B₁)에 대응하는 커패시터(C₂및 C₁) 및 스위치(S₂ 및 S₁)를 보정 커패시터 및 보정 스위치로 사용한다.

3) 모든 비트가 LSB(B₁)와 같은 값을 가지는 경우

SAR 제어부(150)는 LSB(B₁)에 대응하는 스위치(S₁)를 제어하여 종단 커패시터(C₁)의 하단전압을 제1 기준전압(V_REF)에서 제2 기준전압(GND)으로 변경시킨다. 이 경우, 제1 커패시터 어레이(110_p) 또는 제2 커패시터 어레이(110_n)의 상단전압(V_{Ctop_p} 또는 V_{Ctop_n})을 V_LSB만큼만 감소시킬 수 있으므로, 보정코드 <B_cal2:B_cal1>는 <00> 또는 <01>으로 결정될 수 있다.

이상과 같이, 본 개시의 다른 실시예에 따르면, 디지털 코드의 값에 따라 다양한 커패시터들을 보정 커패시터로 이용함으로써, 차지펌프(130)에서 소모되던 에너지를 절약할 수 있다.

본 명세서에 설명되는 시스템들 및 기법들의 다양한 구현예들은, 디지털 전자 회로, 집적 회로, FPGA(field programmable gate array), ASIC(application specific integrated circuit), 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 및/또는 이들의 조합으로 실현될 수 있다. 이러한 다양한 구현예들은 프로그래밍가능 시스템 상에서 실행가능한 하나 이상의 컴퓨터 프로그램들로 구현되는 것을 포함할 수 있다. 프로그래밍가능 시스템은, 저장 시스템, 적어도 하나의 입력 디바이스, 그리고 적어도 하나의 출력 디바이스로부터 데이터 및 명령들을 수신하고 이들에게 데이터 및 명령들을 전송하도록 결합되는 적어도 하나의 프로그래밍가능 프로세서(이것은 특수 목적 프로세서일 수 있거나 혹은 범용 프로세서일 수 있음)를 포함한다. 컴퓨터 프로그램들(이것은 또한 프로그램들, 소프트웨어, 소프트웨어 애플리케이션들 혹은 코드로서 알려져 있음)은 프로그래밍가능 프로세서에 대한 명령어들을 포함하며 "컴퓨터가 읽을 수 있는　기록매체"에 저장된다.

컴퓨터가 읽을 수 있는　기록매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 이러한 컴퓨터가 읽을 수 있는　기록매체는 ROM, CD-ROM, 자기 테이프, 플로피디스크, 메모리 카드, 하드 디스크, 광자기 디스크, 스토리지 디바이스 등의 비휘발성(non-volatile) 또는 비일시적인(non-transitory) 매체일 수 있으며, 또한 데이터 전송 매체(data transmission medium)와 같은 일시적인(transitory) 매체를 더 포함할 수도 있다. 또한, 컴퓨터가 읽을 수 있는　기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다.

본 명세서에 설명되는 시스템들 및 기법들의 다양한 구현예들은, 프로그램가능 컴퓨터에 의하여 구현될 수 있다. 여기서, 컴퓨터는 프로그램가능 프로세서, 데이터 저장 시스템(휘발성 메모리, 비휘발성 메모리, 또는 다른 종류의 저장 시스템이거나 이들의 조합을 포함함) 및 적어도 한 개의 커뮤니케이션 인터페이스를 포함한다. 예컨대, 프로그램가능 컴퓨터는 서버, 네트워크 기기, 셋탑 박스, 내장형 장치, 컴퓨터 확장 모듈, 개인용 컴퓨터, 랩탑, PDA(Personal Data Assistant), 클라우드 컴퓨팅 시스템 또는 모바일 장치 중 하나일 수 있다.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

10: SAR ADC 100: S/H 스위치부
110: 커패시터 어레이 120: 스위치 어레이
130: 차지펌프 140: 비교기
150: SAR 제어부
200: 상위 어레이 50: 하위 어레이
500, 502 및 504: 상위 어레이 550: 하위 어레이

Claims

아날로그 신호를 디지털 코드로 변환하는 연속 근사 레지스터 아날로그 디지털 변환기로서,
적어도 하나의 상위 어레이 및 종단 커패시터(terminal capacitor)를 포함하되, 상기 적어도 하나의 상위 어레이는 적어도 하나의 커패시터를 포함하며, 상기 디지털 코드의 적어도 하나의 상위 비트에 각각 대응하도록 구성된 커패시터 어레이(capacitor array); 및
상기 종단 커패시터 또는 상기 디지털 코드의 최하위 비트(LSB: Least Significant Bit)와 상이한 값을 가지는 비트(이하, 대상비트)에 대응하는 상위 어레이의 하단에 인가되는 전압을 변경시켜 보정코드를 결정하고, 상기 보정코드를 이용하여 상기 디지털 코드를 보정하는 SAR 제어부
를 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제1항에 있어서,
상기 상위 어레이는,
적어도 하나의 보정 커패시터를 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제2항에 있어서,
상기 SAR 제어부는,
상기 대상비트에 대응하는 상기 적어도 하나의 보정 커패시터의 하단에 연결된 스위치를 제어하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제1항에 있어서,
상기 대상비트에 대응하는 상위 어레이는,
상기 대상비트에 대응하는 커패시터에서 적어도 하나의 보정 커패시터가 분리된 형태로 구성되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제1항에 있어서,
상기 종단 커패시터의 하단에 연결되는 차지펌프를 더 포함하고,
상기 SAR 제어부는,
상기 대상비트에 대응하는 상위 어레이가 없는 경우, 상기 차지펌프를 제어하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제1항에 있어서,
상기 커패시터 어레이는,
비교기의 입력단에 각각 연결되는 제1 커패시터 어레이 및 제2 커패시터 어레이를 포함하고,
상기 SAR 제어부는,
제1 커패시터 어레이 및 제2 커패시터 어레이 중 적어도 하나의 상기 종단 커패시터 또는 상기 대상비트에 대응하는 상위 어레이의 하단에 인가되는 전압을 변경시키는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제6항에 있어서,
상기 SAR 제어부는,
상기 하단에 인가되는 전압의 변경에 대응해 상기 제1 커패시터 어레이의 상단전압 및 제2 커패시터 어레이의 상단전압이 교차하는지에 기초하여, 상기 보정코드를 결정하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제6항에 있어서,
상기 SAR 제어부는,
기설정된 횟수 내에서, 상기 제1 커패시터 어레이의 상단전압 및 제2 커패시터 어레이의 상단전압이 교차할 때까지, 상기 하단에 인가되는 전압을 변경시키는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제6항에 있어서,
상기 SAR 제어부는,
상기 제1 커패시터 어레이 및 제2 커패시터 어레이 중 상기 비교기의 입력단에 인가되는 상단전압이 더 높다고 판단된 커패시터 어레이의 상위 어레이를 이용하여 상기 보정코드를 결정하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
제6항에 있어서,
상기 SAR 제어부는,
상기 제1 커패시터 어레이 및 제2 커패시터 어레이 중 상기 비교기의 입력단에 인가되는 상단전압이 더 낮다고 판단된 커패시터 어레이의 종단 커패시터를 이용하여 상기 보정코드를 결정하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
적어도 하나의 커패시터를 포함하며 디지털 코드의 적어도 하나의 상위 비트에 각각 대응하는 적어도 하나의 상위 어레이 및 종단 커패시터를 포함하는 연속 근사 레지스터 아날로그 디지털 변환기의 동작방법으로서,
아날로그 신호에 대응하는 디지털 코드를 결정하는 과정;
상기 종단 커패시터 또는 상기 디지털 코드의 최하위 비트(LSB: Least Significant Bit)와 상이한 값을 가지는 비트에 대응하는 상위 어레이의 하단전압을 변경시켜 보정코드를 결정하는 과정; 및
상기 보정코드를 이용하여 상기 디지털 코드를 보정하는 과정
을 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기의 동작방법.