WO2014038197A1 - 容量型デジタルアナログ変換器とそれを用いたアナログデジタル変換器 - Google Patents

容量型デジタルアナログ変換器とそれを用いたアナログデジタル変換器 Download PDF

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森江　隆史
松川　和生
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パナソニック株式会社
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    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Definitions

  • the present invention relates to a noise reduction technique between a capacitive digital-to-analog converter (DAC) and an analog-to-digital converter (ADC) using the same. .
  • DAC digital-to-analog converter
  • ADC analog-to-digital converter
  • ADC is widely used in various signal processing fields.
  • successive approximation ADCs using capacitive DACs are becoming widespread in recent years due to their power saving characteristics and small area characteristics (see Patent Document 1).
  • the successive approximation ADC has a problem that it is not easy to increase the bit accuracy or the SN (signal-to-noise) ratio to a certain extent. If the bit precision is up to about 10 bits, there is no major problem, but it is not easy to obtain higher precision. The cause of this is that the successive approximation ADC does not have a means for amplifying the input signal and operates with a correspondingly low power. However, as a compensation, the successive approximation type ADC is large and small with a comparator without amplifying a minute voltage difference. There is a point that must be judged. The bit accuracy or S / N ratio of the successive approximation ADC is determined depending on how small the voltage difference is correctly judged at the time of comparison.
  • FIG. 7 shows a conventional example of a successive approximation ADC.
  • the successive approximation ADC of FIG. 7 includes a capacitive DAC 1, a sampling switch 2, a comparator 3, and a successive approximation control circuit 4.
  • a capacitive DAC 1 for the sake of simplicity, a single-ended configuration in which the number of bits is 4 bits is shown.
  • each of the weighting capacitors C1 has a power of 2 power.
  • One terminal of the weighting capacitor C1 is connected to a common analog output terminal of the capacitive DAC 1, and at the time of sampling, the analog input voltage Vin is sampled to each of the weighting capacitors C1 via the sampling switch 2.
  • the terminal on the opposite side of the weighting capacitor C1 is connected to each individual switch among the plurality of switches SW and is selected as the H-side reference voltage VREFH or the L-side reference voltage VREFL based on the DAC control signal D [3: 0].
  • the DAC output voltage can be added to the sampled analog input voltage Vin.
  • the comparator 3 compares the analog output voltage of the capacitive DAC 1 with the reference voltage VREF and passes the magnitude relationship to the successive approximation control circuit 4.
  • the successive approximation control circuit 4 sequentially controls the DAC output voltage from the most significant bit to the least significant bit of the capacitive DAC 1 so that the DAC output voltage finally approaches the reference voltage VREF.
  • the DAC control signal D [3: 0] is obtained in the manner of binary search, and finally this is output as the ADC output code Dout [3: 0]. Is done.
  • FIG. 7 shows a thermal noise source of the successive approximation ADC.
  • the thermal noise source N1 caused by the resistance component of the switch SW of the capacitive DAC 1, the thermal noise source N2 of the sampling switch 2, and the input equivalent thermal noise source N3 of the comparator 3.
  • the noise of the successive approximation ADC can be classified into noise during sampling and noise during comparison.
  • C1 is the total weighted capacitance of the capacitive DAC 1
  • C2 is a parasitic capacitance attached to the input terminal of the comparator 3
  • k is a Boltzmann constant
  • T is an absolute temperature.
  • the thermal noise at the time of comparison is, first, as the input equivalent thermal noise power of the comparator 3, Pn_cmp Is mentioned.
  • the second is thermal noise (DAC noise) caused by the resistance component of the switch SW of the capacitive DAC 1.
  • Pn_dac kT / C2 Given in. This DAC noise is the noise noted in this specification.
  • FIG. 8 shows a graph in which the vertical axis represents the SN ratio and the horizontal axis represents C1 / (C1 + C2) proportional to the input range.
  • the parasitic capacitance C2 In order to improve the S / N ratio by increasing the input range, it is necessary to reduce the parasitic capacitance C2. However, this increases the DAC noise Pn_dac and worsens the S / N ratio (right direction of the graph). However, if the parasitic capacitance C2 is increased to reduce the DAC noise, only the small amplitude signal can be input due to the narrowed input range, and the SN ratio is decreased.
  • An object of the present invention is to provide a capacitive DAC that can achieve both ADC input range maximization and noise minimization when used as an element of a successive approximation ADC, for example.
  • a capacitive DAC includes a plurality of weighted capacitors in which one electrode is connected to a common node and the other electrode is connected to an individual node, and one end of each capacitor is connected to the individual node. And a plurality of switches that are connected to each other and controlled to be conductive or non-conductive in accordance with a digital input and a noise removal capacitor inserted between the individual node and the low impedance node. It is.
  • the noise removal capacity functions as a low-pass filter together with the on-resistance of the corresponding switch. Therefore, the thermal noise generated from the on-resistance of the switch can be attenuated by the low-pass filter.
  • the capacitive DAC according to the present invention when used as an element of a successive approximation ADC, an effect of achieving both an ADC input range maximization and a noise minimization can be obtained.
  • FIG. 3 is a graph showing an example of calculating the SN ratio of the successive approximation ADC of FIG. 2.
  • FIG. It is a figure which shows the structure of the capacitive DAC which concerns on the 2nd Embodiment of this invention. It is a figure which shows the structure of the capacitive DAC which concerns on the 3rd Embodiment of this invention. It is a figure which shows the structure of the capacitive DAC which concerns on the 4th Embodiment of this invention. It is a figure which shows the conventional capacitive DAC and the successive approximation type ADC using the same. It is a graph which shows the example of calculation of SN ratio of the successive approximation type ADC of FIG.
  • FIG. 1 shows a configuration of a capacitive DAC according to the first embodiment of the present invention.
  • a ground capacitance is added as a noise removal capacitor C3 to each connection node of the weighting capacitor C1 and the switch SW, compared to the conventional capacitive DAC 1 in FIG.
  • the thermal noise generated by the on-resistance component of the switch SW is attenuated by a low-pass filter composed of the on-resistance of the switch SW and the noise removal capacitor C3, so that the noise level at the analog output terminal of the capacitive DAC 5 is lowered. be able to.
  • the noise removal capacitor C3 may be a capacitor for a power source, not a capacitor for ground, or a capacitor for a node of another voltage.
  • a low impedance node has a higher noise removal effect.
  • the noise removal capacitor C3 has a higher resistance to noise if it is a metal-oxide-metal (MOM) capacitor or a metal-insulator-metal (MIM) capacitor having a small resistance component and a high Q value.
  • MOM metal-oxide-metal
  • MIM metal-insulator-metal
  • FIG. 3 shows a graph of an example in which the SN ratio of the successive approximation ADC is calculated using this equation.
  • the capacitive DAC 5 of FIG. 1 is applied to the successive approximation ADC, it is possible to reduce the influence of noise of the capacitive DAC even if the input terminal parasitic capacitance C2 of the comparator 3 is not large. As a result, it is possible to simultaneously maximize the input range and reduce the DAC noise, which is impossible with a conventional capacitive DAC, and to significantly improve the SN ratio of the successive approximation ADC. .
  • FIG. 2 shows an example of the configuration of the successive approximation ADC.
  • a noise removal capacitor C3 is similarly added to the outlet of the reference voltage selection switch SW in the capacitive DAC 5.
  • the same effect can be obtained just by doing.
  • the same noise reduction effect can be obtained even in a configuration in which the analog input voltage Vin is selected by a switch in the capacitive DAC 5 and introduced to the node where each weighting capacitor C1 and the noise removal capacitor C3 are connected.
  • FIG. 4 shows the configuration of a capacitive DAC according to the second embodiment of the present invention.
  • a configuration in which the noise removal capacitor C3 is not added to the least significant bit of the capacitive DAC 5 is shown. Since the least significant bit has the smallest value of the weighting capacitor C1 (C in the figure), noise due to the ON resistance of the switch SW has little influence on the analog output terminal. Therefore, even if the noise removal capacitor C3 for the least significant bit is not added, the noise performance of the capacitive DAC 5 is not greatly affected. If the amount of noise is acceptable, the noise removal capacitor C3 can be deleted not only for the least significant bit but also for other bits.
  • FIG. 5 shows a configuration of a capacitive DAC according to the third embodiment of the present invention.
  • the capacitive DAC 10 shown in FIG. 5 is an 8-bit DAC in which a 4-bit upper DAC 11 and a lower DAC 12 are connected via a coupling capacitor 13.
  • D [7: 0] is a DAC control signal.
  • noise can be reduced by adding a ground capacitance as a noise removal capacitor C 3 to each connection node of the weighting capacitor C 1 and the switch SW in each of the upper DAC 11 and the lower DAC 12. Is possible.
  • FIG. 6 shows the configuration of a capacitive DAC according to the fourth embodiment of the present invention.
  • a configuration in which the noise reduction capacitor C3 is not added in the lower DAC 12 is shown. Since the noise of the lower bits has a smaller influence on the noise performance of the capacitive DAC 10 than the upper bits, it is not always necessary to add the noise removal capacitor C3 for all the bits if there is a margin in the amount of noise.
  • the capacitive DAC according to the present invention can be applied to other types of ADCs.
  • the capacitive DAC according to the present invention and the ADC using the same can greatly reduce noise with a simple configuration in which a noise removal capacitor is added.
  • a high S / N ratio that is difficult to realize with a conventional capacitive DAC can be realized without adding an active circuit that consumes power such as an amplifier.
  • an AD conversion function with a high S / N ratio can be provided while maintaining the low power performance of the successive approximation ADC, and the present invention has a wide range including communication and sensor fields that require battery driving. Applicable in the field.
  • Capacitive DAC 11 Host DAC 12 Lower level DAC 13 Coupling Capacitor C1 Weighting Capacitance C2 of Capacitance DAC Parasitic Capacitance C3 of Comparator Input Terminal Noise Reduction Capacitance N1 of Capacitance DAC Thermal Noise Source N2 of Capacitance DAC Thermal Noise Source N3 of Sampling Switch Input Conversion Thermal Noise Source of Comparator SW Capacitive DAC switch

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　逐次比較型アナログデジタル変換器（ＡＤＣ）の要素として使用した場合に、ＡＤＣ入力レンジ最大化と雑音最小化とを両立し得る容量型デジタルアナログ変換器（ＤＡＣ）を提供する。そのため、従来の容量型ＤＡＣに対し、重み付け容量（Ｃ１）とスイッチ（ＳＷ）との各接続ノードに雑音除去容量（Ｃ３）として例えば対地容量を追加することで、ローパスフィルタ効果により、スイッチ（ＳＷ）のオン抵抗による熱雑音源（Ｎ１）の影響を低減する。

Description

容量型デジタルアナログ変換器とそれを用いたアナログデジタル変換器
　本発明は、容量型デジタルアナログ変換器（ＤＡＣ：digital-to-analog converter）と、それを用いたアナログデジタル変換器（ＡＤＣ：analog-to-digital converter）との低雑音化技術に関するものである。
　ＡＤＣは、各種信号処理分野で広く利用されている。特に、容量型ＤＡＣを用いた逐次比較型ＡＤＣは、その省電力特性や小面積な特徴のために、近年広く普及しつつある（特許文献１参照）。
　しかしながら、逐次比較型ＡＤＣは、ビット精度、あるいはＳＮ（signal-to-noise）比をある程度以上に高めるのが容易ではないという課題がある。１０ビット程度までのビット精度であれば、大きな問題はないものの、それ以上の精度を得ることは容易ではない。この原因は、逐次比較型ＡＤＣが、入力信号を増幅する手段を持たず、その分だけ低電力で動作するという特徴を持つが、その代償として、微小な電圧差を増幅しないまま比較器で大小判定しなくてはいけない点にある。比較時にどれだけ小さい電圧差までを正しく大小判定するかにより、逐次比較型ＡＤＣのビット精度又はＳＮ比が決まる。
　図７に、逐次比較型ＡＤＣの従来例を示す。図７の逐次比較型ＡＤＣは、容量型ＤＡＣ１と、サンプリングスイッチ２と、比較器３と、逐次比較制御回路４とを備えている。ここでは簡単のため、ビット数は４ビットのシングルエンド構成を示している。
　図７の逐次比較型ＡＤＣによれば、アナログ入力電圧Ｖｉｎは、サンプリングクロックφｓにより制御されるサンプリングスイッチ２を介して、容量型ＤＡＣ１の重み付け容量Ｃ１に充電される。この例では、重み付け容量Ｃ１は各々２のべき乗の重みを持つ。重み付け容量Ｃ１の片側の端子は、容量型ＤＡＣ１の共通のアナログ出力端子に接続されており、サンプリング時には、サンプリングスイッチ２を介してアナログ入力電圧Ｖｉｎが重み付け容量Ｃ１の各々にサンプリングされる。重み付け容量Ｃ１の逆側の端子は複数のスイッチＳＷのうちの個々別々のスイッチに接続し、ＤＡＣ制御信号Ｄ［３：０］に基づいて、Ｈ側参照電圧ＶＲＥＦＨ又はＬ側参照電圧ＶＲＥＦＬに選択的に接続されており、これによって、サンプリングされたアナログ入力電圧ＶｉｎにＤＡＣ出力電圧を加算することができる。比較器３は、容量型ＤＡＣ１のアナログ出力電圧と、参照電圧ＶＲＥＦとを比較して、その大小関係を逐次比較制御回路４に渡す。逐次比較制御回路４は、容量型ＤＡＣ１の最上位ビットから最下位ビットに向けて逐次的にＤＡＣ出力電圧を制御して、ＤＡＣ出力電圧が最終的に参照電圧ＶＲＥＦに近づくように制御する。ここでは逐次比較制御回路４の制御の詳細説明は割愛するが、２分探査の要領でＤＡＣ制御信号Ｄ［３：０］が求まり、最終的にこれがＡＤＣ出力コードＤｏｕｔ［３：０］として出力される。
　一般に、容量型ＤＡＣを用いた逐次比較型ＡＤＣでは、ビット解像度が増えれば増えるほど、ＤＡＣ出力電圧は参照電圧に近づき、それだけ比較器は微小電圧差の正負を正しく判定する必要がある。したがって、比較時の雑音をいかに抑えるかが逐次比較型ＡＤＣのビット精度又はＳＮ比を上げるうえで重要である。
特開２０１０－２４６００２号公報
　図７中に、逐次比較型ＡＤＣの熱雑音源を示した。具体的には、容量型ＤＡＣ１のスイッチＳＷが持つ抵抗成分に起因する熱雑音源Ｎ１と、サンプリングスイッチ２が持つ熱雑音源Ｎ２と、比較器３の入力換算熱雑音源Ｎ３とである。ここで、逐次比較型ＡＤＣの雑音は、サンプリング時の雑音と、比較時の雑音とに分類できる。
　サンプリング時の雑音電力は、
　Ｐｎ＿ｓａｍｐ＝ｋＴ／（Ｃ１＋Ｃ２）
で与えられる。ここに、Ｃ１は容量型ＤＡＣ１の重み付け容量の総量、Ｃ２は比較器３の入力端子につく寄生容量、ｋはボルツマン定数、Ｔは絶対温度である。
　比較時の熱雑音は、第１に、比較器３の入力換算熱雑音電力として、
　Ｐｎ＿ｃｍｐ
が挙げられる。第２は、容量型ＤＡＣ１のスイッチＳＷが持つ抵抗成分に起因する熱雑音（ＤＡＣ雑音）であり、
　Ｐｎ＿ｄａｃ＝ｋＴ／Ｃ２
で与えられる。このＤＡＣ雑音が本明細書で注目する雑音である。
　なお、このほかに比較器３に接続する参照電圧ＶＲＥＦの雑音があるが、ここではこれが十分小さいとする。差動構成の逐次比較型ＡＤＣの場合は、参照電圧ＶＲＥＦの代わりに負側の容量型ＤＡＣを用いるため、容量型ＤＡＣの雑音を議論すれば十分だからである。
　ここで、ＳＮ比を求めるために、ＡＤＣ入力レンジを求めると、
　（ＶＲＥＦＨ－ＶＲＥＦＬ）＊Ｃ１／（Ｃ１＋Ｃ２）
で与えられる。レンジいっぱいの最大入力信号を入れる場合、その信号電力は、
　Ｐｓ＝（（ＶＲＥＦＨ－ＶＲＥＦＬ）＊Ｃ１／（Ｃ１＋Ｃ２））＾２／８
となる。よって、ＳＮ比は、
　ＳＮ＝Ｐｓ／（Ｐｎ＿ｓａｍｐ＋Ｐｎ＿ｃｍｐ＋Ｐｎ＿ｄａｃ）
で与えられる。
　図８に、縦軸をＳＮ比，横軸を入力レンジに比例したＣ１／（Ｃ１＋Ｃ２）にとったグラフを示す。入力レンジを増やしてＳＮ比を向上するには、寄生容量Ｃ２を小さくする必要があるが、これは逆にＤＡＣ雑音Ｐｎ＿ｄａｃを増加させ、かえってＳＮ比を悪くする（グラフ右方向）。かといって、ＤＡＣ雑音を下げようと寄生容量Ｃ２を大きくすると、入力レンジが狭くなることで小振幅信号しか入らなくなり、逆にＳＮ比を下げてしまう。従来構成の逐次比較型ＡＤＣでは、ＤＡＣ雑音と入力振幅とのトレードオフ関係によるジレンマがあるために、比較時の雑音の低減が難しい。比較時の雑音を下げるには、入力振幅をとりつつ、ＤＡＣ雑音を下げられる技術が必要である。
　本発明の目的は、例えば逐次比較型ＡＤＣの要素として使用した場合に、ＡＤＣ入力レンジ最大化と雑音最小化とを両立し得る容量型ＤＡＣを提供することにある。
　上記目的を達成するため、本発明に係る容量型ＤＡＣは、各々の一方の電極が共通ノードに、他方の電極が個別ノードにそれぞれ接続された複数の重み付け容量と、各々の一端が前記個別ノードにそれぞれ接続され、かつデジタル入力に応じて導通、非導通を制御される複数のスイッチと、前記個別ノードと低インピーダンスノードとの間に挿入された雑音除去容量とを備えた構成を採用したものである。
　雑音除去容量は、対応するスイッチのオン抵抗とともにローパスフィルタとして機能する。したがって、スイッチのオン抵抗から発生する熱雑音を、当該ローパスフィルタで減衰させることができる。
　本発明に係る容量型ＤＡＣは、例えば逐次比較型ＡＤＣの要素として使用した場合に、ＡＤＣ入力レンジ最大化と雑音最小化とを両立し得る効果が得られる。
本発明の第１の実施形態に係る容量型ＤＡＣの構成を示す図である。 図１の容量型ＤＡＣを用いた逐次比較型ＡＤＣの構成を示す図である。 図２の逐次比較型ＡＤＣのＳＮ比の算出例を示すグラフである。 本発明の第２の実施形態に係る容量型ＤＡＣの構成を示す図である。 本発明の第３の実施形態に係る容量型ＤＡＣの構成を示す図である。 本発明の第４の実施形態に係る容量型ＤＡＣの構成を示す図である。 従来の容量型ＤＡＣとそれを用いた逐次比較型ＡＤＣとを示す図である。 図７の逐次比較型ＡＤＣのＳＮ比の算出例を示すグラフである。
　以下、図面を参照して本発明の実施形態を詳しく説明する。なお、図中同一又は相当部分には同一の符号を付しその説明は繰り返さない。
　図１は、本発明の第１の実施形態に係る容量型ＤＡＣの構成を示している。図１の容量型ＤＡＣ５では、図７中の従来の容量型ＤＡＣ１に対し、重み付け容量Ｃ１とスイッチＳＷとの各接続ノードに雑音除去容量Ｃ３として対地容量が追加されている。スイッチＳＷのオン抵抗成分で発生する熱雑音は、当該スイッチＳＷのオン抵抗と雑音除去容量Ｃ３とで構成されるローパスフィルタによって減衰されるので、容量型ＤＡＣ５のアナログ出力端子での雑音レベルを下げることができる。
　なお、雑音除去容量Ｃ３は、対地容量でなくとも対電源容量であっても、更に別な電圧のノードに対する容量であっても構わない。低インピーダンスノードである方が、雑音除去効果が高い。また、雑音除去容量Ｃ３は、抵抗成分が少なく、高Ｑ値を示すＭＯＭ（metal-oxide-metal）容量やＭＩＭ（metal-insulator-metal）容量である方が、雑音除去効果が高い。
　図２は、図１の容量型ＤＡＣ５を用いた逐次比較型ＡＤＣの構成を示している。雑音除去容量Ｃ３が追加されたことにより、比較時のＤＡＣ雑音Ｐｎ＿ｄａｃは、
　Ｐｎ＿ｄａｃ
　＝ｋＴ＊Ｃ１＾２／（（Ｃ３＊（Ｃ１＋Ｃ２）＋Ｃ１＊Ｃ２）＊（Ｃ１＋Ｃ２））
のように変形される。
　図３に、本式を用いて逐次比較型ＡＤＣのＳＮ比を算出した例のグラフを示す。この計算例では、雑音除去容量Ｃ３として重み付け容量Ｃ１の総量の０．２５倍つけるだけで、入力レンジを最大に保ちながらＳＮ比を１０ｄＢ以上も向上することができる。また、重み付け容量Ｃ１の総量と同じだけの雑音除去容量Ｃ３を付ければ（Ｃ３＝Ｃ１）、従来構成よりも最大ＳＮ比を２．５ｄＢ程度も高めることが可能である。
　以上のとおり、図１の容量型ＤＡＣ５を逐次比較型ＡＤＣに適用すれば、比較器３の入力端子寄生容量Ｃ２が大きくなくても容量型ＤＡＣの雑音の影響を低減することが可能となる。これにより、従来の容量型ＤＡＣでは不可能だった、入力レンジの最大化とＤＡＣ雑音の低減とを同時に実現することができ、逐次比較型ＡＤＣのＳＮ比を格段に向上することが可能になる。
　なお、図２は逐次比較型ＡＤＣの構成の一例を示したものであり、他の構成であっても、容量型ＤＡＣ５中の参照電圧選択用スイッチＳＷの出口に同様に雑音除去容量Ｃ３を追加するだけで同様の効果が得られる。例えば、アナログ入力電圧Ｖｉｎを容量型ＤＡＣ５中のスイッチで選択して各重み付け容量Ｃ１と雑音除去容量Ｃ３とが接続するノードへ導入する構成でも、同様の雑音低減効果が得られる。
　図４は、本発明の第２の実施形態に係る容量型ＤＡＣの構成を示している。ここでは、容量型ＤＡＣ５の最下位ビットに雑音除去容量Ｃ３を追加しない構成を示す。最下位ビットは、重み付け容量Ｃ１の値（図中Ｃ）が最小であるため、スイッチＳＷのオン抵抗による雑音がアナログ出力端子に与える影響は少ない。よって、最下位ビットについての雑音除去容量Ｃ３を追加しないでも、容量型ＤＡＣ５の雑音性能に大きな影響は与えない。雑音量が許容できるのであれば、最下位ビットだけでなく、他のビットについても雑音除去容量Ｃ３を削除することもできる。
　図５は、本発明の第３の実施形態に係る容量型ＤＡＣの構成を示している。図５の容量型ＤＡＣ１０は、各々４ビットの上位ＤＡＣ１１及び下位ＤＡＣ１２を、結合容量１３を介して接続してなる８ビットＤＡＣである。Ｄ［７：０］はＤＡＣ制御信号である。このような容量型ＤＡＣ１０であっても、上位ＤＡＣ１１及び下位ＤＡＣ１２の各々において、重み付け容量Ｃ１とスイッチＳＷとの各接続ノードに雑音除去容量Ｃ３として対地容量を追加することで、雑音を低減することが可能である。
　図６は、本発明の第４の実施形態に係る容量型ＤＡＣの構成を示している。ここでは、下位ＤＡＣ１２にて雑音除去容量Ｃ３を追加しない構成を示す。下位ビットの雑音は、上位ビットに比較して容量型ＤＡＣ１０の雑音性能に対する影響度が小さいので、雑音量に余裕があれば、必ずしも全てのビットについて雑音除去容量Ｃ３を追加する必要はない。
　なお、容量型ＤＡＣの逐次比較型ＡＤＣへの適用例を説明してきたが、本発明に係る容量型ＤＡＣは、他の型のＡＤＣへも適用可能である。
　以上のように、本発明による容量型ＤＡＣとそれを用いたＡＤＣは、雑音除去容量を追加するという簡単な構成だけで、雑音を大きく低減することが可能である。特に、逐次比較型ＡＤＣに適用した場合には、従来の容量型ＤＡＣでは実現困難だった高いＳＮ比が、アンプ等の電力を消費する能動回路の追加なしに実現できる。これは、逐次比較型ＡＤＣの低電力性能を保ちながら、高いＳＮ比のＡＤ変換機能を提供できることを意味しており、本発明は、バッテリー駆動が必要な、通信やセンサー分野を初めとする幅広い分野で適用できる。
１，５　容量型ＤＡＣ
２　サンプリングスイッチ
３　比較器
４　逐次比較制御回路
１０　容量型ＤＡＣ
１１　上位ＤＡＣ
１２　下位ＤＡＣ
１３　結合容量
Ｃ１　容量型ＤＡＣの重み付け容量
Ｃ２　比較器入力端子の寄生容量
Ｃ３　容量型ＤＡＣの雑音除去容量
Ｎ１　容量型ＤＡＣの熱雑音源
Ｎ２　サンプリングスイッチの熱雑音源
Ｎ３　比較器の入力換算熱雑音源
ＳＷ　容量型ＤＡＣのスイッチ

Claims (8)

  1. 　デジタル入力を受けてアナログ電圧を出力する容量型デジタルアナログ変換器であって、
    　各々の一方の電極が共通ノードに、他方の電極が個別ノードにそれぞれ接続された複数の重み付け容量と、
    　各々の一端が前記個別ノードにそれぞれ接続され、かつ前記デジタル入力に応じて導通、非導通を制御される複数のスイッチと、
    　前記個別ノードと低インピーダンスノードとの間に挿入された雑音除去容量とを備えたことを特徴とする容量型デジタルアナログ変換器。
  2. 　請求項１記載の容量型デジタルアナログ変換器において、
    　前記低インピーダンスノードは、電源又はグランドのノードであることを特徴とする容量型デジタルアナログ変換器。
  3. 　請求項１記載の容量型デジタルアナログ変換器において、
    　前記複数のスイッチのうちの最下位ビット側のスイッチには、前記雑音除去容量を備えていないことを特徴とする容量型デジタルアナログ変換器。
  4. 　請求項１記載の容量型デジタルアナログ変換器において、
    　前記雑音除去容量は、ＭＩＭ容量又はＭＯＭ容量であることを特徴とする容量型デジタルアナログ変換器。
  5. 　請求項１記載の容量型デジタルアナログ変換器において、
    　結合容量を介して上位デジタルアナログ変換器と下位デジタルアナログ変換器とを接続してなり、
    　前記上位デジタルアナログ変換器及び前記下位デジタルアナログ変換器のうち少なくとも前者は、
    　各々の一方の電極が共通ノードに、他方の電極が個別ノードにそれぞれ接続された複数の重み付け容量と、
    　各々の一端が前記個別ノードにそれぞれ接続され、かつ前記デジタル入力に応じて導通、非導通を制御される複数のスイッチと、
    　前記個別ノードと低インピーダンスノードとの間に挿入された雑音除去容量とを備えたことを特徴とする容量型デジタルアナログ変換器。
  6. 　請求項５記載の容量型デジタルアナログ変換器において、
    　前記下位デジタルアナログ変換器には、前記雑音除去容量を備えていないことを特徴とする容量型デジタルアナログ変換器。
  7. 　請求項１記載の容量型デジタルアナログ変換器を用いたことを特徴とするアナログデジタル変換器。
  8. 　請求項７記載のアナログデジタル変換器において、
    　その構成が逐次比較型であることを特徴とするアナログデジタル変換器。
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