JP2010246002A - デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器 - Google Patents
デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器 Download PDFInfo
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Abstract
【解決手段】デジタルーアナログ変換器は、電源電圧Vcc及び基準電圧GNDから中間電位電圧を生成する中間電位生成部310と、サンプリング期間にアナログ入力信号VIP/VIMをキャパシタC11〜13及びC21〜23に電荷として蓄え、ホールド期間にキャパシタを所定の一定電位Vcc又はGNDに接続することによって、中間電位電圧を中間電位とする所定のリファレンス幅のリファレンス用電圧VRH及びVRLを生成するリファレンス用電圧生成部320と、デジタルコードの各ビットに対応するバイナリ重み付け値を有するキャパシタC31〜35の並列回路の電荷再配分を利用して、リファレンス用電圧に基づいてアナログ入力信号をデジタルコードVoに変換するデジタルコード生成部330とを有する。
【選択図】図7
Description
上記実施例1に従うCDACのリファレンス用電圧生成回路320は、容量比が1:2:4である3つのキャパシタを2組有していた。そして、ホールド状態で、第1の組のキャパシタC11〜C13はスイッチング素子を介して電源電圧Vccに、第2の組のキャパシタC21〜C23はスイッチング素子を介して接地GNDに接続された。しかし、ホールド状態で全てのキャパシタが共通して電源電圧Vcc又はグランドGNDに接続されてもよい。また、ホールド期間におけるこれらのキャパシタの接続先は、電源電圧Vcc又は接地GNDに限られず、例えば中間電位生成回路310で生成される電位等、所定の一定電位であってもよい。この場合に、中間電位生成回路310に含まれるスイッチング素子SW1及びSW2に代えて、中間電位生成回路310とデジタルコード生成回路330との間に別のスイッチング素子が設けられる。
(付記1)
電源電圧及び基準電圧から中間電位電圧を生成する中間電位生成部と、
前記中間電位生成部で生成される前記中間電位電圧を中間電位とする所定のリファレンス幅の上限リファレンス用電圧及び下限リファレンス用電圧を生成するリファレンス用電圧生成部と、
デジタルコードの各ビットに対応するバイナリ重み付け値を有するデジタルコード用キャパシタの並列回路の電荷再配分を利用して、前記上限リファレンス用電圧及び前記下限リファレンス用電圧に基づきアナログ入力信号を前記デジタルコードに変換して出力するデジタルコード生成部と
を有し、
前記リファレンス用電圧生成部は、1以上のリファレンス用キャパシタを有し、前記アナログ入力信号をサンプリングするサンプリング期間に、前記リファレンス用キャパシタを、前記中間電位電圧を中心電圧として前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記デジタルコードを出力するホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えた前記リファレンス用キャパシタを所定の一定電位に接続する、デジタルーアナログ変換器。
(付記2)
前記リファレンス用電圧生成部は、前記リファレンス用キャパシタが同数個の2組に分けられるように該リファレンス用キャパシタを2以上の偶数個有し、
前記ホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えたリファレンス用キャパシタの半数は前記電源電圧に接続され、残り半数は前記基準電圧に接続される、請求項1記載のデジタルーアナログ変換器。
(付記3)
前記デジタルコード生成部は、前記サンプル期間に、前記デジタルコード用キャパシタの全てを、前記中間電位電圧をオフセットとして前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記ホールド期間に、前記デジタルコード用キャパシタの夫々を逐次的に前記電源電圧又は前記基準電圧へ接続することによって、前記アナログ入力信号に対応する前記デジタルコードを出力する、付記1又は2記載のデジタルーアナログ変換器。
(付記4)
全ての前記リファレンス用キャパシタは、前記サンプル期間に前記アナログ入力信号に接続される、付記1乃至3のうちいずれか1つに記載のデジタルーアナログ変換器。
(付記5)
当該アナログデジタル変換器は、前記アナログ入力信号が入力される入力部に、該アナログ入力信号の振幅を前記所定のリファレンス幅と同じになるよう制御する利得制御器を接続される、付記4記載のデジタルーアナログ変換器。
(付記6)
前記リファレンス用キャパシタのうち一部のキャパシタは、前記サンプル期間に高インピーダンスへ接続され、当該キャパシタは、前記サンプル期間に続く前記ホールド期間に引き続き前記高インピーダンスへ接続される、付記1乃至3のうちいずれか1つに記載のデジタルーアナログ変換器。
(付記7)
前記デジタルコードのビットが全て1又は0であるかどうかを判断し、ビットが全て1又は0であるデジタルコードを観測するたびに前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を段階的に増大させることによって、前記リファレンス幅を段階的に変更するリファレンス幅調整部を更に有する、付記6記載のデジタルーアナログ変換器。
(付記8)
前記リファレンス幅調整部は、段階的に変更される前記リファレンス幅を前記リファレンス用電圧生成部における前記リファレンス用キャパシタの接続形態と対応付ける表と、ビットが全て1又は0であるデジタルコードを観測した回数をカウントするカウンタとを有し、該カウンタのカウント数に対応する前記リファレンス幅のレベルを実現する前記リファレンス用キャパシタの接続形態を前記表から読み出す、付記7記載のデジタルーアナログ変換器。
(付記9)
前記リファレンス用電圧生成部は、前記リファレンス用キャパシタの夫々を前記アナログ入力信号あるいは前記所定の一定電位又は前記高インピーダンスへ接続するリファレンス用電圧生成スイッチ回路を有し、
前記リファレンス幅調整部は、前記リファレンス用キャパシタの接続形態を実現するよう前記リファレンス用電圧生成スイッチ回路の夫々のスイッチングを制御することによって、前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を増大させる、付記8記載のデジタルーアナログ変換器。
(付記10)
前記リファレンス用電圧生成スイッチは、目下前記サンプル期間又は前記ホールド期間のどちらの期間であるのかと、当該リファレンス用電圧生成スイッチ接続される前記所定の一定電位が前記電源電圧又は前記基準電圧のどちらであるのかと、前記リファレンス幅調整部によって供給されるリファレンス幅変更信号の状態とに基づいて切り替えられる、付記9記載のデジタルーアナログ変換器。
(付記11)
前記デジタルコード生成部は、前記デジタルコード用キャパシタの夫々を前記アナログ入力信号又は前記電源電圧若しくは前記基準電圧へ接続するデジタルコード生成スイッチ回路を有する、付記1乃至10のうちいずれか1つに記載のデジタルーアナログ変換器。
(付記12)
前記デジタルコード生成スイッチ回路は、目下前記サンプル期間又は前記ホールド期間のどちらの期間であるのかと、出力される前記デジタルコードのビット順位とに基づいて切り替えられる、付記11記載のデジタルーアナログ変換器。
(付記13)
前記電源電圧と前記基準電圧との間の差に対する前記所定のリファレンス幅の比は、全ての前記デジタルコード用キャパシタの容量の和を、該全ての前記デジタルコード用キャパシタの容量の和と前記サンプル期間に前記アナログ入力信号に接続される全ての前記リファレンス用キャパシタの容量の和との和によって割ったものに等しい、付記1乃至12のうちいずれか1つに記載のデジタルーアナログ変換器。
(付記14)
全ての前記リファレンス用キャパシタは、前記サンプル期間に前記アナログ入力信号に接続され、該全てのリファレンス用キャパシタのうち一部のキャパシタは、前記サンプル期間に続く前記ホールド期間に前記所定の一定電位へ接続されず高インピーダンスへ接続される、付記1乃至3のうちいずれか1つに記載のデジタルーアナログ変換器。
(付記15)
前記中間電位生成部は、抵抗による分圧器として構成される、付記1乃至3のうちいずれか1つに記載のデジタルーアナログ変換器。
(付記16)
前記所定の一定電位は、前記電源電圧、前記基準電圧、又は前記中間電位電圧のうちの少なくとも1つである、付記1記載のデジタルーアナログ変換器。
(付記17)
付記1乃至16のうちいずれか1つに記載のデジタルーアナログ変換器を有する逐次比較型アナログ−デジタル変換器。
210 中間電位生成部
220 リファレンス用電圧生成部
230 デジタルコード生成部
240 制御部
310,410 中間電位生成回路
320,420 リファレンス用電圧生成回路
330,430 デジタルコード生成回路
500 アナログ−デジタル変換器(ADC)
530 比較器
540 SAR論理回路
550 リファレンス幅調整部
590 カウンタ
C11〜13,C21〜23,C31〜35 キャパシタ
bitX ビット出力制御信号
GND グランド(基準電位)
R1,R2 抵抗
Ref リファレンス幅変更信号
S/H サンプル/ホールド切替信号
SW1,SW2 スイッチング素子
SW11〜13,SW21〜23,SW41〜43,SW51〜53 スイッチング素子(リファレンス用電圧生成スイッチ回路)
SW31〜35 スイッチング素子(デジタルコード生成スイッチ回路)
Vcc 電源電圧
VIP/VIM アナログ入力信号
Vo デジタルコード
ZH 高インピーダンス
Claims (10)
- 電源電圧及び基準電圧から中間電位電圧を生成する中間電位生成部と、
前記中間電位生成部で生成される前記中間電位電圧を中間電位とする所定のリファレンス幅の上限リファレンス用電圧及び下限リファレンス用電圧を生成するリファレンス用電圧生成部と、
デジタルコードの各ビットに対応するバイナリ重み付け値を有するデジタルコード用キャパシタの並列回路の電荷再配分を利用して、前記上限リファレンス用電圧及び前記下限リファレンス用電圧に基づきアナログ入力信号を前記デジタルコードに変換して出力するデジタルコード生成部と
を有し、
前記リファレンス用電圧生成部は、1以上のリファレンス用キャパシタを有し、前記アナログ入力信号をサンプリングするサンプリング期間に、前記リファレンス用キャパシタを、前記中間電位電圧を中心電圧として前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記デジタルコードを出力するホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えた前記リファレンス用キャパシタを所定の一定電位に接続する、デジタルーアナログ変換器。 - 前記リファレンス用電圧生成部は、前記リファレンス用キャパシタが同数個の2組に分けられるように該リファレンス用キャパシタを2以上の偶数個有し、
前記ホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えたリファレンス用キャパシタの半数は前記電源電圧に接続され、残り半数は前記基準電圧に接続される、請求項1記載のデジタルーアナログ変換器。 - 前記デジタルコード生成部は、前記サンプル期間に、前記デジタルコード用キャパシタの全てを、前記中間電位電圧をオフセットとして前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記ホールド期間に、前記デジタルコード用キャパシタの夫々を逐次的に前記電源電圧又は前記基準電圧へ接続することによって、前記アナログ入力信号に対応する前記デジタルコードを出力する、請求項1又は2記載のデジタルーアナログ変換器。
- 全ての前記リファレンス用キャパシタは、前記サンプル期間に前記アナログ入力信号に接続される、請求項1乃至3のうちいずれか一項記載のアナログ−デジタル変換器。
- 前記リファレンス用キャパシタのうち一部のキャパシタは、前記サンプル期間に高インピーダンスへ接続され、当該キャパシタは、前記サンプル期間に続く前記ホールド期間に引き続き前記高インピーダンスへ接続される、請求項1乃至3のうちいずれか一項記載のデジタルーアナログ変換器。
- 前記デジタルコードのビットが全て1又は0であるかどうかを判断し、ビットが全て1又は0であるデジタルコードを観測するたびに前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を段階的に増大させることによって、前記リファレンス幅を段階的に変更するリファレンス幅調整部を更に有する、請求項5記載のデジタルーアナログ変換器。
- 前記リファレンス幅調整部は、段階的に変更される前記リファレンス幅を前記リファレンス用電圧生成部における前記リファレンス用キャパシタの接続形態と対応付ける表と、ビットが全て1又は0であるデジタルコードを観測した回数をカウントするカウンタとを有し、該カウンタのカウント数に対応する前記リファレンス幅のレベルを実現する前記リファレンス用キャパシタの接続形態を前記表から読み出す、請求項6記載のデジタルーアナログ変換器。
- 前記リファレンス用電圧生成部は、前記リファレンス用キャパシタの夫々を前記アナログ入力信号あるいは前記所定の一定電位又は前記高インピーダンスへ接続するリファレンス用電圧生成スイッチ回路を有し、
前記リファレンス幅調整部は、前記リファレンス用キャパシタの接続形態を実現するよう前記リファレンス用電圧生成スイッチ回路の夫々のスイッチングを制御することによって、前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を増大させる、請求項7記載のデジタルーアナログ変換器。 - 前記デジタルコード生成部は、前記デジタルコード用キャパシタの夫々を前記アナログ入力信号又は前記電源電圧若しくは前記基準電圧へ接続するデジタルコード生成スイッチ回路を有する、請求項1乃至8のうちいずれか一項記載のデジタルーアナログ変換器。
- 請求項1乃至8のうちいずれか一項記載のデジタルーアナログ変換器を有する逐次比較型アナログ−デジタル変換器。
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