JP2004032089A - Ａｄ変換器 - Google Patents
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Abstract
【課題】本発明は、逐次比較型ＡＤ変換器のＡＤ変換の処理時間を短縮した回路を提供することを目的とする。
【解決手段】ＡＤ変換器は、入力電位をサンプリングして電荷を蓄える複数の容量からなる容量配列を含む容量型ＤＡ変換器と、電位分割により所望の電位を生成する第１の抵抗型ＤＡ変換器と、電位分割により所望の電位を生成する第２の抵抗型ＤＡ変換器と、第１の抵抗型ＤＡ変換器の出力を容量型ＤＡ変換器の出力に容量結合により加算する第１の信号経路と、第２の抵抗型ＤＡ変換器の出力を容量型ＤＡ変換器の出力に容量結合により加算する第２の信号経路と、容量型ＤＡ変換器の出力の電位と入力電位との大小を判定する比較器を含むことを特徴とする。
【選択図】 図２
【解決手段】ＡＤ変換器は、入力電位をサンプリングして電荷を蓄える複数の容量からなる容量配列を含む容量型ＤＡ変換器と、電位分割により所望の電位を生成する第１の抵抗型ＤＡ変換器と、電位分割により所望の電位を生成する第２の抵抗型ＤＡ変換器と、第１の抵抗型ＤＡ変換器の出力を容量型ＤＡ変換器の出力に容量結合により加算する第１の信号経路と、第２の抵抗型ＤＡ変換器の出力を容量型ＤＡ変換器の出力に容量結合により加算する第２の信号経路と、容量型ＤＡ変換器の出力の電位と入力電位との大小を判定する比較器を含むことを特徴とする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、一般にアナログ信号をデジタル信号に変換するＡＤ変換器に関し、詳しくは逐次比較動作によりアナログ信号をデジタル信号に変換する逐次比較型ＡＤ変換器に関する。
【従来の技術】
逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く比較的安価に製造可能であり、且つ比較的高速な変換時間を達成することが出来る。逐次比較型ＡＤ変換器のうちでダブルステージ型のものは、高分解能のＡＤ変換器を小さな実装面積で実現することが出来る。
【０００２】
ダブルステージ型の逐次比較型ＡＤ変換器は、最大ビット（ＭＳＢ）側を決定するための主ＤＡＣ（ＤＡ変換器）と、最小ビット（ＬＳＢ）側を決定するための副ＤＡＣ（ＤＡ変換器）との２段構成となっている。まず主ＤＡＣ（ＤＡ変換器）により設定したアナログ電位と入力アナログ電位とを比較することで、上位ビットを決定する。この決定された上位ビットに対応する主ＤＡＣのアナログ電位と副ＤＡＣにより設定したアナログ電位とを加算し、この和と入力アナログ電位とを比較することで下位ビットを決定する。
【０００３】
主ＤＡＣ或いは副ＤＡＣを構成するＤＡＣは、抵抗ストリング或いは容量アレイで実現することが出来る。主ＤＡＣと副ＤＡＣとに何れの型を用いるかによって、
（１）容量アレイ＋容量アレイ型（以下Ｃ−Ｃ型）、
（２）抵抗ストリング＋容量アレイ型（以下Ｒ−Ｃ型）、
（３）容量アレイ＋抵抗ストリング型（以下Ｃ−Ｒ型）、
（４）抵抗ストリング＋抵抗ストリング型（以下Ｒ−Ｒ型）、
の４つのタイプがある。
【０００４】
図１は、従来のＣ−Ｒ型ダブルステージＤＡＣを用いた逐次比較型ＡＤ変換器の回路図である。
【０００５】
図１の逐次比較型ＡＤ変換器は、入力電位Ｖｉｎを印加する入力端子１０、ノード２０乃至２３、ノード４０乃至４４、スイッチ回路１００、スイッチ回路２００、スイッチ回路２０１、スイッチ回路２０２、コンパレータ３００、逐次比較制御回路３０１、抵抗Ｒ１乃至Ｒ１６、及びコンデンサＣ１乃至Ｃ５を含む。逐次比較制御回路３０１により、各スイッチ回路１００、２００、２０１、２０２等の動作が制御される。
【０００６】
Ｒ１乃至Ｒ１６とスイッチ回路１００とで４ビット副ＤＡＣを構成し、Ｃ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）で４ビット主ＤＡＣを構成している。主ＤＡＣを構成するＣ１乃至Ｃ５は、Ｃ１とＣ２の容量値を各々Ｃｘとすると、Ｃ３が２Ｃｘ、Ｃ４が４Ｃｘ、Ｃ５が８Ｃｘと重み付けされている。サンプリング時には、Ｃ１乃至Ｃ５の全てが、スイッチ回路２００、ノード２１、スイッチ回路２０１を介してアナログ入力端子１０（Ｖｉｎ）に接続され、入力電位Ｖｉｎに充電される。この時スイッチ２０２は、ノード２０がＧＮＤとなるように制御される。サンプリング容量Ｃ３からＣ５は相対精度を確保するために、ある単位容量Ｃｘを例えば２個、４個、或いは８個並列に接続することで実現するのが一般的である。
【０００７】
サンプリング終了後、比較動作を開始し、ＭＳＢから順番に入力電位Ｖｉｎに対応するデジタルデータを決定していく。具体的には、スイッチ２０２を開放してノード２０を浮遊状態とし、例えばノード４０乃至４３をスイッチ２００及び２０１を介してＧＮＤに接続すると共に、ノード４４をリファレンス電位Ｖｒｅｆ（端子１）に接続する。この接続により、サンプリング時に入力電位Ｖｉｎによって蓄えられた電荷がサンプリング容量Ｃ１乃至Ｃ５間で再分配され、ノード２０の電位はＶｒｅｆ／２−Ｖｉｎとなる。ノード２０はコンパレータ３００の入力に接続されており、アナログ入力電位Ｖｉｎがリファレンス電位Ｖｒｅｆの１／２より大きいか小さいかを、コンパレータ３００の出力であるノード２２の電位により判定することが出来る。
【０００８】
上記接続では、ノード４４をリファレンス電位Ｖｒｅｆに接続し、それ以外のノード４０乃至４３をＧＮＤに接続した。即ち、Ｃ５の８Ｃｘをリファレンス電位Ｖｒｅｆに接続し、残りのＣ１乃至Ｃ４の合計８ＣｘをＧＮＤに接続した。一般に、リファレンス電位Ｖｒｅｆに接続する単位容量Ｃｘの個数をｍとし、ＧＮＤに接続する残りの単位容量Ｃｘの個数を１６−ｍとすると、ノード２０の電位Ｖは、
Ｖ ＝ （ｍ／１６）Ｖｒｅｆ − Ｖｉｎ
となる。例えば、ノード４１をＶｒｅｆに接続し、残りのノード４０、４２、４３、及び４４をＧＮＤに接続すると、ｍが１であるのでノード２０の電位はＶｒｅｆ／１６−Ｖｉｎとなる。
【０００９】
従ってｍを逐次的に変化させていくことで、ノード２０の電位をＶｒｅｆ／１６刻みで変化させることが可能であり、デジタルデータのＭＳＢ側（上位４ビット）を決定することができる。
【００１０】
次に、上記のようにして決定されたｍをｍ’として、Ｃ２乃至Ｃ５のうちでｍ’個の単位容量Ｃｘをリファレンス電位Ｖｒｅｆに接続し、Ｃ２乃至Ｃ５のうちで残りの１５−ｍ’個の単位容量ＣｘをＧＮＤに接続し、更にＣ１の１つの単位容量Ｃｘのノード４０を副ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１００）に接続する。副ＤＡＣによりノード４０の電位をＶｒｅｆ／１６刻みで変化させることで、コンパレータ入力２０の電位をＶｒｅｆ／２５６刻みで変化させることができる。これによりのデジタルデータのＬＳＢ側（下位４ビット）を決定し、合計８ビットのデジタルデータを得ることができる。
【００１１】
図１の回路では、単位容量Ｃｘを１６個と単位抵抗を１６個用意することで、８ビット精度のＡＤ変換が実現される。容量だけ或いは抵抗だけでシングルステージの８ビット精度のＤＡＣを作ろうとすると、単位容量が２５６個或いは単位抵抗が２５６個必要になってしまう。図１の回路のようにダブルステージ型ＤＡＣを使うことにより、大幅に部品数を削減することが出来る。また図１の回路では、４ビット副ＤＡＣの抵抗の精度は４ビット精度程度でよく、小面積で抵抗副ＤＡＣを実現することが出来る。
【発明が解決しようとする課題】
近年、ＡＤ変換器の高速化への要求はますます強くなっており、小面積で回路を構成できる逐次比較型ＡＤ変換器の高速化が強く望まれている。
【００１２】
本発明の第１の目的は、逐次比較型ＡＤ変換器のＡＤ変換の処理時間を短縮した回路を提供することにある。
【００１３】
また図１に示される従来回路においては、副ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１００）の出力であるノード２３の電位を、例えばＶｒｅｆ／２に設定する場合にはスイッチングが遅くなるという問題がある。これは、スイッチ回路が一般にＣＭＯＳトランスファゲートで実現されるので、電源電圧（Ｖｒｅｆ）が低い場合には、Ｖｒｅｆ／２のソース・ドレイン電圧に対してＰＭＯＳ及びＮＭＯＳ共にＯＮ抵抗が高くなり、スイッチ回路１００での遅延時間が大きくなるためである。
【００１４】
従って、本発明の第２の目的は、電源電圧が低い場合でも、抵抗ＤＡＣでの遅延時間が増加しない回路を提供することにある。
【課題を解決するための手段】
本発明によるＡＤ変換器は、入力電位をサンプリングして電荷を蓄える複数の容量からなる容量配列を含む容量型ＤＡ変換器と、電位分割により所望の電位を生成する第１の抵抗型ＤＡ変換器と、電位分割により所望の電位を生成する第２の抵抗型ＤＡ変換器と、該第１の抵抗型ＤＡ変換器の出力を該容量型ＤＡ変換器の出力に容量結合により加算する第１の信号経路と、該第２の抵抗型ＤＡ変換器の出力を該容量型ＤＡ変換器の出力に容量結合により加算する第２の信号経路と、 該容量型ＤＡ変換器の出力の電位と該入力電位との大小を判定する比較器を含むことを特徴とする。
【００１５】
上記構成においては、例えば８ビットＡＤ変換の場合に、従来回路の副ＤＡＣのスイッチ回路が下位４ビットを決定する１６：１セレクタであるのと比較して、第１の抵抗型ＤＡ変換器及び第２の抵抗型ＤＡ変換器のスイッチ回路はそれぞれ２ビットを決定する４：１セレクタであればよく、スイッチ回路の規模を大幅に小さくすることが出来る。スイッチ回路においては、スイッチを構成するＭＯＳトランスファゲートの接合容量が寄生容量として働き、信号変化の遅延をもたらすので、ＡＤ変換の比較処理に要する時間が増大してしまう。本発明の構成では、第１の抵抗型ＤＡ変換器及び第２の抵抗型ＤＡ変換器のスイッチ回路を小規模にすることが出来るので、寄生容量を大幅に小さくして、比較処理に要する時間を短くすることが出来る。
【００１６】
またサンプリング時間を減少させるために、容量ＤＡＣのビット数を減らして抵抗ＤＡＣのビット数を増やした場合であっても、抵抗ＤＡＣでの遅延時間の増加を抑えることができる。従ってＡＤ変換器の変換時間のうち、比較時間を殆ど増加させることなくサンプリング時間を減少させることが可能となり、変換時間を高速化することが出来る。
【００１７】
また本発明の更なる側面によれば、上記ＡＤ変換器において、該第１の抵抗型ＤＡ変換器は、該複数の容量の最小単位となる容量の所定倍の容量を介して該容量型ＤＡ変換器の出力に接続され、第１の電位と第２の電位の間を抵抗列により電位分割して生成される該第１の電位から該第２の電位までの範囲のうちで、該範囲の上半分或いは下半分の何れか一方にのみ該第１の抵抗型ＤＡ変換器の出力の範囲が存在することを特徴とする。
【００１８】
この構成において、例えばＶｒｅｆを１６分割する抵抗列の場合、第１の抵抗型ＤＡ変換器の出力を１２Ｖｒｅｆ／１６から１５Ｖｒｅｆ／１６のように可能な限り高い電圧範囲に設定することで、抵抗型ＤＡ変換器のスイッチ回路をＯＮ抵抗の小さい領域で使うことができる。ＰＭＯＳとＮＭＯＳのトランスファゲートにおいては電源電圧（Ｖｒｅｆ）の１／２付近の電圧ではＯＮ抵抗が大きくなり高速動作が困難になるが、電源電圧（Ｖｒｅｆ）に近い電圧を用いることで遅延時間を少なくすることが可能であり、これにより変換処理の高速化を達成することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図２は、本発明による逐次比較型ＡＤ変換器の第１の実施例を示す回路図である。図２において、図１と同一の要素は同一の番号で参照する。
【００２０】
図２の逐次比較型ＡＤ変換器は、入力電位Ｖｉｎを印加する入力端子１０、ノード２０乃至２３、ノード４０乃至４５、スイッチ回路１０１、スイッチ回路１０２、スイッチ回路２００、スイッチ回路２０１、スイッチ回路２０２、コンパレータ３００、逐次比較制御回路３０２、抵抗Ｒ１乃至Ｒ１６、及びコンデンサＣ１乃至Ｃ６を含む。逐次比較制御回路３０２により、各スイッチ回路１０１、１０２、２００、２０１、２０２等の動作が制御される。
【００２１】
抵抗Ｒ１乃至Ｒ１６、スイッチ回路１０１及び１０２、及びコンデンサＣ６で副ＤＡＣを構成し、Ｃ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）で４ビット主ＤＡＣを構成している。主ＤＡＣを構成するＣ１乃至Ｃ５は、Ｃ１とＣ２の容量値を各々Ｃｘとすると、Ｃ３が２Ｃｘ、Ｃ４が４Ｃｘ、Ｃ５が８Ｃｘと重み付けされている。サンプリング時には、Ｃ１乃至Ｃ５の全てが、スイッチ回路２００、ノード２１、スイッチ回路２０１を介してアナログ入力端子１０（Ｖｉｎ）に接続され、入力電位Ｖｉｎに充電される。この時スイッチ２０２は、ノード２０がＧＮＤとなるように制御される。サンプリング容量Ｃ３からＣ５は相対精度を確保するために、ある単位容量Ｃｘを例えば２個、４個、或いは８個並列に接続することで実現するのが一般的である。
【００２２】
サンプリング終了後、比較動作を開始し、ＭＳＢから順番に入力電位Ｖｉｎに対応するデジタルデータを決定していく。具体的には、スイッチ２０２を開放してノード２０を浮遊状態とし、例えばノード４０乃至４３をスイッチ２００及び２０１を介してＧＮＤに接続すると共に、ノード４４をリファレンス電位Ｖｒｅｆ（端子１）に接続する。またノード４５は、スイッチ回路１０２によりＧＮＤに接続する。この接続により、サンプリング時に入力電位Ｖｉｎによって蓄えられた電荷がサンプリング容量Ｃ１乃至Ｃ５間で再分配され、ノード２０の電位はＶｒｅｆ／２−Ｖｉｎに比例した電位となる。ノード２０はコンパレータ３００の入力に接続されており、アナログ入力電位Ｖｉｎがリファレンス電位Ｖｒｅｆの１／２より大きいか小さいかを、コンパレータ３００の出力であるノード２２の電位により判定することが出来る。
【００２３】
上記接続では、サンプリング容量Ｃ１乃至Ｃ５について、ノード４４をリファレンス電位Ｖｒｅｆに接続し、それ以外のノード４０乃至４３をＧＮＤに接続した。即ち、Ｃ５の８Ｃｘをリファレンス電位Ｖｒｅｆに接続し、残りのＣ１乃至Ｃ４の合計８ＣｘをＧＮＤに接続した。一般に、リファレンス電位Ｖｒｅｆに接続する単位容量Ｃｘの個数をｍとし、ＧＮＤに接続する残りの単位容量Ｃｘの個数を１６−ｍとすると、ノード２０の電位Ｖは、
Ｖ ＝ （１６／１７）［（ｍ／１６）Ｖｒｅｆ − Ｖｉｎ］ （１）
となる。例えば、ノード４１をＶｒｅｆに接続し、残りのノード４０、４２、４３、及び４４をＧＮＤに接続すると、ｍが１であるのでノード２０の電位は（１６／１７）［Ｖｒｅｆ／１６−Ｖｉｎ］となる。なお上式における係数（１６／１７）は、サンプリング容量として使用されないコンデンサＣ６の影響を考慮したものである。
【００２４】
ｍを逐次的に変化させていくことで、ノード２０の電位をＶｒｅｆ／１６刻みで変化させることが可能である。従って、デジタルデータのＭＳＢ側（上位４ビット）を決定することができる。
【００２５】
図３は、図２の回路の構成・動作を概念的に示した図である。
【００２６】
図３の逐次比較型ＡＤ変換器は、逐次比較制御回路３０２、局部ＤＡ変換器３０３、及び比較器３００Ａを含む。局部ＤＡ変換器３０３は、図２の主ＤＡＣと副ＤＡＣとを合わせて纏めたものであり、８ビットのＤＡ変換動作によってＶｒｅｆ／２５６刻みの電圧を生成する。逐次比較制御回路３０２は、スイッチ回路の開閉などを制御することで局部ＤＡ変換器３０３の動作を制御する。比較器３００Ａは、局部ＤＡ変換器３０３が生成する電圧と入力電圧Ｖｉｎとを比較して、大小関係を判定する。図２の構成では、Ｖｉｎをサンプルした後に、（ｍ／１６）ＶｒｅｆからＶｉｎを減算した結果をコンパレータ３００に入力として供給しているが、図３は概念的な構成を示すものとして、比較器３００Ａにより（ｍ／１６）ＶｒｅｆからＶｉｎを減算して比較するとして示している。
【００２７】
図３の逐次比較型ＡＤ変換回路においては、逐次比較制御回路３０２がデジタルデータを設定し、局部ＤＡ変換器３０３がそのデジタルデータをＤＡ変換して局部アナログ電圧を生成する。入力アナログ電圧Ｖｉｎと局部ＤＡ変換器３０３の局部アナログ電圧との大小関係を比較器３００Ａにより比較判定し、この比較判定出力２２に基づいて、逐次比較制御回路３０２が局部ＤＡ変換器３０３を制御する。これにより、局部ＤＡ変換器３０３の局部アナログ電圧出力が入力アナログ電圧Ｖｉｎと略等しくなるときのデジタルデータを求め、このデジタルデータをＡＤ変換出力とする。比較動作では、ＭＳＢから順番にＬＳＢ側に向けてデジタルデータの各ビットを決定していく。
【００２８】
以下に、副ＤＡＣによってＬＳＢ側にある下位ビットを決定する処理について説明する。
【００２９】
Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／１６の大きさの容量値Ｃｘを持つＣ１のノード４０において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０１）を用いて、Ｖｒｅｆ／４刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／６４刻みで変化させることができる。
【００３０】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、上記２ビット抵抗ＤＡＣにより設定されるＣ１のノード４０の電位を、ｎＶｒｅｆ／４（ｎは０〜３）とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／１７）［（ｍ／１６＋ｎ／６４）Ｖｒｅｆ−Ｖｉｎ］ （２）
となる。なお上式においてノード４５の電位はＧＮＤに設定されているとする。
【００３１】
従って、上位４ビットのデジタルデータに対応するｍの値を決定した後、リファレンス電位Ｖｒｅｆを６４分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｎの値を決定することができる。つまり上位４ビットのデジタルデータに続いて、ｎに対応する２ビットのデータを決定することができる。
【００３２】
以上により、ＭＳＢ側から６ビットのデジタルデータを得ることが出来る。
【００３３】
更に、Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／１６の大きさの容量値Ｃｘを持つＣ６のノード４５において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０２）を用いて、Ｖｒｅｆ／１６刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／２５６刻みで変化させることができる。
【００３４】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、Ｃ１のノード４０の電位をｎＶｒｅｆ／４（ｎは０〜３）とし、上記２ビット抵抗ＤＡＣにより設定されるＣ６のノード４５の電位をｐＶｒｅｆ／１６（ｐは０〜３）とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／１７）［（ｍ／１６＋ｎ／６４＋ｐ／２５６）Ｖｒｅｆ−Ｖｉｎ］（３）
となる。
【００３５】
従って、上位６ビットのデジタルデータに対応するｍ及びｎの値を決定した後、リファレンス電位Ｖｒｅｆを２５６分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｐの値を決定することができる。つまり上位６ビットのデジタルデータに続いて、ｐに対応する２ビットのデータを決定することができる。
【００３６】
以上により、８ビット全てのデジタルデータを得ることが出来る。
【００３７】
図４は、図２の回路の動作を概念的に説明するために、図３の局部ＤＡ変換器３０３の構成を示す図である。
【００３８】
図３の局部ＤＡ変換器３０３は、容量アレイ型ＤＡ変換器３０４、抵抗型ＤＡ変換器３０５、及び抵抗型ＤＡ変換器３０６を含む。
【００３９】
ｍはデジタルデータの上位４ビット、ｎはデジタルデータの中位２ビット、ｐはデジタルデータの下位２ビットである。容量アレイ型ＤＡ変換器３０４は、局部ＤＡ変換器３０３のうちで上位ビットを変換する容量アレイＤＡＣを示し、図２のＣ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）に対応する。抵抗型ＤＡ変換器３０５は、局部ＤＡ変換器３０３のうちで中位２ビットを変換する抵抗ＤＡＣを示し、図２のＲ１乃至Ｒ１６とスイッチ回路１０１に対応する。また抵抗型ＤＡ変換器３０６は、局部ＤＡ変換器３０３のうち下位２ビットを変換する抵抗ＤＡＣを示し、図２のＲ１乃至Ｒ１６とスイッチ回路１０２に対応する。図２においてはＣ１は容量アレイＤＡＣの一部として示されるが、図４においては容量アレイＤＡＣとは別個に示してある。
【００４０】
容量アレイ型ＤＡ変換器３０４の出力に対して、抵抗型ＤＡ変換器３０５の出力がＣ１を介して容量結合され、更に抵抗型ＤＡ変換器３０６の出力がＣ６を介して容量結合される。抵抗型ＤＡ変換器３０５の出力を容量結合することで、ｎが表す中位ビットに対応する電圧をスケールダウンして加算することが出来る。また抵抗型ＤＡ変換器３０６の出力を容量結合することで、ｐが表す下位ビットに対応する電圧をスケールダウンして加算することが出来る。
【００４１】
なお図２及び図４の例では、容量ＤＡＣの出力電位に２つの抵抗ＤＡＣの出力電位を容量加算する構成を示したが、抵抗ＤＡＣの数は２に限られず、２以上の抵抗ＤＡＣを容量結合手段と共に設ける構成としてもよい。またＣ６のノード４５に印加する抵抗ＤＡＣの出力電位は、サンプリング時からの相対的変化としてＶｒｅｆ／１６の電圧刻みで変化できればよく、絶対値がＲ１からＲ４に対応する電位である必要はない。
【００４２】
また容量ＤＡＣを４ビット、抵抗ＤＡＣを４ビットに対応させたが、これに限定されず、例えば容量ＤＡＣを３ビット、抵抗ＤＡＣを５ビットに対応させてもよい。
【００４３】
また図１の従来回路のスイッチ回路１００が１６：１セレクタであるのに比較して、図２の本発明の回路ではスイッチ回路１０１及び１０２ともに４：１セレクタであるので、スイッチ回路の規模を大幅に小さくすることが出来る。
【００４４】
スイッチ回路は具体的にはＭＯＳトランスファゲートで実現され、図１のように抵抗ＤＡＣが４ビットの場合には、１６タップ分のＭＯＳトランスファゲートの接合容量がノード２３の寄生容量となる。この寄生容量の影響で、ノード２３の信号変化が遅れ、ノード２０のセトリング時間が長くなり、比較処理に要する時間が増大してしまう。
【００４５】
図２のスイッチ回路１０１及び１０２は回路規模が小さいので、図１のノード２３の寄生容量に比較して図２のノード２３及び４５の寄生容量は大幅に小さく、比較処理に要する時間を短くすることが出来る。
【００４６】
逐次比較型ＡＤ変換器においては、アナログ信号をデジタル信号に変換するＡＤ変換処理の処理時間は、アナログ信号をサンプリング容量に蓄えるサンプリング時間と、サンプリング終了後にデジタル値を決定していく比較時間とからなる。変換処理時間を短縮するためには、サンプリング時間及び比較時間を短縮しなければならない。サンプリング時間を短縮するためには、アナログ入力信号を供給する外部回路の信号源インピーダンスが一定であるとすると、サンプリング容量の容量値を小さくすることが必要になる。しかしながら相対精度を保つためには、単位容量の値をそれ程小さくすることが出来ず、容量の数を削減することでサンプリング容量を小さくするしかない。
【００４７】
サンプリング容量の容量値を小さくするためには、容量主ＤＡＣを例えば３ビット構成とし、抵抗副ＤＡＣを５ビット構成とすればよい。この場合、サンプリング容量が単位容量８個となるので、元の総サンプリング容量に対して容量値を半分にすることが出来る。しかしながら抵抗ＤＡＣのビット数が５ビット必要になるので、３２タップ分のＭＯＳトランスファゲートの接合容量がノード２３の寄生容量となり、ノード２０のセトリング時間を増大させ、比較時間を増加させることになる。
【００４８】
本発明による構成では、従来技術の構成と同一の抵抗ＤＡＣビット数で比べれば、抵抗ＤＡＣ出力の遅延時間を短縮することにより、比較時間を短縮することが出来る。またサンプリング時間を減少させるために、容量ＤＡＣのビット数を減らして抵抗ＤＡＣのビット数を増やした場合であっても、抵抗ＤＡＣでの遅延時間の増加を抑えることができる。従ってＡＤ変換器の変換時間のうち、比較時間を殆ど増加させることなくサンプリング時間を減少させることが可能となり、変換時間を高速化することが出来る。
【００４９】
図５は、本発明による逐次比較型ＡＤ変換器の変形例を示す図である。
【００５０】
図５には、図２に示す本発明による逐次比較型ＡＤ変換器に、スイッチ回路１０３を設け、抵抗列Ｒ１乃至Ｒ１６により生成される分圧電位を外部に供給可能な構成となっている。
【００５１】
図２の回路では、２つのスイッチ回路１０１及び１０２により、それぞれ２ビット相当のＤＡ出力を抵抗列から取り出することで、４ビット相当のＤＡＣ動作を実現している。この構成では、４ビット相当の抵抗ＤＡＣ出力（１６段階の出力）を直接取り出すことはできなくなっている。
【００５２】
テスト時或いは実使用時には、４ビット相当の分圧電位を装置外部に供給することが必要な場合がある。そこで図５の構成においては、スイッチ回路１０３を設けることにより、４ビットＤＡＣ出力を取り出せるように構成してある。このスイッチ回路１０３を追加しても、ノード２３及び４５の寄生容量は増加しないので、ＡＤ変換性能の低下を招くことはない。
【００５３】
図６は、本発明による逐次比較型ＡＤ変換器の第２の実施例を示す回路図である。図６において、図２と同一の要素は同一の番号で参照する。
【００５４】
図６の逐次比較型ＡＤ変換器は、入力電位Ｖｉｎを印加する入力端子１０、ノード２０乃至２３、ノード４０−４４及び４７、スイッチ回路１０１、スイッチ回路１０４、スイッチ回路２００、スイッチ回路２０１、スイッチ回路２０２、コンパレータ３００、逐次比較制御回路３０２Ａ、抵抗Ｒ１乃至Ｒ１６、及びコンデンサＣ１−Ｃ５及びＣ７を含む。逐次比較制御回路３０２Ａにより、各スイッチ回路１０２、１０４、２００、２０１、２０２等の動作が制御される。
【００５５】
抵抗Ｒ１乃至Ｒ１６、スイッチ回路１０２及び１０４、及びコンデンサＣ７で副ＤＡＣを構成し、Ｃ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）で４ビット主ＤＡＣを構成している。主ＤＡＣを構成するＣ１乃至Ｃ５は、Ｃ１とＣ２の容量値を各々Ｃｘとすると、Ｃ３が２Ｃｘ、Ｃ４が４Ｃｘ、Ｃ５が８Ｃｘと重み付けされている。サンプリング時には、Ｃ１乃至Ｃ５の全てが、スイッチ回路２００、ノード２１、スイッチ回路２０１を介してアナログ入力端子１０（Ｖｉｎ）に接続され、入力電位Ｖｉｎに充電される。この時スイッチ２０２は、ノード２０がＧＮＤとなるように制御される。またノード６０の電位がスイッチ回路１０４を介してノード４７に供給される。このサンプリング時にＣ１−Ｃ５及びＣ７に蓄えられる電荷は、１６ＣｘＶｉｎ＋４ＣｘＶ６０となる（Ｖ６０はノード６０の電位）。なおＣ７の容量は４Ｃｘである。
【００５６】
サンプリング終了後、比較動作を開始し、ＭＳＢから順番に入力電位Ｖｉｎに対応するデジタルデータを決定していく。リファレンス電位Ｖｒｅｆに接続する単位容量Ｃｘの個数をｍとし、ＧＮＤに接続する残りの単位容量Ｃｘの個数を１６−ｍとすると、ノード２０の電位Ｖは、
Ｖ ＝ （１６／２０）［（ｍ／１６）Ｖｒｅｆ − Ｖｉｎ］ （４）
となる。ここでノード４７はノード６０に接続され、電位Ｖ６０に設定されている。
【００５７】
ｍを逐次的に変化させていくことで、ノード２０の電位をＶｒｅｆ／１６刻みで変化させることが可能である。従って、デジタルデータのＭＳＢ側（上位４ビット）を決定することができる。
【００５８】
次に、副ＤＡＣによってＬＳＢ側にある下位ビットを決定する処理について説明する。
【００５９】
Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／４の大きさの容量値４Ｃｘを持つＣ７のノード４７において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０４）を用いて、Ｖｒｅｆ／１６刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／６４刻みで変化させることができる。
【００６０】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、上記２ビット抵抗ＤＡＣにより設定されるＣ７のノード４７の電位を、ｎＶｒｅｆ／１６（ｎは０〜３）＋Ｖ６０とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／２０）［（ｍ／１６＋ｎ／６４）Ｖｒｅｆ−Ｖｉｎ］ （５）
となる。なおこの時、ノード４０はＧＮＤに接続されている。
【００６１】
従って、上位４ビットのデジタルデータに対応するｍの値を決定した後、リファレンス電位Ｖｒｅｆを６４分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｎの値を決定することができる。つまり上位４ビットのデジタルデータに続いて、ｎに対応する２ビットのデータを決定することができる。
【００６２】
以上により、ＭＳＢ側から６ビットのデジタルデータを得ることが出来る。
【００６３】
更に、Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／１６の大きさの容量値Ｃｘを持つＣ１のノード４０において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０２）を用いて、Ｖｒｅｆ／１６刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／２５６刻みで変化させることができる。
【００６４】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、Ｃ７のノード４７の電位をｎＶｒｅｆ／１６＋Ｖ６０（ｎは０〜３）とし、上記２ビット抵抗ＤＡＣにより設定されるＣ１のノード４０の電位をｐＶｒｅｆ／１６（ｐは０〜３）とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／２０）［（ｍ／１６＋ｎ／６４＋ｐ／２５６）Ｖｒｅｆ−Ｖｉｎ］（６）
となる。
【００６５】
従って、上位６ビットのデジタルデータに対応するｍ及びｎの値を決定した後、リファレンス電位Ｖｒｅｆを２５６分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｐの値を決定することができる。つまり上位６ビットのデジタルデータに続いて、ｐに対応する２ビットのデータを決定することができる。
【００６６】
以上により、８ビット全てのデジタルデータを得ることが出来る。
【００６７】
以上のようにして図６の構成により、８ビットの逐次比較型ＡＤ変換器を実現することが出来る。図２の回路においては、中位ビットの変換に用いる抵抗ＤＡＣの出力電位の刻みを、Ｖｒｅｆ／４としていた。これに対して図６の構成では、中位ビット変換に用いる抵抗ＤＡＣの出力電位の刻みをＶｒｅｆ／１６とし、合計のサンプリング容量１６Ｃｘに対して１／４の大きさの容量値４Ｃｘを持つＣ７を介して、ノード２０に電位加算する。
【００６８】
この構成において、バイアス電位Ｖ６０を加えて抵抗ＤＡＣの出力電位をｎＶｒｅｆ／１６＋Ｖ６０（ｎは０〜３）とすることで、１２Ｖｒｅｆ／１６から１５Ｖｒｅｆ／１６の可能な限り高い電圧範囲を用いている。これにより、スイッチ回路１０４をＯＮ抵抗の小さい領域で使うことができる。ＰＭＯＳとＮＭＯＳのトランスファゲートにおいては電源電圧（Ｖｒｅｆ）の１／２付近の電圧ではＯＮ抵抗が大きくなり高速動作が困難になるが、図６のスイッチ回路１０４のように電源電圧（Ｖｒｅｆ）に近い電圧を用いることで遅延時間を少なくすることが可能であり、これにより変換処理の高速化を達成することが出来る。
【００６９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によるＡＤ変換器においては、副ＤＡＣを第１の抵抗型ＤＡ変換器及び第２の抵抗型ＤＡ変換器に分割することで、スイッチ回路の規模を大幅に小さくすることが出来る。これにより、スイッチ回路における寄生容量を大幅に小さくして、比較処理に要する時間を短くすることが出来る。
【００７０】
また、ＭＯＳトランスファゲートのＯＮ抵抗が高くなる電圧領域を避けて抵抗ＤＡＣを動作させることで、比較処理の高速化を達成することができる。
【図面の簡単な説明】
【図１】従来のＣ−Ｒ型ダブルステージＤＡＣを用いた逐次比較型ＡＤ変換器の回路図である。
【図２】本発明による逐次比較型ＡＤ変換器の第１の実施例を示す回路図である。
【図３】図２の回路の構成・動作を概念的に示した図である。
【図４】図２の回路の動作を概念的に説明するために、図３の局部ＤＡ変換器の構成を示す図である。
【図５】本発明による逐次比較型ＡＤ変換器の変形例を示す図である。
【図６】本発明による逐次比較型ＡＤ変換器の第２の実施例を示す回路図である。
【符号の説明】
１０ 入力端子
１０１ スイッチ回路
１０２ スイッチ回路
２００ スイッチ回路
２０１ スイッチ回路
２０２ スイッチ回路
３００ コンパレータ
３０２ 逐次比較制御回路
【発明の属する技術分野】
本発明は、一般にアナログ信号をデジタル信号に変換するＡＤ変換器に関し、詳しくは逐次比較動作によりアナログ信号をデジタル信号に変換する逐次比較型ＡＤ変換器に関する。
【従来の技術】
逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く比較的安価に製造可能であり、且つ比較的高速な変換時間を達成することが出来る。逐次比較型ＡＤ変換器のうちでダブルステージ型のものは、高分解能のＡＤ変換器を小さな実装面積で実現することが出来る。
【０００２】
ダブルステージ型の逐次比較型ＡＤ変換器は、最大ビット（ＭＳＢ）側を決定するための主ＤＡＣ（ＤＡ変換器）と、最小ビット（ＬＳＢ）側を決定するための副ＤＡＣ（ＤＡ変換器）との２段構成となっている。まず主ＤＡＣ（ＤＡ変換器）により設定したアナログ電位と入力アナログ電位とを比較することで、上位ビットを決定する。この決定された上位ビットに対応する主ＤＡＣのアナログ電位と副ＤＡＣにより設定したアナログ電位とを加算し、この和と入力アナログ電位とを比較することで下位ビットを決定する。
【０００３】
主ＤＡＣ或いは副ＤＡＣを構成するＤＡＣは、抵抗ストリング或いは容量アレイで実現することが出来る。主ＤＡＣと副ＤＡＣとに何れの型を用いるかによって、
（１）容量アレイ＋容量アレイ型（以下Ｃ−Ｃ型）、
（２）抵抗ストリング＋容量アレイ型（以下Ｒ−Ｃ型）、
（３）容量アレイ＋抵抗ストリング型（以下Ｃ−Ｒ型）、
（４）抵抗ストリング＋抵抗ストリング型（以下Ｒ−Ｒ型）、
の４つのタイプがある。
【０００４】
図１は、従来のＣ−Ｒ型ダブルステージＤＡＣを用いた逐次比較型ＡＤ変換器の回路図である。
【０００５】
図１の逐次比較型ＡＤ変換器は、入力電位Ｖｉｎを印加する入力端子１０、ノード２０乃至２３、ノード４０乃至４４、スイッチ回路１００、スイッチ回路２００、スイッチ回路２０１、スイッチ回路２０２、コンパレータ３００、逐次比較制御回路３０１、抵抗Ｒ１乃至Ｒ１６、及びコンデンサＣ１乃至Ｃ５を含む。逐次比較制御回路３０１により、各スイッチ回路１００、２００、２０１、２０２等の動作が制御される。
【０００６】
Ｒ１乃至Ｒ１６とスイッチ回路１００とで４ビット副ＤＡＣを構成し、Ｃ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）で４ビット主ＤＡＣを構成している。主ＤＡＣを構成するＣ１乃至Ｃ５は、Ｃ１とＣ２の容量値を各々Ｃｘとすると、Ｃ３が２Ｃｘ、Ｃ４が４Ｃｘ、Ｃ５が８Ｃｘと重み付けされている。サンプリング時には、Ｃ１乃至Ｃ５の全てが、スイッチ回路２００、ノード２１、スイッチ回路２０１を介してアナログ入力端子１０（Ｖｉｎ）に接続され、入力電位Ｖｉｎに充電される。この時スイッチ２０２は、ノード２０がＧＮＤとなるように制御される。サンプリング容量Ｃ３からＣ５は相対精度を確保するために、ある単位容量Ｃｘを例えば２個、４個、或いは８個並列に接続することで実現するのが一般的である。
【０００７】
サンプリング終了後、比較動作を開始し、ＭＳＢから順番に入力電位Ｖｉｎに対応するデジタルデータを決定していく。具体的には、スイッチ２０２を開放してノード２０を浮遊状態とし、例えばノード４０乃至４３をスイッチ２００及び２０１を介してＧＮＤに接続すると共に、ノード４４をリファレンス電位Ｖｒｅｆ（端子１）に接続する。この接続により、サンプリング時に入力電位Ｖｉｎによって蓄えられた電荷がサンプリング容量Ｃ１乃至Ｃ５間で再分配され、ノード２０の電位はＶｒｅｆ／２−Ｖｉｎとなる。ノード２０はコンパレータ３００の入力に接続されており、アナログ入力電位Ｖｉｎがリファレンス電位Ｖｒｅｆの１／２より大きいか小さいかを、コンパレータ３００の出力であるノード２２の電位により判定することが出来る。
【０００８】
上記接続では、ノード４４をリファレンス電位Ｖｒｅｆに接続し、それ以外のノード４０乃至４３をＧＮＤに接続した。即ち、Ｃ５の８Ｃｘをリファレンス電位Ｖｒｅｆに接続し、残りのＣ１乃至Ｃ４の合計８ＣｘをＧＮＤに接続した。一般に、リファレンス電位Ｖｒｅｆに接続する単位容量Ｃｘの個数をｍとし、ＧＮＤに接続する残りの単位容量Ｃｘの個数を１６−ｍとすると、ノード２０の電位Ｖは、
Ｖ ＝ （ｍ／１６）Ｖｒｅｆ − Ｖｉｎ
となる。例えば、ノード４１をＶｒｅｆに接続し、残りのノード４０、４２、４３、及び４４をＧＮＤに接続すると、ｍが１であるのでノード２０の電位はＶｒｅｆ／１６−Ｖｉｎとなる。
【０００９】
従ってｍを逐次的に変化させていくことで、ノード２０の電位をＶｒｅｆ／１６刻みで変化させることが可能であり、デジタルデータのＭＳＢ側（上位４ビット）を決定することができる。
【００１０】
次に、上記のようにして決定されたｍをｍ’として、Ｃ２乃至Ｃ５のうちでｍ’個の単位容量Ｃｘをリファレンス電位Ｖｒｅｆに接続し、Ｃ２乃至Ｃ５のうちで残りの１５−ｍ’個の単位容量ＣｘをＧＮＤに接続し、更にＣ１の１つの単位容量Ｃｘのノード４０を副ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１００）に接続する。副ＤＡＣによりノード４０の電位をＶｒｅｆ／１６刻みで変化させることで、コンパレータ入力２０の電位をＶｒｅｆ／２５６刻みで変化させることができる。これによりのデジタルデータのＬＳＢ側（下位４ビット）を決定し、合計８ビットのデジタルデータを得ることができる。
【００１１】
図１の回路では、単位容量Ｃｘを１６個と単位抵抗を１６個用意することで、８ビット精度のＡＤ変換が実現される。容量だけ或いは抵抗だけでシングルステージの８ビット精度のＤＡＣを作ろうとすると、単位容量が２５６個或いは単位抵抗が２５６個必要になってしまう。図１の回路のようにダブルステージ型ＤＡＣを使うことにより、大幅に部品数を削減することが出来る。また図１の回路では、４ビット副ＤＡＣの抵抗の精度は４ビット精度程度でよく、小面積で抵抗副ＤＡＣを実現することが出来る。
【発明が解決しようとする課題】
近年、ＡＤ変換器の高速化への要求はますます強くなっており、小面積で回路を構成できる逐次比較型ＡＤ変換器の高速化が強く望まれている。
【００１２】
本発明の第１の目的は、逐次比較型ＡＤ変換器のＡＤ変換の処理時間を短縮した回路を提供することにある。
【００１３】
また図１に示される従来回路においては、副ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１００）の出力であるノード２３の電位を、例えばＶｒｅｆ／２に設定する場合にはスイッチングが遅くなるという問題がある。これは、スイッチ回路が一般にＣＭＯＳトランスファゲートで実現されるので、電源電圧（Ｖｒｅｆ）が低い場合には、Ｖｒｅｆ／２のソース・ドレイン電圧に対してＰＭＯＳ及びＮＭＯＳ共にＯＮ抵抗が高くなり、スイッチ回路１００での遅延時間が大きくなるためである。
【００１４】
従って、本発明の第２の目的は、電源電圧が低い場合でも、抵抗ＤＡＣでの遅延時間が増加しない回路を提供することにある。
【課題を解決するための手段】
本発明によるＡＤ変換器は、入力電位をサンプリングして電荷を蓄える複数の容量からなる容量配列を含む容量型ＤＡ変換器と、電位分割により所望の電位を生成する第１の抵抗型ＤＡ変換器と、電位分割により所望の電位を生成する第２の抵抗型ＤＡ変換器と、該第１の抵抗型ＤＡ変換器の出力を該容量型ＤＡ変換器の出力に容量結合により加算する第１の信号経路と、該第２の抵抗型ＤＡ変換器の出力を該容量型ＤＡ変換器の出力に容量結合により加算する第２の信号経路と、 該容量型ＤＡ変換器の出力の電位と該入力電位との大小を判定する比較器を含むことを特徴とする。
【００１５】
上記構成においては、例えば８ビットＡＤ変換の場合に、従来回路の副ＤＡＣのスイッチ回路が下位４ビットを決定する１６：１セレクタであるのと比較して、第１の抵抗型ＤＡ変換器及び第２の抵抗型ＤＡ変換器のスイッチ回路はそれぞれ２ビットを決定する４：１セレクタであればよく、スイッチ回路の規模を大幅に小さくすることが出来る。スイッチ回路においては、スイッチを構成するＭＯＳトランスファゲートの接合容量が寄生容量として働き、信号変化の遅延をもたらすので、ＡＤ変換の比較処理に要する時間が増大してしまう。本発明の構成では、第１の抵抗型ＤＡ変換器及び第２の抵抗型ＤＡ変換器のスイッチ回路を小規模にすることが出来るので、寄生容量を大幅に小さくして、比較処理に要する時間を短くすることが出来る。
【００１６】
またサンプリング時間を減少させるために、容量ＤＡＣのビット数を減らして抵抗ＤＡＣのビット数を増やした場合であっても、抵抗ＤＡＣでの遅延時間の増加を抑えることができる。従ってＡＤ変換器の変換時間のうち、比較時間を殆ど増加させることなくサンプリング時間を減少させることが可能となり、変換時間を高速化することが出来る。
【００１７】
また本発明の更なる側面によれば、上記ＡＤ変換器において、該第１の抵抗型ＤＡ変換器は、該複数の容量の最小単位となる容量の所定倍の容量を介して該容量型ＤＡ変換器の出力に接続され、第１の電位と第２の電位の間を抵抗列により電位分割して生成される該第１の電位から該第２の電位までの範囲のうちで、該範囲の上半分或いは下半分の何れか一方にのみ該第１の抵抗型ＤＡ変換器の出力の範囲が存在することを特徴とする。
【００１８】
この構成において、例えばＶｒｅｆを１６分割する抵抗列の場合、第１の抵抗型ＤＡ変換器の出力を１２Ｖｒｅｆ／１６から１５Ｖｒｅｆ／１６のように可能な限り高い電圧範囲に設定することで、抵抗型ＤＡ変換器のスイッチ回路をＯＮ抵抗の小さい領域で使うことができる。ＰＭＯＳとＮＭＯＳのトランスファゲートにおいては電源電圧（Ｖｒｅｆ）の１／２付近の電圧ではＯＮ抵抗が大きくなり高速動作が困難になるが、電源電圧（Ｖｒｅｆ）に近い電圧を用いることで遅延時間を少なくすることが可能であり、これにより変換処理の高速化を達成することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図２は、本発明による逐次比較型ＡＤ変換器の第１の実施例を示す回路図である。図２において、図１と同一の要素は同一の番号で参照する。
【００２０】
図２の逐次比較型ＡＤ変換器は、入力電位Ｖｉｎを印加する入力端子１０、ノード２０乃至２３、ノード４０乃至４５、スイッチ回路１０１、スイッチ回路１０２、スイッチ回路２００、スイッチ回路２０１、スイッチ回路２０２、コンパレータ３００、逐次比較制御回路３０２、抵抗Ｒ１乃至Ｒ１６、及びコンデンサＣ１乃至Ｃ６を含む。逐次比較制御回路３０２により、各スイッチ回路１０１、１０２、２００、２０１、２０２等の動作が制御される。
【００２１】
抵抗Ｒ１乃至Ｒ１６、スイッチ回路１０１及び１０２、及びコンデンサＣ６で副ＤＡＣを構成し、Ｃ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）で４ビット主ＤＡＣを構成している。主ＤＡＣを構成するＣ１乃至Ｃ５は、Ｃ１とＣ２の容量値を各々Ｃｘとすると、Ｃ３が２Ｃｘ、Ｃ４が４Ｃｘ、Ｃ５が８Ｃｘと重み付けされている。サンプリング時には、Ｃ１乃至Ｃ５の全てが、スイッチ回路２００、ノード２１、スイッチ回路２０１を介してアナログ入力端子１０（Ｖｉｎ）に接続され、入力電位Ｖｉｎに充電される。この時スイッチ２０２は、ノード２０がＧＮＤとなるように制御される。サンプリング容量Ｃ３からＣ５は相対精度を確保するために、ある単位容量Ｃｘを例えば２個、４個、或いは８個並列に接続することで実現するのが一般的である。
【００２２】
サンプリング終了後、比較動作を開始し、ＭＳＢから順番に入力電位Ｖｉｎに対応するデジタルデータを決定していく。具体的には、スイッチ２０２を開放してノード２０を浮遊状態とし、例えばノード４０乃至４３をスイッチ２００及び２０１を介してＧＮＤに接続すると共に、ノード４４をリファレンス電位Ｖｒｅｆ（端子１）に接続する。またノード４５は、スイッチ回路１０２によりＧＮＤに接続する。この接続により、サンプリング時に入力電位Ｖｉｎによって蓄えられた電荷がサンプリング容量Ｃ１乃至Ｃ５間で再分配され、ノード２０の電位はＶｒｅｆ／２−Ｖｉｎに比例した電位となる。ノード２０はコンパレータ３００の入力に接続されており、アナログ入力電位Ｖｉｎがリファレンス電位Ｖｒｅｆの１／２より大きいか小さいかを、コンパレータ３００の出力であるノード２２の電位により判定することが出来る。
【００２３】
上記接続では、サンプリング容量Ｃ１乃至Ｃ５について、ノード４４をリファレンス電位Ｖｒｅｆに接続し、それ以外のノード４０乃至４３をＧＮＤに接続した。即ち、Ｃ５の８Ｃｘをリファレンス電位Ｖｒｅｆに接続し、残りのＣ１乃至Ｃ４の合計８ＣｘをＧＮＤに接続した。一般に、リファレンス電位Ｖｒｅｆに接続する単位容量Ｃｘの個数をｍとし、ＧＮＤに接続する残りの単位容量Ｃｘの個数を１６−ｍとすると、ノード２０の電位Ｖは、
Ｖ ＝ （１６／１７）［（ｍ／１６）Ｖｒｅｆ − Ｖｉｎ］ （１）
となる。例えば、ノード４１をＶｒｅｆに接続し、残りのノード４０、４２、４３、及び４４をＧＮＤに接続すると、ｍが１であるのでノード２０の電位は（１６／１７）［Ｖｒｅｆ／１６−Ｖｉｎ］となる。なお上式における係数（１６／１７）は、サンプリング容量として使用されないコンデンサＣ６の影響を考慮したものである。
【００２４】
ｍを逐次的に変化させていくことで、ノード２０の電位をＶｒｅｆ／１６刻みで変化させることが可能である。従って、デジタルデータのＭＳＢ側（上位４ビット）を決定することができる。
【００２５】
図３は、図２の回路の構成・動作を概念的に示した図である。
【００２６】
図３の逐次比較型ＡＤ変換器は、逐次比較制御回路３０２、局部ＤＡ変換器３０３、及び比較器３００Ａを含む。局部ＤＡ変換器３０３は、図２の主ＤＡＣと副ＤＡＣとを合わせて纏めたものであり、８ビットのＤＡ変換動作によってＶｒｅｆ／２５６刻みの電圧を生成する。逐次比較制御回路３０２は、スイッチ回路の開閉などを制御することで局部ＤＡ変換器３０３の動作を制御する。比較器３００Ａは、局部ＤＡ変換器３０３が生成する電圧と入力電圧Ｖｉｎとを比較して、大小関係を判定する。図２の構成では、Ｖｉｎをサンプルした後に、（ｍ／１６）ＶｒｅｆからＶｉｎを減算した結果をコンパレータ３００に入力として供給しているが、図３は概念的な構成を示すものとして、比較器３００Ａにより（ｍ／１６）ＶｒｅｆからＶｉｎを減算して比較するとして示している。
【００２７】
図３の逐次比較型ＡＤ変換回路においては、逐次比較制御回路３０２がデジタルデータを設定し、局部ＤＡ変換器３０３がそのデジタルデータをＤＡ変換して局部アナログ電圧を生成する。入力アナログ電圧Ｖｉｎと局部ＤＡ変換器３０３の局部アナログ電圧との大小関係を比較器３００Ａにより比較判定し、この比較判定出力２２に基づいて、逐次比較制御回路３０２が局部ＤＡ変換器３０３を制御する。これにより、局部ＤＡ変換器３０３の局部アナログ電圧出力が入力アナログ電圧Ｖｉｎと略等しくなるときのデジタルデータを求め、このデジタルデータをＡＤ変換出力とする。比較動作では、ＭＳＢから順番にＬＳＢ側に向けてデジタルデータの各ビットを決定していく。
【００２８】
以下に、副ＤＡＣによってＬＳＢ側にある下位ビットを決定する処理について説明する。
【００２９】
Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／１６の大きさの容量値Ｃｘを持つＣ１のノード４０において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０１）を用いて、Ｖｒｅｆ／４刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／６４刻みで変化させることができる。
【００３０】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、上記２ビット抵抗ＤＡＣにより設定されるＣ１のノード４０の電位を、ｎＶｒｅｆ／４（ｎは０〜３）とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／１７）［（ｍ／１６＋ｎ／６４）Ｖｒｅｆ−Ｖｉｎ］ （２）
となる。なお上式においてノード４５の電位はＧＮＤに設定されているとする。
【００３１】
従って、上位４ビットのデジタルデータに対応するｍの値を決定した後、リファレンス電位Ｖｒｅｆを６４分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｎの値を決定することができる。つまり上位４ビットのデジタルデータに続いて、ｎに対応する２ビットのデータを決定することができる。
【００３２】
以上により、ＭＳＢ側から６ビットのデジタルデータを得ることが出来る。
【００３３】
更に、Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／１６の大きさの容量値Ｃｘを持つＣ６のノード４５において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０２）を用いて、Ｖｒｅｆ／１６刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／２５６刻みで変化させることができる。
【００３４】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、Ｃ１のノード４０の電位をｎＶｒｅｆ／４（ｎは０〜３）とし、上記２ビット抵抗ＤＡＣにより設定されるＣ６のノード４５の電位をｐＶｒｅｆ／１６（ｐは０〜３）とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／１７）［（ｍ／１６＋ｎ／６４＋ｐ／２５６）Ｖｒｅｆ−Ｖｉｎ］（３）
となる。
【００３５】
従って、上位６ビットのデジタルデータに対応するｍ及びｎの値を決定した後、リファレンス電位Ｖｒｅｆを２５６分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｐの値を決定することができる。つまり上位６ビットのデジタルデータに続いて、ｐに対応する２ビットのデータを決定することができる。
【００３６】
以上により、８ビット全てのデジタルデータを得ることが出来る。
【００３７】
図４は、図２の回路の動作を概念的に説明するために、図３の局部ＤＡ変換器３０３の構成を示す図である。
【００３８】
図３の局部ＤＡ変換器３０３は、容量アレイ型ＤＡ変換器３０４、抵抗型ＤＡ変換器３０５、及び抵抗型ＤＡ変換器３０６を含む。
【００３９】
ｍはデジタルデータの上位４ビット、ｎはデジタルデータの中位２ビット、ｐはデジタルデータの下位２ビットである。容量アレイ型ＤＡ変換器３０４は、局部ＤＡ変換器３０３のうちで上位ビットを変換する容量アレイＤＡＣを示し、図２のＣ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）に対応する。抵抗型ＤＡ変換器３０５は、局部ＤＡ変換器３０３のうちで中位２ビットを変換する抵抗ＤＡＣを示し、図２のＲ１乃至Ｒ１６とスイッチ回路１０１に対応する。また抵抗型ＤＡ変換器３０６は、局部ＤＡ変換器３０３のうち下位２ビットを変換する抵抗ＤＡＣを示し、図２のＲ１乃至Ｒ１６とスイッチ回路１０２に対応する。図２においてはＣ１は容量アレイＤＡＣの一部として示されるが、図４においては容量アレイＤＡＣとは別個に示してある。
【００４０】
容量アレイ型ＤＡ変換器３０４の出力に対して、抵抗型ＤＡ変換器３０５の出力がＣ１を介して容量結合され、更に抵抗型ＤＡ変換器３０６の出力がＣ６を介して容量結合される。抵抗型ＤＡ変換器３０５の出力を容量結合することで、ｎが表す中位ビットに対応する電圧をスケールダウンして加算することが出来る。また抵抗型ＤＡ変換器３０６の出力を容量結合することで、ｐが表す下位ビットに対応する電圧をスケールダウンして加算することが出来る。
【００４１】
なお図２及び図４の例では、容量ＤＡＣの出力電位に２つの抵抗ＤＡＣの出力電位を容量加算する構成を示したが、抵抗ＤＡＣの数は２に限られず、２以上の抵抗ＤＡＣを容量結合手段と共に設ける構成としてもよい。またＣ６のノード４５に印加する抵抗ＤＡＣの出力電位は、サンプリング時からの相対的変化としてＶｒｅｆ／１６の電圧刻みで変化できればよく、絶対値がＲ１からＲ４に対応する電位である必要はない。
【００４２】
また容量ＤＡＣを４ビット、抵抗ＤＡＣを４ビットに対応させたが、これに限定されず、例えば容量ＤＡＣを３ビット、抵抗ＤＡＣを５ビットに対応させてもよい。
【００４３】
また図１の従来回路のスイッチ回路１００が１６：１セレクタであるのに比較して、図２の本発明の回路ではスイッチ回路１０１及び１０２ともに４：１セレクタであるので、スイッチ回路の規模を大幅に小さくすることが出来る。
【００４４】
スイッチ回路は具体的にはＭＯＳトランスファゲートで実現され、図１のように抵抗ＤＡＣが４ビットの場合には、１６タップ分のＭＯＳトランスファゲートの接合容量がノード２３の寄生容量となる。この寄生容量の影響で、ノード２３の信号変化が遅れ、ノード２０のセトリング時間が長くなり、比較処理に要する時間が増大してしまう。
【００４５】
図２のスイッチ回路１０１及び１０２は回路規模が小さいので、図１のノード２３の寄生容量に比較して図２のノード２３及び４５の寄生容量は大幅に小さく、比較処理に要する時間を短くすることが出来る。
【００４６】
逐次比較型ＡＤ変換器においては、アナログ信号をデジタル信号に変換するＡＤ変換処理の処理時間は、アナログ信号をサンプリング容量に蓄えるサンプリング時間と、サンプリング終了後にデジタル値を決定していく比較時間とからなる。変換処理時間を短縮するためには、サンプリング時間及び比較時間を短縮しなければならない。サンプリング時間を短縮するためには、アナログ入力信号を供給する外部回路の信号源インピーダンスが一定であるとすると、サンプリング容量の容量値を小さくすることが必要になる。しかしながら相対精度を保つためには、単位容量の値をそれ程小さくすることが出来ず、容量の数を削減することでサンプリング容量を小さくするしかない。
【００４７】
サンプリング容量の容量値を小さくするためには、容量主ＤＡＣを例えば３ビット構成とし、抵抗副ＤＡＣを５ビット構成とすればよい。この場合、サンプリング容量が単位容量８個となるので、元の総サンプリング容量に対して容量値を半分にすることが出来る。しかしながら抵抗ＤＡＣのビット数が５ビット必要になるので、３２タップ分のＭＯＳトランスファゲートの接合容量がノード２３の寄生容量となり、ノード２０のセトリング時間を増大させ、比較時間を増加させることになる。
【００４８】
本発明による構成では、従来技術の構成と同一の抵抗ＤＡＣビット数で比べれば、抵抗ＤＡＣ出力の遅延時間を短縮することにより、比較時間を短縮することが出来る。またサンプリング時間を減少させるために、容量ＤＡＣのビット数を減らして抵抗ＤＡＣのビット数を増やした場合であっても、抵抗ＤＡＣでの遅延時間の増加を抑えることができる。従ってＡＤ変換器の変換時間のうち、比較時間を殆ど増加させることなくサンプリング時間を減少させることが可能となり、変換時間を高速化することが出来る。
【００４９】
図５は、本発明による逐次比較型ＡＤ変換器の変形例を示す図である。
【００５０】
図５には、図２に示す本発明による逐次比較型ＡＤ変換器に、スイッチ回路１０３を設け、抵抗列Ｒ１乃至Ｒ１６により生成される分圧電位を外部に供給可能な構成となっている。
【００５１】
図２の回路では、２つのスイッチ回路１０１及び１０２により、それぞれ２ビット相当のＤＡ出力を抵抗列から取り出することで、４ビット相当のＤＡＣ動作を実現している。この構成では、４ビット相当の抵抗ＤＡＣ出力（１６段階の出力）を直接取り出すことはできなくなっている。
【００５２】
テスト時或いは実使用時には、４ビット相当の分圧電位を装置外部に供給することが必要な場合がある。そこで図５の構成においては、スイッチ回路１０３を設けることにより、４ビットＤＡＣ出力を取り出せるように構成してある。このスイッチ回路１０３を追加しても、ノード２３及び４５の寄生容量は増加しないので、ＡＤ変換性能の低下を招くことはない。
【００５３】
図６は、本発明による逐次比較型ＡＤ変換器の第２の実施例を示す回路図である。図６において、図２と同一の要素は同一の番号で参照する。
【００５４】
図６の逐次比較型ＡＤ変換器は、入力電位Ｖｉｎを印加する入力端子１０、ノード２０乃至２３、ノード４０−４４及び４７、スイッチ回路１０１、スイッチ回路１０４、スイッチ回路２００、スイッチ回路２０１、スイッチ回路２０２、コンパレータ３００、逐次比較制御回路３０２Ａ、抵抗Ｒ１乃至Ｒ１６、及びコンデンサＣ１−Ｃ５及びＣ７を含む。逐次比較制御回路３０２Ａにより、各スイッチ回路１０２、１０４、２００、２０１、２０２等の動作が制御される。
【００５５】
抵抗Ｒ１乃至Ｒ１６、スイッチ回路１０２及び１０４、及びコンデンサＣ７で副ＤＡＣを構成し、Ｃ１乃至Ｃ５とスイッチ回路２００（及び２０１、２０２）で４ビット主ＤＡＣを構成している。主ＤＡＣを構成するＣ１乃至Ｃ５は、Ｃ１とＣ２の容量値を各々Ｃｘとすると、Ｃ３が２Ｃｘ、Ｃ４が４Ｃｘ、Ｃ５が８Ｃｘと重み付けされている。サンプリング時には、Ｃ１乃至Ｃ５の全てが、スイッチ回路２００、ノード２１、スイッチ回路２０１を介してアナログ入力端子１０（Ｖｉｎ）に接続され、入力電位Ｖｉｎに充電される。この時スイッチ２０２は、ノード２０がＧＮＤとなるように制御される。またノード６０の電位がスイッチ回路１０４を介してノード４７に供給される。このサンプリング時にＣ１−Ｃ５及びＣ７に蓄えられる電荷は、１６ＣｘＶｉｎ＋４ＣｘＶ６０となる（Ｖ６０はノード６０の電位）。なおＣ７の容量は４Ｃｘである。
【００５６】
サンプリング終了後、比較動作を開始し、ＭＳＢから順番に入力電位Ｖｉｎに対応するデジタルデータを決定していく。リファレンス電位Ｖｒｅｆに接続する単位容量Ｃｘの個数をｍとし、ＧＮＤに接続する残りの単位容量Ｃｘの個数を１６−ｍとすると、ノード２０の電位Ｖは、
Ｖ ＝ （１６／２０）［（ｍ／１６）Ｖｒｅｆ − Ｖｉｎ］ （４）
となる。ここでノード４７はノード６０に接続され、電位Ｖ６０に設定されている。
【００５７】
ｍを逐次的に変化させていくことで、ノード２０の電位をＶｒｅｆ／１６刻みで変化させることが可能である。従って、デジタルデータのＭＳＢ側（上位４ビット）を決定することができる。
【００５８】
次に、副ＤＡＣによってＬＳＢ側にある下位ビットを決定する処理について説明する。
【００５９】
Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／４の大きさの容量値４Ｃｘを持つＣ７のノード４７において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０４）を用いて、Ｖｒｅｆ／１６刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／６４刻みで変化させることができる。
【００６０】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、上記２ビット抵抗ＤＡＣにより設定されるＣ７のノード４７の電位を、ｎＶｒｅｆ／１６（ｎは０〜３）＋Ｖ６０とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／２０）［（ｍ／１６＋ｎ／６４）Ｖｒｅｆ−Ｖｉｎ］ （５）
となる。なおこの時、ノード４０はＧＮＤに接続されている。
【００６１】
従って、上位４ビットのデジタルデータに対応するｍの値を決定した後、リファレンス電位Ｖｒｅｆを６４分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｎの値を決定することができる。つまり上位４ビットのデジタルデータに続いて、ｎに対応する２ビットのデータを決定することができる。
【００６２】
以上により、ＭＳＢ側から６ビットのデジタルデータを得ることが出来る。
【００６３】
更に、Ｃ１乃至Ｃ５の合計のサンプリング容量１６Ｃｘに対して１／１６の大きさの容量値Ｃｘを持つＣ１のノード４０において、２ビット抵抗ＤＡＣ（Ｒ１乃至Ｒ１６とスイッチ回路１０２）を用いて、Ｖｒｅｆ／１６刻みで電位を変化させる。これにより、コンパレータ入力であるノード２０の電位を、Ｖｒｅｆ／２５６刻みで変化させることができる。
【００６４】
例えば、スイッチ回路２００によりＶｒｅｆに接続される容量の容量値をｍＣｘとし（ｍは０〜１５）、スイッチ回路２００によりＧＮＤに接続される容量の容量値を（１５−ｍ）Ｃｘとする。更に、Ｃ７のノード４７の電位をｎＶｒｅｆ／１６＋Ｖ６０（ｎは０〜３）とし、上記２ビット抵抗ＤＡＣにより設定されるＣ１のノード４０の電位をｐＶｒｅｆ／１６（ｐは０〜３）とする。このとき電荷再分配により決まるノード２０の電位Ｖは、
Ｖ＝（１６／２０）［（ｍ／１６＋ｎ／６４＋ｐ／２５６）Ｖｒｅｆ−Ｖｉｎ］（６）
となる。
【００６５】
従って、上位６ビットのデジタルデータに対応するｍ及びｎの値を決定した後、リファレンス電位Ｖｒｅｆを２５６分割した電圧刻みでＶの値を変化させ、コンパレータ３００により、ｐの値を決定することができる。つまり上位６ビットのデジタルデータに続いて、ｐに対応する２ビットのデータを決定することができる。
【００６６】
以上により、８ビット全てのデジタルデータを得ることが出来る。
【００６７】
以上のようにして図６の構成により、８ビットの逐次比較型ＡＤ変換器を実現することが出来る。図２の回路においては、中位ビットの変換に用いる抵抗ＤＡＣの出力電位の刻みを、Ｖｒｅｆ／４としていた。これに対して図６の構成では、中位ビット変換に用いる抵抗ＤＡＣの出力電位の刻みをＶｒｅｆ／１６とし、合計のサンプリング容量１６Ｃｘに対して１／４の大きさの容量値４Ｃｘを持つＣ７を介して、ノード２０に電位加算する。
【００６８】
この構成において、バイアス電位Ｖ６０を加えて抵抗ＤＡＣの出力電位をｎＶｒｅｆ／１６＋Ｖ６０（ｎは０〜３）とすることで、１２Ｖｒｅｆ／１６から１５Ｖｒｅｆ／１６の可能な限り高い電圧範囲を用いている。これにより、スイッチ回路１０４をＯＮ抵抗の小さい領域で使うことができる。ＰＭＯＳとＮＭＯＳのトランスファゲートにおいては電源電圧（Ｖｒｅｆ）の１／２付近の電圧ではＯＮ抵抗が大きくなり高速動作が困難になるが、図６のスイッチ回路１０４のように電源電圧（Ｖｒｅｆ）に近い電圧を用いることで遅延時間を少なくすることが可能であり、これにより変換処理の高速化を達成することが出来る。
【００６９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によるＡＤ変換器においては、副ＤＡＣを第１の抵抗型ＤＡ変換器及び第２の抵抗型ＤＡ変換器に分割することで、スイッチ回路の規模を大幅に小さくすることが出来る。これにより、スイッチ回路における寄生容量を大幅に小さくして、比較処理に要する時間を短くすることが出来る。
【００７０】
また、ＭＯＳトランスファゲートのＯＮ抵抗が高くなる電圧領域を避けて抵抗ＤＡＣを動作させることで、比較処理の高速化を達成することができる。
【図面の簡単な説明】
【図１】従来のＣ−Ｒ型ダブルステージＤＡＣを用いた逐次比較型ＡＤ変換器の回路図である。
【図２】本発明による逐次比較型ＡＤ変換器の第１の実施例を示す回路図である。
【図３】図２の回路の構成・動作を概念的に示した図である。
【図４】図２の回路の動作を概念的に説明するために、図３の局部ＤＡ変換器の構成を示す図である。
【図５】本発明による逐次比較型ＡＤ変換器の変形例を示す図である。
【図６】本発明による逐次比較型ＡＤ変換器の第２の実施例を示す回路図である。
【符号の説明】
１０ 入力端子
１０１ スイッチ回路
１０２ スイッチ回路
２００ スイッチ回路
２０１ スイッチ回路
２０２ スイッチ回路
３００ コンパレータ
３０２ 逐次比較制御回路
Claims (8)
- 入力電位をサンプリングして電荷を蓄える複数の容量からなる容量配列を含む容量型ＤＡ変換器と、
電位分割により所望の電位を生成する第１の抵抗型ＤＡ変換器と、
電位分割により所望の電位を生成する第２の抵抗型ＤＡ変換器と、
該第１の抵抗型ＤＡ変換器の出力を該容量型ＤＡ変換器の出力に容量結合により加算する第１の信号経路と、
該第２の抵抗型ＤＡ変換器の出力を該容量型ＤＡ変換器の出力に容量結合により加算する第２の信号経路と、
該容量型ＤＡ変換器の出力の電位と該入力電位との大小を判定する比較器
を含むことを特徴とするＡＤ変換器。 - ＡＤ変換の対象である全ビットのうち、該容量型ＤＡ変換器は最上位ビットから所定個のビットに対応し、該第１の抵抗型ＤＡ変換器は該所定個のビットに続く予め決められた数のビットに対応し、該第２の抵抗型ＤＡ変換器は該予め決められた数のビットに続く所定個のビット数に対応することを特徴とする請求項１記載のＡＤ変換器。
- 該第１の抵抗型ＤＡ変換器は、該複数の容量の最小単位となる容量の所定倍の容量を介して該容量型ＤＡ変換器の出力に接続され、第１の電位と第２の電位の間を抵抗列により電位分割して生成される該第１の電位から該第２の電位までの範囲のうちで、該範囲の上半分或いは下半分の何れか一方にのみ該第１の抵抗型ＤＡ変換器の出力の範囲が存在することを特徴とする請求項１記載のＡＤ変換器。
- 該第１の抵抗型ＤＡ変換器と該第２の抵抗型ＤＡ変換器とが電位分割のために共有する抵抗列と、
該抵抗列により分圧された電位を外部に選択的に出力するためのスイッチ回路を更に含むことを特徴とする請求項１記載のＡＤ変換器。 - 該容量型ＤＡ変換器は、
該複数の容量の一端を該入力電位、グランド電位、及び参照電位の何れか１つに選択的に接続する第１のスイッチ回路と、
該複数の容量の他端のグランドへの接続或いは非接続を切り替える第２のスイッチ回路
を含み、該複数の容量の該他端は該比較器の入力に接続されていることを特徴とする請求項１記載のＡＤ変換器。 - 該比較器の出力に応じて該容量型ＤＡ変換器と、該第１の抵抗型ＤＡ変換器と、該第２の抵抗型ＤＡ変換器を制御する制御回路を更に含むことを特徴とする請求項１記載のＡＤ変換器。
- 該制御回路は、該容量型ＤＡ変換器、該第１の抵抗型ＤＡ変換器、及び該第２の抵抗型ＤＡ変換器を順番に制御することで、ＡＤ変換の出力であるデジタルデータを最上位ビットから順番に決定していくことを特徴とする請求項６記載のＡＤ変換器。
- 該第１の抵抗型ＤＡ変換器と該第２の抵抗型ＤＡ変換器とは抵抗列を共有し、該第１の抵抗型ＤＡ変換器は該共有される抵抗列により生成される複数の電位のうち第１のグループの電位のうちの１つを選択する第１のスイッチを含み、該第２の抵抗型ＤＡ変換器は該共有される抵抗列により生成される該複数の電位のうち第２のグループの電位のうちの１つを選択する第２のスイッチを含むことを特徴とする請求項１記載のＡＤ変換器。
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