JP2011114577A - 逐次比較型ａ／ｄ変換器 - Google Patents

Abstract

【課題】簡易な回路構成で、必要最低限の制御期間によるスイッチ群の駆動制御を実現するのに好適な逐次比較型Ａ／Ｄ変換器を提供する。
【解決手段】逐次比較型Ａ／Ｄ変換器１を、第１〜第ｎのキャパシタ１０６＿１〜１０６＿ｎと、スイッチ群１０５＿１〜１０５＿（ｎ−１）と、制御部１０１と、コンパレータ１０４とを含む構成とし、制御部１０１を、カウンタ３０１ａと、制御回路３０１ｂとを含む遅延量制御回路３０１と、任意遅延回路３０２と、制御信号生成回路３０３とを含む構成とし、遅延量制御回路３０１は、カウンタ値に基づき任意遅延回路３０２の遅延量を制御し、任意遅延回路３０２は、発振器からのクロック信号ＭＣＬＫを制御された遅延量で遅延して遅延クロック信号ＤＣＬＫを出力し、制御信号生成回路３０３は、ＤＣＬＫに基づき必要最低限の制御期間Ｔｋの制御信号ＣＴＲＬ１０５＿１〜１０５＿（ｎ−１）を生成する。
【選択図】 図１

Description

本発明は、デジタル機器の入力回路などに適用されるＡ／Ｄ変換器に係り、特に高速で動作する逐次比較型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）に関する。

従来の逐次比較型Ａ／Ｄ変換器は、例えば以下の非特許文献１に示すようなものが提案されている。
図１０は、この非特許文献１に記載された原理に基づく従来の逐次比較型Ａ／Ｄ変換器の構成図である。
この逐次比較型Ａ／Ｄ変換器は、アナログ入力信号Ａｉｎをｎビット（ｎ：３以上の自然数）のデジタル出力Ｖｏｕｔに変換する。そのため、静電容量が基準容量Ｃに設定された１個のキャパシタ５０６＿１を有している。更に、静電容量がそれぞれ、基準容量Ｃを２の累乗の逆数で段階的に重み付けした容量「Ｃ／２，・・・，Ｃ／２^{（ｎ−２）}」に設定された（ｎ−２）個のキャパシタ５０６＿２，・・・，５０６＿（ｎ−１）を有している。更に、静電容量が基準容量Ｃを「１／２^{（ｎ−２）}」で重み付けした容量「Ｃ／２^{（ｎ−２）}」に設定された１個のキャパシタ５０６＿ｎを有している。

また、キャパシタ５０６＿１〜５０６＿（ｎ−１）と、キャパシタ５０６＿ｎとの右端が、電荷を保存できるストレージノード（図１０中のＳＮ）に接続されている。
キャパシタ５０６＿１〜５０６＿（ｎ−１）の左端は、それぞれスイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）の端子Ｏに接続されている。
スイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）は端子Ｏの他に端子Ｃ、Ｐ、Ｎを有し、制御部５０１からの切替信号ＣＴＲＬによってスイッチ５０３ｄ＿ｋ（ｋは１〜（ｎ−１）の自然数）がオンした場合は端子Ｃと端子Ｏが短絡される。

また、スイッチ５０３ｅ＿ｋがオンした場合は端子Ｐと端子Ｏが短絡され、スイッチ５０３ｆ＿ｋがオンした場合は端子Ｎと端子Ｏが短絡される。
また、スイッチ５０３ｄ＿ｋと、スイッチ５０３ｅ＿ｋと、スイッチ５０３ｆ＿ｋは２つ以上が同時にオンすることはない。
スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、スイッチ５０３ｂとスイッチ５０３ｃに接続されている。

そして、スイッチ５０３ｂがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、入力ノード（図７中のＡｉｎ）に接続される。
また、スイッチ５０３ｃがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、アナログコモン電圧ＶＣ（便宜上ＶＣ＝０Ｖ）に接続される。

スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｐは、ＶＣを基準にした正側のフルスケール基準電圧ＶＲＰに接続され、スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｎは、ＶＣを基準にした負側のフルスケール基準電圧ＶＲＮに接続される。
キャパシタ５０６＿１〜５０６＿（ｎ−１）の右端と、キャパシタ５０６＿ｎの右端とは、ＳＮを介してスイッチ５０３ａ、及びコンパレータ５０４の反転入力端子に接続される。スイッチ５０３ａがオンした場合、ＳＮはＶＣに短絡される。また、コンパレータ５０４の出力をＤＯで表し、ＤＯは制御部５０１、及び出力レジスタ５０２に入力される。

制御部５０１は、組み合わせ回路等で構成され、スイッチ群５０５＿１〜５０５＿（ｎ−１）、およびスイッチ５０３ａ〜５０３ｃの切替を制御する制御信号ＣＴＲＬを出力するものである。具体的に、制御部５０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成してスイッチ群５０５＿１〜５０５＿（ｎ−１）を順次切り替え、アナログ入力電圧Ａｉｎに対応する内部電圧ＶＸが得られる制御信号ＣＴＲＬの組み合わせを決定する。

また、制御部５０１からはトリガクロックＣＬＫがコンパレータ５０４に出力されている。コンパレータ５０４ではこのＣＬＫに同期してＳＮの電圧と正転入力ノード電圧ＶＣ（参照電圧）との大小を判定し、「ＳＮ＜ＶＣ」の場合は「ＤＯ＝Ｈ（１）」を出力し、「ＳＮ＞ＶＣ」の場合は「ＤＯ＝Ｌ（０）」を出力する。
また、制御部５０１からはトリガクロックＣＬＫが出力レジスタ５０２に出力されており、コンパレータ５０４からは判定信号ＤＯが出力レジスタ５０２に出力されている。

前記ＣＬＫによって出力レジスタ５０２では、判定信号「ＤＯ＝１」のとき「ＤＮ＝１」（Ｎ：Ｎは「１〜ｎ」の自然数）が、また、判定信号「ＤＯ＝０」のとき「ＤＮ＝０」が、出力レジスタ５０２に保持される。そして、出力レジスタ５０２からは、コンパレータ５０４においてｎ個の出力値Ｄ１〜Ｄｎまでが判定された後に、保持されたＤ１〜Ｄｎが公知の方法によりデジタル出力信号Ｖｏｕｔとして出力されるようになっている。

次に、図１１を参照しながら「ｎ＝６」の場合の回路の動作を説明する。
ここで、図１１（ａ）は、被判定電圧である、ストレージノードＳＮの電圧の反転極性の電圧をプロットした一例を示す図である。図１１（ａ）において、縦軸が電圧、横軸が時間を表し、コンパレータ５０４のＭＳＢ判定時刻を「ｔ＝０」としている。また、図１１（ｂ）は、制御部５０１から出力されるＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、コンパレータ５０４の一定間隔の判定タイミングを表している。また、図１１（ｃ）は、コンパレータ５０４の出力判定信号ＤＯの値の一例を示す図である。

また、図１１では、一例として「ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ」とし、「Ａｉｎ＝（１０．８／１６）×ＶＲ」の入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態としてキャパシタ５０６＿１〜５０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、スイッチ５０３ａ〜５０３ｃ及びスイッチ群５０５＿１〜５０５＿（ｎ−１）の状態は、スイッチ５０３ａ及びスイッチ５０３ｃがオンした状態となり、スイッチ５０３ｂがオフした状態となる。また、スイッチ群５０５＿１〜５０５＿（ｎ−１）において、スイッチ５０３ｄ＿１〜５０３ｄ＿（ｎ−１）がオンした状態となり、スイッチ５０３ｅ＿１〜５０３ｅ＿（ｎ−１）及び５０３ｆ＿１〜５０３ｆ＿（ｎ−１）がオフした状態となる。

アナログ入力電圧Ａｉｎをキャパシタ５０６＿１〜５０６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬによってスイッチ５０３ａがオフし、ただちにスイッチ５０３ｃがオフする。その後にスイッチ５０３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ[Ｖ]としてストレージノードＳＮに現れる。ここで、スイッチ５０３ｂとスイッチ５０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。

スイッチの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電圧が「−Ａｉｎ」に十分に収束した時刻に第１判定立ち上がりクロック（図１１（ｂ）中、ｔ＝０）が、コンパレータ５０４に入力される。そして、コンパレータ５０４において、第１判定立ち上がりクロックによってストレージノードＳＮの電圧と参照電圧ＶＣとが比較される。コンパレータ５０４からは、「−Ａｉｎ＜ＶＣ」、すなわち「Ａｉｎ＞ＶＣ」の場合に「ＤＯ＝１」が出力され、「−Ａｉｎ＞ＶＣ」、すなわち「Ａｉｎ＜ＶＣ」の場合に「ＤＯ＝０」が出力される。

この第１判定結果が「ＤＯ＝１」である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｅ＿１がオンする。その結果、ストレージノードＳＮの電圧は電荷再分配により「−（Ａｉｎ−ＶＲ／２）[Ｖ]」になる。
また、第１判定結果が「ＤＯ＝０」である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｆ＿１がオンする。その結果、ストレージノードＳＮの電圧は電荷再分配により「−（Ａｉｎ＋ＶＲ／２）[Ｖ]」になる。

同様に、第ｙ番目（ｙは２〜（ｎ−１）の自然数）の判定立ち上がりクロックである第ｙ判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧と参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群５０５＿ｙを制御する。
そして、第（ｎ−１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧と参照電圧ＶＣとを比較し、その結果に応じてスイッチ群５０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧と参照電圧ＶＣとが比較される。これにより、１〜ｎビットの逐次比較動作が完了し、出力レジスタ５０２からはｎビットの出力データＶｏｕｔが出力される。

図１１（ａ）に一例として、「ＳＮ＝−（１０．８／１６）×ＶＲ」がサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロックにおいて「−（１０．８／１６）×ＶＲ＜ＶＣ」であるため、図１１（ｃ）に示すように、「Ｄ１＝１」が出力される。その結果、スイッチ群５０５＿１が制御され、ストレージノードＳＮの電位が、「ＳＮ＝−（１０．８／１６）×ＶＲ＋ＶＲ／２＝−（２．８／１６）×ＶＲ」となる。

引き続き、第２判定立ち上がりクロックにおいて、「−（２．８／１６）×ＶＲ＜ＶＣ」であるため、図１１（ｃ）に示すように、「Ｄ２＝１」が出力される。その結果、スイッチ群５０５＿２が制御され、ストレージノードＳＮの電位が、「ＳＮ＝−（２．８／１６）×ＶＲ＋ＶＲ／４＝（１．２／１６）×ＶＲ」となる。
引き続き、同様の処理が（ｎ−１）回まで繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されｎビットの逐次比較動作が完了すると、出力レジスタ５０２は、格納されたＤ１〜Ｄｎに基づき、ｎビットの出力データＶｏｕｔを出力する。

ここで、図１２は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。図１１（ｃ）に示すように、上位６ビットの判定結果は、「Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」」となる。出力レジスタ５０２は、図１２に示すように、これらを上位ビットから順番に並べ、Ｖｏｕｔの上位６ビット「１１０１０１」を出力する。ここで、出力レジスタ５０２は、例えば、シフトレジスタなどで構成される。

以上は、従来の逐次比較型Ａ／Ｄ変換器の動作原理を説明した。
上記従来の逐次比較型Ａ／Ｄ変換器において各ビット判定時間を必要最低限とすることにより高速化を実現する方法は、例えば以下の特許文献１に示すようなものが提案されている。
図１３にこの非特許文献１に記載された発明の一実施例を示す。ここで、図１３は、逐次比較型Ａ／Ｄ変換器の各ビット判定時間を必要最低限とするための制御部５０１の内部構造を示す図である。

図１３に示すように、制御部５０１は、シフトレジスタ７０１と、論理回路７０２＿１〜７０２＿（ｎ−１）とを具備している。なお、図１２の例では、「ｎ＝６」の場合について図示している。ここで、シフトレジスタ７０１には、十分に高速な発振器からの出力クロックが入力されている。
論理回路７０２＿１〜７０２＿５は、アンドゲートで実現され、論理回路７０２＿１の出力がスイッチ群５０５＿１の切替、及び該当ビットの判定時間の幅を決定する。

また、論理回路７０２＿２の出力がスイッチ群５０５＿２の切替、及び該当ビットの判定時間の幅を決定し、論理回路７０２＿３の出力がスイッチ群５０５＿３の切替、及び該当ビットの判定時間の幅を決定する。
また、論理回路７０２＿４の出力がスイッチ群５０５＿４の切替、及び該当ビットの判定時間の幅を決定し、論理回路７０２＿５の出力がスイッチ群５０５＿５の切替、及び該当ビットの判定時間の幅を決定する。

スイッチ群５０２＿１〜５０２＿５の切替、及び該当ビットの判定時間の幅は、特許文献１に示される「必要最低限の時間」となるように、アンドゲートで構成される論理回路７０２＿１〜７０２＿５の入力幅（図１３中のＮ１〜Ｎ５の数）が決定される。
ここで、図１４は、十分に高速な発振器（高速発振器）の出力波形、図１３の制御部５０１によって生成される論理回路７０２＿１〜７０２＿５の出力波形、並びに図１０のコンパレータ５０４、及び出力レジスタ５０２を動作させるトリガクロックＣＬＫの一例を示す図である。

図１４において、制御信号ＣＴＲＬ５０２＿１〜５０２＿５のＨ期間（信号がハイレベルの期間）は、それぞれスイッチ群５０２＿１〜５０２＿５へのＣＴＲＬ制御期間を表す。また、ＣＴＲＬ制御期間は、スイッチ群５０２＿１〜５０２＿５の切替、及び該当ビットの判定時間を含む。また、ＣＴＲＬ制御期間は、スイッチの切替及びビットの判定に必要な最低限の時間となっている。

また、同様のＣＴＲＬ制御を、高速発振器に代えて可変周波数発振器を用いて実現した場合の各出力信号のタイミングチャートの一例を図１５に示す。
このように従来の逐次比較型Ａ／Ｄ変換器において各ビットの判定時間を必要最低限とすることにより高速化を実現する方法においては、判定クロックに対して十分に早い高速発振器、又は可変周波数発振器を必要とする。

特開昭５１−１５３６３号公報

「図解Ａ／Ｄコンバータ入門」オーム社、ｐ．９９〜１０４

例えば、出力レートが１ＭＨｚであり、分解能が１４ｂｉｔの逐次比較型Ａ／Ｄ変換器の場合、その動作クロックは１５ＭＨｚになる。この逐次比較型Ａ／Ｄ変換器において、特許文献１で示される「必要最低限の時間Ｔ」によるスイッチ群の駆動制御を実現するために、例えば動作クロックの１００倍のクロックが必要だとすれば、１．５ＧＨｚの発振周波数を有する高速な発振器が必要となる。しかしながら、逐次比較型Ａ／Ｄ変換器において、１．５ＧＨｚもの高速な発振器を採用することは非現実的である。

また、発振周波数が１．５ＧＨｚにもなる高速な発振器を実現するために、例えばＬＣ発振器などを用いた場合、半導体集積化した際のエリアの増大が避けて通れない。
一方、高速な発振器に代えて可変周波数発振器を採用する場合は、可変周波数発振器を実現するために、複雑な回路が必要となり、設計の困難化、半導体集積化した際のエリアの増大、駆動電力の増大が避けて通れない。
そこで、本発明は、これらの課題を解決するために案出されたものであり、簡易な回路構成で必要最低限の時間Ｔによるスイッチ群の駆動制御を実現するのに好適な逐次比較型Ａ／Ｄ変換器を提供することを目的とする。

〔発明１〕 上記目的を達成するために、発明１の逐次比較型Ａ／Ｄ変換器は、
アナログ入力信号をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換する電荷比較方式の逐次比較型Ａ／Ｄ変換器であって、
出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量Ｃに設定された第１のキャパシタと、合成容量が「Ｃ−Ｃ／２^n-2」となるように前記基準容量Ｃを２の累乗値の逆数で段階的に重み付けした容量（Ｃ／２^ｍ（ｍは、１〜（ｎ−２）の自然数））に設定された第２〜第（ｎ−１）のキャパシタと、前記基準容量Ｃを「１／２^n-2」で重み付けした容量に設定された第ｎのキャパシタとのｎ個のキャパシタと、
前記第１〜第（ｎ−１）のキャパシタの他端にそれぞれ接続され、前記第１〜第（ｎ−１）のキャパシタと、前記アナログ信号の入力部及び所定電位のノードとの接続を切り替える第１〜第（ｎ−１）のスイッチ群と、
前記ｎ個のキャパシタの保持電位に基づく入力電位と参照電位とを比較し、比較結果に応じた判定信号を出力する比較器と、
所定ビットから順に前記比較判定動作が逐次実行されるように、前記第１〜第（ｎ−１）のスイッチ群のスイッチング動作及び前記比較器の比較判定動作を制御する制御部とを備え、
前記制御部は、
クロック信号をカウントするカウンタ回路と、
前記クロック信号を、前記カウンタ回路のカウント値に対応するスイッチ群の駆動時間に必要な遅延量だけ遅延させる遅延回路と、
前記遅延回路で遅延したクロック信号に基づき、前記第１〜第（ｎ−１）のスイッチ群のスイッチング動作を制御する制御信号を生成する制御信号生成回路とを備え、
前記遅延したクロック信号を前記比較器に供給して該比較器の動作を制御し、前記生成した制御信号を前記（ｎ−１）個のスイッチ群に供給して該スイッチ群のスイッチング動作を制御する。

このような構成であれば、クロック信号が入力されると、カウンタ回路によって、クロック信号をカウントすることができる。また、クロック信号のカウントが開始されると、遅延回路によって、クロック信号を、カウンタ回路のカウント値に対応するスイッチ群の駆動時間に必要な遅延量だけ遅延させることができる。また、クロック信号が遅延（遅延量「０」も含む）されると、制御信号生成回路において、遅延されたクロック信号（以下、遅延クロック信号と称す）に基づき、第１〜第（ｎ−１）のスイッチ群のスイッチング動作を制御する制御信号を生成することができる。例えば、該当のスイッチ群に対して、遅延クロック信号の立ち上がりエッジに応じて立ち上がり、次の遅延クロック信号の立ち上がりエッジに応じて立ち下がる制御信号を生成することができる。また、残りのスイッチ群に対しては、例えば、スイッチ群のオン・オフの現在の状態を維持させる制御信号を生成することができる。そして、遅延されたクロック信号を比較器に供給して比較器の比較判定動作を制御し、生成した制御信号を第１〜第（ｎ−１）のスイッチ群に供給して第１〜第（ｎ−１）のスイッチ群のスイッチング動作を制御することができる。

従って、制御信号がスイッチ群に供給されると、第１〜第（ｎ−１）のスイッチ群のスイッチング動作が制御されて、カウント値に対応するスイッチ群を構成するスイッチのオン・オフの状態が切り替わる。また、残りのスイッチ群は、現在のオン・オフの状態を維持する。一方、遅延クロック信号が比較器に供給されると、比較器は、例えば、遅延クロック信号の立ち上がり又は立ち下がりエッジに応じて比較判定動作を行い判定信号を出力する。

例えば、該当するスイッチ群の駆動時間は、比較器における比較判定の時間と、判定結果に基づき該当のスイッチ群を構成する各スイッチのオン・オフの状態を切り替える時間と、切替後において、電荷再分配によって比較器への入力電位が安定するまでにかかる時間との合計時間となる。このうち、入力電位が安定するまでにかかる時間は、各スイッチ群を構成するスイッチのオン・オフの状態に応じて可変する。
また、この場合は、遅延クロックの次の立ち上がり又は立ち下がりに応じて、比較器が次の判定対象のビットに対する比較判定動作をすぐに行えるタイミングとなるようにスイッチ群のスイッチング動作が制御される。

以上より、クロック信号をカウントするカウンタ回路と、クロック信号を遅延する遅延回路と、遅延クロック信号に基づき制御信号を生成する制御信号生成回路といった比較的簡易な構成の回路の組み合わせによって、該当のスイッチ群を必要な時間だけ駆動状態にする制御信号を生成することができる。
これにより、従来と比較して、エリアの増大、駆動電力の増大、設計の複雑化等の発生を抑制しつつ、上記課題の「必要最低限の時間Ｔ」を実現することができるという効果が得られる。

〔発明２〕 更に、発明２の逐次比較型Ａ／Ｄ変換器は、発明１の逐次比較型Ａ／Ｄ変換器において、
静電容量がＣ／２^k（ｋは、ｋ≦（ｎ−２）の自然数）に重み付けされたキャパシタに対応する制御信号で規定される前記スイッチ群を駆動する時間と、静電容量がＣ／２^k-1に重み付けされたキャパシタに対応する制御信号で規定される前記スイッチ群を駆動する時間との差の時間ｄが、自然対数「ｌｎ２」に比例する時間となるように前記遅延回路の遅延量を設定する。

このような構成であれば、各スイッチ群の駆動時間に対応する遅延量として、適切な遅延量を設定することができるという効果が得られる。
具体的に、第１〜第ｎのキャパシタの共通接続部に接続された比較器の信号入力部の電圧変化量の時間変化は、例えば、信号入力部が電荷を保持可能な場合に、信号入力部の電圧の変化量をＡで表すと、「Ａ×（１−ｅｘｐ（−ｔ／τ））」となる。ここで、τは、キャパシタの静電容量とスイッチ群を構成するスイッチのオン抵抗とに依存する値である。

あるスイッチ群の駆動時間をＴ１とし、「ｔ＝Ｔ１」における信号入力部の電圧変化量と、目標の電圧変化量「Ａ／２^k−１」との差がΔＶ以下になるとすると、Ｔ１は、「τ×ｌｎ（Ａ／ΔＶ）」より小さな値となる。
本発明では、第２〜第（ｎ−１）のキャパシタの静電容量が、基準容量Ｃを２の累乗の逆数で重み付けした値に設定されているため、τを一定値とすると、「Ｃ／２^k-1」のキャパシタから「Ｃ／２^k」のキャパシタへの接続切替後の信号入力部の電圧変化量は「Ａ／２」となる。従って、駆動時間Ｔ１に対する時間の変化量ｄは、自然対数で「τ×ｌｎ２」と表せる。

〔発明３〕 更に、発明３の逐次比較型Ａ／Ｄ変換器は、発明１又は２の逐次比較型Ａ／Ｄ変換器において、
前記ｎビットが２（ｍ＋１）ビット（ｍは自然数）の場合に、最上位ビットの比較判定時の前記クロック信号の立ち上がりエッジを第１立ち上がりエッジとして、第ｚ（ｚは、２≦ｚ≦２（ｍ＋１）の自然数）立ち上がりエッジに対して、下式（１）で算出される遅延量で前記クロック信号を遅延させる。
遅延量＝{（ｚ−１）×ｍ−（ｚ−２）×（ｚ−１）／２}×ｄ ・・・（１）
このような構成であれば、ｎビットの逐次比較型Ａ／Ｄ変換器において、各ビットの判定動作に必要な遅延量として、適切な遅延量を簡易に設定することができるという効果が得られる。

〔発明４〕 更に、発明４の逐次比較型Ａ／Ｄ変換器は、発明１乃至３のいずれか１の逐次比較型Ａ／Ｄ変換器において、
前記比較器は、前記ｎ個のキャパシタの保持電位と当該比較器の信号入力部に形成された電荷を保持可能なストレージノードの保持電位との差の電位である入力電位と、参照電位とを比較するようになっている。
このような構成であれば、スイッチ群を切替後において、ｎ個のキャパシタが電荷再分配後に、ストレージノードに、電荷再分配後のｎ個のキャパシタの保持電位と切替前のストレージノードの保持電位との差の電位を比較器の入力電位として保持することができる。

本発明の逐次比較型Ａ／Ｄ変換器１の構成を示す図である。 （ａ）は、各ビット判定時間に必要な最小時間を説明するための図であり、（ｂ）は、各ビット判定毎の制御期間の差を説明するための図である。 制御部１０１の内部構成を示すブロック図である。 遅延量制御回路３０１の内部構成を示すブロック図である。 カウンタ値と付加遅延量との関係の一例を示す図である。 任意遅延回路３０２の回路構成の一例を示す図である。 カウンタ値と遅延量制御信号φ１〜φ４との関係の一例を示す図である。 制御信号生成回路３０３の内部構成を示すブロック図である。 制御部１０１の各種入出力信号のタイミングチャートの一例である。 非特許文献１に記載された原理に基づく従来の逐次比較型Ａ／Ｄ変換器の構成図である。 （ａ）は、被判定電圧である、ストレージノードＳＮの電圧の反転極性の電圧をプロットした一例を示す図であり、（ｂ）は、制御部５０１から出力されるＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、（ｃ）は、コンパレータ５０４の出力判定信号ＤＯの値の一例を示す図である。 上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。 逐次比較型Ａ／Ｄ変換器の各ビット判定時間を必要最低限とするための制御部５０１の内部構造を示す図である。 高速発振器の出力、制御部５０１によって生成されるアンドゲート７０２＿１〜７０２＿５の出力、ならびにコンパレータ５０４および出力レジスタ５０２を動作させるクロックＣＬＫの一例を示す図である。 可変周波数発振器を用いて実現した場合の各出力信号のタイミングチャートの一例を示す図である。

以下、本発明の実施形態を図面に基づき説明する。図１〜図９は、本発明に係る逐次比較型Ａ／Ｄ変換器の実施形態を示す図である。
まず、本発明に係る逐次比較型Ａ／Ｄ変換器の構成を図１に基づき説明する。図１は、本発明の逐次比較型Ａ／Ｄ変換器１の構成を示す図である。
逐次比較型Ａ／Ｄ変換器１は、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換するものであって、図１に示すように、制御部１０１と、出力レジスタ１０２と、コンパレータ１０４とを含んで構成される。

更に、逐次比較型Ａ／Ｄ変換器１は、スイッチ１０３ａ〜１０３ｃと、スイッチ群１０５＿１〜１０５＿（ｎ−１）と、キャパシタ１０６＿１〜１０６＿ｎと、ストレージノードＳＮとを含んで構成される。
キャパシタ１０６＿１は、静電容量が基準容量Ｃに設定されたキャパシタである。また、キャパシタ１０６＿２〜１０６＿（ｎ−１）は、静電容量がそれぞれ、基準容量Ｃを２の累乗の逆数で重み付けした容量（Ｃ／２，Ｃ／４，・・・，Ｃ／２^n-2）に設定されたキャパシタである。また、キャパシタ１０６＿ｎは、静電容量が、キャパシタ１０６＿（ｎ−１）と同じ、基準容量Ｃを「１／２^n-2」で重み付けした容量「Ｃ／２^n-2」に設定されたキャパシタである。

例えば、「ｎ＝６」の場合に、キャパシタ１０６＿１〜１０６＿６の静電容量はそれぞれ、「Ｃ，Ｃ／２，Ｃ／４，Ｃ／８，Ｃ／１６，Ｃ／１６」となる。
スイッチ群１０５＿１〜１０５＿（ｎ−１）は、各々が、スイッチ１０３ｄ＿ｋ（ｋは、１〜（ｎ−１）の自然数）と、スイッチ１０３ｅ＿ｋと、スイッチ１０３ｆ＿ｋとの３つのスイッチを含んで構成される。

具体的に、スイッチ群１０５＿１〜１０５＿（ｎ−１）は、各スイッチ群と末尾（１〜（ｎ−１））が同じ番号となるスイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋを含んで構成される。
例えば、スイッチ群１０５＿１であれば、スイッチ１０３ｄ＿１、スイッチ１０３ｅ＿１及びスイッチ１０３ｆ＿１の３つを含んで構成される。また、スイッチ群１０５＿（ｎ−１）であれば、スイッチ１０３ｄ＿（ｎ−１）、スイッチ１０３ｅ＿（ｎ−１）及びスイッチ１０３ｆ＿（ｎ−１）の３つを含んで構成される。

また、スイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋは、ＭＯＳトランジスタなどのスイッチング素子から構成され、それぞれの右端が接続された共通端子Ｏを備えている。
スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の左端には端子Ｃが形成され、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）の左端には端子Ｐが形成され、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ−１）の左端には端子Ｎが形成されている。
スイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋの共通端子Ｏは、それぞれ第ｋのキャパシタの左端と接続されている。

具体的に、スイッチ１０３ｄ＿１〜１０３ｆ＿１の共通端子Ｏは、キャパシタ１０６＿１の左端に、スイッチ１０３ｄ＿２〜１０３ｆ＿２の共通端子Ｏは、キャパシタ１０６＿２の左端に、・・・、スイッチ１０３ｄ＿（ｎ−１）〜１０３ｆ＿（ｎ−１）の共通端子Ｏは、キャパシタ１０６＿（ｎ−１）の左端に接続されている。
スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃは、スイッチ１０３ｂ及び１０３ｃの右端に接続されている。

また、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）の端子Ｐは、電位ＶＣを基準とした正側のフルスケール基準電位ＶＲＰの電源ノード（以下、電源ノードＶＲＰと称す）に接続されている。
また、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ−１）の端子Ｎは、ＶＣを基準とした負側のフルスケール基準電位ＶＲＮの電源ノード（以下、電源ノードＶＲＮと称す）に接続されている。
つまり、本実施形態において、電位ＶＣ（本実施形態では０［Ｖ］）を基準（中心）として、負側の電位ＶＲＮ〜正側の電位ＶＲＰの範囲がフルスケール基準電位の範囲となる。

そして、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）は、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを短絡する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、キャパシタ１０６＿ｎの左端と、スイッチ１０３ｂ及び１０３ｃの右端とに接続する。
また、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）は、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｐと端子Ｏとを短絡する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、電源ノードＶＲＰに接続する。

また、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ−１）は、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフを切り替え、オン状態のときに、端子Ｎと端子Ｏとを短絡する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、電源ノードＶＲＮに接続する。
ストレージノードＳＮは、キャパシタ１０６＿１〜１０６＿ｎの右端と、コンパレータ１０４の反転入力端子と、スイッチ１０３ａの上端との接続点に形成された、電荷を保存可能なノードである。

スイッチ１０３ａは、ＭＯＳトランジスタなどのスイッチング素子から構成され、上端がストレージノードＳＮに接続され、下端が電位ＶＣの電源ノード（以下、電源ノードＶＣと称す）に接続されている。そして、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮを電源ノードＶＣに接続する。

スイッチ１０３ｂは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１０３ｃの右端と、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃとにそれぞれ接続され、左端がアナログ入力信号Ａｉｎの入力ノードに接続されている。そして、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃをアナログ入力信号Ｖｉｎの入力ノードに接続する。

スイッチ１０３ｃは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１０３ｂの右端とスイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃとに接続され、左端が電源ノードＶＣに接続されている。そして、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフを切り替え、オン状態のときに、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃを電源ノードＶＣに接続する。

なお、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオン状態とならないようにスイッチング動作が制御（ノンオーバーラップ制御）される。
制御部１０１は、スイッチ１０３ａ〜１０３ｃ、及びスイッチ群１０５＿１〜１０５＿（ｎ−１）を構成する各スイッチのスイッチング動作を制御する制御信号ＣＴＲＬ１０５＿１〜１０５＿（ｎ−１）を生成する機能を有している。更に、制御部１０１は、コンパレータ１０４及び出力レジスタ１０２の動作を制御する遅延クロック信号ＤＣＬＫを生成する機能を有している。

出力レジスタ１０２は、コンパレータ１０４の出力する比較判定結果を示す信号の値（ＤＯ１〜ＤＯｎ）を保持する機能と、保持した判定結果ＤＯ１〜ＤＯｎに基づき公知の方法を用いてｎビットのデジタル出力信号Ｖｏｕｔを出力する機能とを有している。
コンパレータ１０４は、制御部１０１からの遅延クロック信号ＤＣＬＫの立ち上がりエッジに応じて、非反転入力端子の入力電位ＶＳＮと参照電位ＶＣとを比較する。そして、「ＶＳＮ＜ＶＣ」のときは、判定出力ＤＯＮ（Ｎは１〜ｎの自然数）として、ハイレベルの信号（「ＤＯＮ＝１」）を出力する。また、「ＶＳＮ≧ＶＣ」のときは、判定出力ＤＯＮとして、ローレベルの信号（「ＤＯＮ＝０」）を出力する。
なお、制御部１０１の内部構成を除く、基本的な構成は、上記図１０の逐次比較型Ａ／Ｄ変換器と同様となる。

次に、図２に基づき、制御部１０１からスイッチ群１０５＿１〜１０５＿（ｎ−１）に供給される制御信号ＣＴＲＬ１０５＿１〜１０５＿（ｎ−１）について説明する。
ここで、図２（ａ）は、各ビット判定時間に必要な最小時間を説明するための図であり、（ｂ）は、各ビット判定毎の制御期間の差を説明するための図である。
図２（ａ）に示す波形は、制御信号ＣＴＲＬ１０５＿１〜１０５＿（ｎ−１）のハイレベルの区間を含む一部分を示す波形である。このハイレベルの区間（Ｈ区間）は、スイッチ群１０５＿１〜１０５＿（ｎ−１）の制御期間を表す。
図２（ａ）に示すように、制御期間（Ｈ区間）の時間をＴｋとすると、時間Ｔｋの区間は、時間Ｔｃと、時間Ｔｌと、時間Ｔｓ＿ｋとの３つの時間区間に分類することができる。

時間Ｔｃは、コンパレータ１０４の判定にかかる有限の時間である。
なお、時間Ｔｃは、上位ビットから順に、第１ビットから第ｎビットまでのコンパレータ１０４の各比較判定動作である第１判定から第ｎ判定までの各判定時において全て同じ時間となる。
また、時間Ｔｌは、コンパレータ１０４の判定結果を受けて制御部１０１が、切替対象のスイッチ群１０５＿ｋを制御する制御信号ＣＴＲＬ１０５＿ｋを出力し、制御信号ＣＴＲＬ１０５＿ｋがスイッチ群１０５＿ｋに反映されそのスイッチ切替が行われるまでの有限の時間である。なお、時間Ｔｌは、第１判定から第ｎ判定までの各判定時において全て同じ時間となる。

また、時間Ｔｓ＿ｋは、スイッチ群１０５＿ｋの切替に伴い、キャパシタ１０６＿ｋの左端の接続先が変更され電荷再分配によりストレージノードＳＮの電圧が十分にセトリングするまでの有限の時間である。
なお、時間Ｔｓ＿ｋは、第１ビットから第ｎビットまでの各ビット判定毎に再分配される電荷量が変化するため、各ビット判定毎に差が生じる。

例えば、制御信号ＣＴＲＬ１０５＿１に応じて、時間Ｔｌの区間において、スイッチ群１０５＿１におけるスイッチ１０３ｄ＿１がオフに切り替わり、スイッチ１０３ｅ＿１又は１０３ｆ＿１がオンに切り替わったとする。この切替処理によって、キャパシタ１０６＿１の左端が、電源ノードＶＲＰ又はＶＲＮのいずれか一方に接続される。
この場合に、スイッチ１０３ｄ＿１〜１０３ｆ＿１の前記切替によって生じる電荷再分配により、ストレージノードＳＮの電圧が「＋ＶＲ／２」又は「−ＶＲ／２」だけ変化する。つまり、電荷再分配によって、電位の変位分「＋ＶＲ／２」又は「−ＶＲ／２」に応じた電荷量の電荷の移動が発生する。

引き続き、スイッチ群１０５＿１のスイッチの状態をそのままに、制御信号ＣＴＲＬ１０５＿２に応じて、時間Ｔｌの区間において、スイッチ群１０５＿２におけるスイッチ１０３ｄ＿２がオフに切り替わり、スイッチ１０３ｅ＿２又は１０３ｆ＿２がオンに切り替わったとする。この切替処理によって、キャパシタ１０６＿２の左端が、電源ノードＶＲＰ又はＶＲＮのいずれか一方に接続される。

この場合に、スイッチ１０３ｄ＿２〜１０３ｆ＿２の前記切替によって生じる電荷再分配によりストレージノードＳＮの電圧が更に「＋ＶＲ／４」又は「−ＶＲ／４」だけ変化する。つまり、電荷再分配によって、電位の変位分「＋ＶＲ／４」又は「−ＶＲ／４」に応じた電荷量の電荷の移動が発生する。
このように、スイッチの切替によって移動する電荷の量が変化するため、ストレージノードＳＮの電位がセトリングするまでにかかる時間も変化する。

ここで、第（ｐ−１）判定時刻から第ｐ判定時刻までの時間をＴ（ｐ−１）と表すと（ｐは２〜ｎの自然数）、例えば、「ｐ＝２」の場合は、第１判定時刻から第２判定時刻までの時間Ｔ１となる。また、「ｐ＝ｎ」の場合は、第（ｎ−１）判定時刻から第ｎ判定時刻までの時間Ｔ（ｎ−１）となる。この場合に、Ｔ１＝Ｔｃ＋Ｔｌ＋Ｔｓ＿１、Ｔ（ｎ−１）＝Ｔｃ＋Ｔｌ＋Ｔｓ＿（ｎ−１）となる。

次に、図２（ｂ）に基づき、時間Ｔｓ＿ｋにおける電荷再分配によるストレージノードＳＮの電位のセトリングに必要な時間について説明する。図２（ｂ）において、横軸が時間を表し、縦軸がストレージノードＳＮの電圧の変化量を表す。本実施形態では、各ビット判定時において要求されるセトリング精度は一定であり、ここでは一例としてΔＶとする。

第１判定後、Ｔｓ＿１においてスイッチ群１０５＿１によって切り替えられるキャパシタ１０６＿１の容量はＣであり、その変化量に対するストレージノードＳＮの電圧の変化量をＡで表すと、ストレージノードＳＮの電圧変化量の時間変化は次式で表される。
Ｖｓｎ＝Ａ×｛１−ｅｘｐ（−ｔ／τ）｝ ・・・（２）
ここで、上式（２）において、ＶｓｎはストレージノードＳＮの電圧変化量、τはキャパシタ１０６＿１〜１０６＿（ｎ−１）とスイッチ群１０５＿１〜１０５＿（ｎ−１）を構成するスイッチのオン抵抗に依存し、ここでは便宜上常に一定値とする。

図２（ｂ）に示すように、「ｔ＝Ｔｓ＿１（ｋ＝１）」におけるストレージノードＳＮの電圧の変化量と、目標値「Ａ／２^{（ｋ−１）}」との差がΔＶ以下となることから、必要とされる最低のＴｓ＿１は次式（３）で表される。
ΔＶ≧Ａ−Ａ×｛１−ｅｘｐ（−Ｔｓ＿１／τ）｝
Ａ−ΔＶ≦Ａ×｛１−ｅｘｐ（−Ｔｓ＿１／τ）｝
Ｔｓ＿１≧τ×ｌｎ（Ａ／ΔＶ） ・・・（３）
上式（３）において、「τ×ｌｎ（Ａ／ΔＶ）＝Ｔｘ」とおくと、下式（４）が得られる。
Ｔｓ＿１≧Ｔｘ ・・・（４）

第２判定後、Ｔｓ＿２においてスイッチ群１０５＿２によって切り替えられるキャパシタ１０６＿２の容量は「Ｃ／２」であり、その変化量に対するＳＮの電圧の変化量は「Ａ／２」で表されるので、ストレージノードＳＮの電圧変化量の時間変化は次式（５）で表される。
Ｔｓ＿２≧τ×｛ｌｎ（Ａ／ΔＶ）−ｌｎ２｝ ・・・（５）
上式（５）において、「τ×ｌｎ２＝ｄ」とおくと、下式（６）が得られる。
Ｔｓ＿２≧Ｔｘ−ｄ ・・・（６）

同様に、第（ｎ−１）判定後、Ｔｓ＿（ｎ−１）においてスイッチ群１０５＿（ｎ−１）によって切替られるキャパシタ１０６＿（ｎ−１）の容量は「Ｃ／２^{（ｎ−２）}」である。従って、その変化量に対するストレージノードＳＮの電圧の変化量は「Ａ／２^{（ｎ−２）}」で表されるので、ストレージノードＳＮの電圧変化量の時間変化は次式（７）で表される。
Ｔｓ＿（ｎ−１）＞Ｔｘ−（ｎ−２）×ｄ ・・・（７）
以上より、時間Ｔｋは、その判定ビットが１ビット下がると、時間Ｔｓ＿ｋが一定の時間ｄだけ短くなる。すなわち、時間Ｔｋが一定の時間ｄだけ短くなる。

次に、図３〜図７に基づき、制御部１０１の詳細な構成を説明する。
ここで、図３は、制御部１０１の内部構成を示すブロック図である。また、図４は、遅延量制御回路３０１の内部構成を示すブロック図である。また、図５は、カウンタ値と付加遅延量との関係の一例を示す図である。また、図６は、任意遅延回路３０２の回路構成の一例を示す図である。また、図７は、カウンタ値と遅延量制御信号φ１〜φ４との関係の一例を示す図である。また、図８は、制御信号生成回路３０３の内部構成を示すブロック図である。

図３に示すように、制御部１０１は、遅延量制御回路３０１と、任意遅延回路３０２と、制御信号生成回路３０３とを含んで構成され、遅延量制御回路３０１と任意遅延回路３０２とには、外部の発振器からクロック信号ＭＣＬＫが供給されている。
遅延量制御回路３０１は、図４に示すように、カウンタ３０１ａと、制御回路３０１ｂとを含んで構成される。
カウンタ３０１ａは、発振器から供給されるクロック信号ＭＣＬＫの立ち上がりエッジをカウントし、初期値「０」から「１」ずつアップカウントし、カウント値（ｎ−１）で初期値「０」にリセットするカウントアップ動作を繰り返し行うものである。

制御回路３０１ｂは、カウンタ３０１ａから出力されるカウント値（以下、カウンタ値と称す）に基づき、任意遅延回路３０２の遅延量が、カウンタ値に対応して予め設定された遅延量となるように任意遅延回路３０２の動作を制御する遅延量制御信号φ１〜φＬ（Ｌは自然数であり、任意遅延回路の構成に依存した数となる）を生成するものである。

本実施形態においては、ｎビットの逐次比較型Ａ／Ｄ変換器１において、「ｎ＝２×（ｍ＋１）（ｍは自然数）」として、図５に示すように、カウンタ３０１ａのカウンタ値に対して、クロック信号ＭＣＬＫに付加する付加遅延量が設定される。
具体的に、図５に示すように、カウンタ値「０」のときは付加遅延量「０」、カウンタ値「１」のときは付加遅延量「ｍ×ｄ」、カウント値「２」のときは付加遅延量「（ｍ＋（Ｍ−１））×ｄ」、・・・、カウンタ値「２×（ｍ＋１）」のときは付加遅延量「０」といったように設定される。
なお、図５の関係は、下式（８）で表すことができる。
付加遅延量＝{（Ｚ−１）×ｍ−（Ｚ−２）×（Ｚ−１）／２}×ｄ ・・・（８）
上式（８）において、Ｚはカウンタ３０１ａのカウンタ値であって、「０〜２×（ｍ＋１）」の自然数である。

次に、図６に基づき、ビット数ｎを６ビット（ｍ＝２）とした場合の逐次比較型Ａ／Ｄ変換器１に対応する任意遅延回路３０２の構成例を説明する。
任意遅延回路３０２は、図６に示すように、遅延回路として各々が入力信号に対して遅延量ｄを付加して正転出力するバッファ回路３０４＿１〜３０４＿３と、ＭＯＳトランジスタ等から構成されるスイッチ３０５＿１〜３０５＿５とを含んで構成される。なお、遅延回路として、入力信号を遅延して正転出力するバッファ回路に限らず、入力信号を遅延して反転出力するインバータ回路など他の回路を用いてもよい。

バッファ回路３０４＿１の入力端は、スイッチ３０５＿２の右端に接続され、バッファ回路３０４＿１の出力端は、バッファ回路３０４＿２の入力端に接続されている。
バッファ回路３０４＿２の出力端は、スイッチ３０５＿３及び３０５＿５の左端に接続され、スイッチ３０５＿３の右端は、バッファ回路３０４＿３の入力端に接続されている。
バッファ回路３０４＿３の出力端は、スイッチ３０５＿４の左端に接続され、スイッチ３０５＿４の右端は、スイッチ３０５＿１及び３０５＿５の右端に接続され、スイッチ３０５＿１の左端は、クロック信号ＭＣＬＫの入力ノードと、スイッチ３０５＿２の左端とに接続されている。

また、図６に示すように、スイッチ３０５＿１は、遅延量制御信号φ１により制御され、スイッチ３０５＿２は、遅延量制御信号φ２により制御され、スイッチ３０５＿５は、遅延量制御信号φ３により制御される。また、スイッチ３０５＿３及び３０５＿４は、遅延量制御信号φ４により制御される。
従って、任意遅延回路３０２が図６に示す構成である場合に、遅延量制御回路３０１は、遅延量制御信号φ１〜φ４（Ｌ＝４）を生成する。
また、ビット数ｎを６とした場合に、カウンタ値と、スイッチ３０５＿１〜３０５＿５のオン・オフと、付加遅延量との関係は図７に示すようになる。

ここで、遅延量制御回路３０１は、ｎが６の場合に、カウンタ値０を初期値として、カウンタ値「５」まで１ずつアップカウントし、カウンタ値「５」で「０」にリセットするカウントアップ動作を繰り返し行う。
そして、図７に示すように、カウンタ値が「０」及び「５」のときに、付加遅延量が「０」となるように、スイッチ３０５＿１をオン状態にする遅延量制御信号φ１と、スイッチ３０５＿２〜３０５＿５をオフ状態にする遅延量制御信号φ２〜φ４とを生成する。

また、カウンタ値が「１」及び「４」のときに、付加遅延量が「２ｄ」となるように、スイッチ３０５＿１をオフ状態にする遅延量制御信号φ１と、スイッチ３０５＿２及び３０５＿５をオン状態にする遅延量制御信号φ２及びφ３と、スイッチ３０５＿３及び３０５＿４をオフにする遅延量制御信号φ４とを生成する。
また、カウンタ値が「２」及び「３」のときに、付加遅延量が「３ｄ」となるように、スイッチ３０５＿１をオフ状態にする遅延量制御信号φ１と、スイッチ３０５＿５をオフ状態にする遅延量制御信号φ３と、スイッチ３０５＿２、３０５＿３及び３０５＿４をオン状態にする遅延量制御信号φ２及びφ４とを生成する。

次に、図８に基づき、制御信号生成回路３０３の内部構成を説明する。
図８に示すように、制御信号生成回路３０３は、制御回路３０３ａと、遅延クロック信号ＤＣＬＫの伝送経路３０３ｂとを含んで構成される。
制御回路３０３ａは、コンパレータ１０４からの比較判定結果Ｄｋと、遅延クロック信号ＤＣＬＫとに基づき、スイッチ群１０５＿１〜１０５＿（ｎ−１）のスイッチング動作を制御する制御信号ＣＴＲＬ１０５＿１〜１０５＿（ｎ−１）を生成する。

なお、制御信号ＣＴＲＬ１０５＿１〜１０５＿（ｎ−１）はそれぞれ、末尾の番号が同じスイッチ群１０５＿１〜１０５＿（ｎ−１）を構成する各スイッチのスイッチング動作を制御する信号となる。
伝送経路３０３ｂは、任意遅延回路３０２から供給される遅延クロック信号ＤＣＬＫを、そのまま出力レジスタ１０２及びコンパレータ１０４に供給するための経路である。

具体的に、制御回路３０３ａは、切替対象のスイッチ群１０５＿ｋに対しては、遅延クロック信号ＤＣＬＫの立ち上がりエッジで立ち上がり、遅延クロック信号ＤＣＬＫの次の立ち上がりエッジで立ち下がる制御信号ＣＴＲＬ１０５＿ｋを生成する。
また、カウンタ値「１」〜「ｎ−１」はそれぞれ、末尾の番号が同じスイッチ群１０５＿１〜１０５＿（ｎ−１）に対応している。

例えば、カウンタ値が「１」のときに、切替対象のスイッチ群はスイッチ群１０５＿１となる。
そして、制御回路３０３ａは、任意遅延回路３０２から供給される遅延クロック信号ＤＣＬＫの第１立ち上がりエッジで立ち上がり、第２立ち上がりエッジで立ち下がる制御信号ＣＴＲＬ１０５＿１を生成する。つまり、制御信号ＣＴＲＬ１０５＿１は、遅延クロック信号ＤＣＬＫの第１立ち上がりエッジから第２立ち上がりエッジまでの期間（時間Ｔｋ）においてハイレベルとなる信号波形を有する。

また、遅延クロック信号ＤＣＬＫは、カウンタ値によって遅延量が異なるため、制御信号ＣＴＲＬ１０５＿１〜１０５＿（ｎ−１）はそれぞれ、ハイレベルの時間Ｔｋの長さが予め設定された遅延量に応じた長さとなる。
具体的に、ビット数ｎが６の場合に、制御信号ＣＴＲＬ１０５＿１〜ＣＴＲＬ１０５＿５（カウンタ値１〜５）に対する遅延クロック信号ＤＣＬＫの遅延量は、図７に示すように、「２×ｄ」、「３×ｄ」、「３×ｄ」、「２×ｄ」、「０」となる。

次に、図９に基づき、本実施形態の動作を説明する。
ここで、図９は、制御部１０１の各種入出力信号のタイミングチャートの一例である。
以下、ビット数ｎを６（ｍ＝２）として、６ビットの逐次比較型Ａ／Ｄ変換器１について動作を説明する。なお、アナログ入力信号Ａｉｎをキャパシタ１０６＿１〜１０６＿６においてサンプリングした後であって、スイッチ１０３ａ及び１０３ｃがオフ状態、スイッチ１０３ｂがオン状態になった後の動作から説明する。

このとき、カウンタ３０１ａのカウンタ値は「０」であり、遅延クロック信号ＤＣＬＫの第１立ち上がりエッジ（遅延量０）に応じて、コンパレータ１０４において、ストレージノードＳＮの電位「−Ｖｉｎ」と参照電位「ＶＣ」とが比較判定される。そして、この比較判定結果Ｄ１が、制御部１０１及び出力レジスタ１０２にそれぞれ出力される。
一方、遅延量制御回路３０１は、発振器からのクロック信号ＭＣＬＫの立ち上がりエッジに応じて、カウント値を１カウントアップし、カウンタ値「１」の状態に遷移する。これにより、カウンタ値「１」に対応するスイッチ群１０５＿１に対して予め設定された遅延量「２ｄ」でＭＣＬＫを遅延させる遅延量制御信号φ１〜φ４を生成する。

具体的に、図９に示すように、カウンタ値「１」において、ローレベルとなる遅延量制御信号φ１及びφ４と、ハイレベルとなる遅延量制御信号φ２及びφ３とを生成し、生成した遅延量制御信号φ１〜φ４を任意遅延回路３０２に供給する。
ここでは、遅延量制御信号φ１〜φ４がハイレベルのときに対応するスイッチをオン状態にし、ローレベルのときに対応するスイッチをオフ状態にすることとする。

一方、任意遅延回路３０２は、カウンタ値「０」において、スイッチ３０５＿１がオン状態で、スイッチ３０５＿２〜３０５＿５がオフ状態となっている。つまり、遅延量「０」の遅延クロック信号ＤＣＬＫを出力している。
そして、カウンタ値「１」において、遅延量制御回路３０１から図９に示す遅延量制御信号φ１〜φ４が供給されると、スイッチ３０５＿１をオフ状態に切り替え、スイッチ３０５＿２及び３０５＿５をオン状態に切り替える。

これにより、任意遅延回路３０２は、スイッチ３０５＿１、３０５＿３及び３０５＿４がオフ状態となり、スイッチ３０５＿２及び３０５＿５がオン状態となり、クロック信号ＭＣＬＫは、バッファ回路３０４＿１及び３０４＿２の２つのバッファ回路を通って出力される。
つまり、図９に示すように、遅延クロック信号ＤＣＬＫの第２立ち上がりエッジは、クロック信号ＭＣＬＫに対して、遅延量「２ｄ」だけ遅延して立ち上がる。

そして、この遅延クロック信号ＤＣＬＫの第２立ち上がりエッジに応じて、コンパレータ１０４において、ストレージノードＳＮの電位「−（Ｖｉｎ−ＶＲ／２）」又は「−（Ｖｉｎ＋ＶＲ／２）」と参照電位「ＶＣ」とが比較判定される。そして、この比較判定結果Ｄ２が、制御部１０１及び出力レジスタ１０２にそれぞれ出力される。
一方、制御信号生成回路３０３は、任意遅延回路３０２から遅延クロック信号ＤＣＬＫ信号を受けると、制御回路３０３ａにおいて、図９に示すように、遅延クロック信号の第１立ち上がりエッジに応じて立ち上がり、第２立ち上がりエッジで立ち下がる制御信号ＣＴＲＬ１０５＿１を生成する。

具体的に、制御信号ＣＴＲＬ１０５＿１は、図９に示すように、クロック信号ＭＣＬＫの１周期の時間に対して、遅延量「２ｄ」が付加された時間においてハイレベルとなる信号となる。
この比較判定動作は、制御信号ＣＴＲＬ１０５＿１のハイレベル期間Ｔ１におけるＴｃの時間区間内において行われる。
また、図示しないが、制御回路３０３ａは、コンパレータ１０４から比較判定結果Ｄ１を受けると、「Ｄ１＝０」の場合は、スイッチ群１０５＿１のスイッチ１０３ｄ＿１をオンからオフに切り替え、スイッチ１０３ｅをオフからオンに切り替える制御信号ＣＴＲＬを生成する。

また、制御回路３０３ａは、「Ｄ１＝１」の場合は、スイッチ群１０５＿１のスイッチ１０３ｄ＿１をオンからオフに切り替え、スイッチ１０３ｆをオフからオンに切り替える制御信号ＣＴＲＬを生成する。つまり、「Ｄ１＝０」なら、キャパシタ１０６＿１の左端を電源ノードＶＲＮに接続し、「Ｄ１＝１」なら、キャパシタ１０６＿１の左端を電源ノードＶＲＰに接続する制御信号を生成する。

これらの制御信号によって、スイッチ群１０５＿１が切り替えられると、キャパシタ１０６＿１の左端の接続先が変更される。この切替は、制御信号ＣＴＲＬ１０５＿１のハイレベル期間Ｔ１におけるＴｌの期間に行われる。そして、スイッチの切替後において、電荷再分配によって、ストレージノードＳＮの電位が変化し、一定電位に安定するまでの時間（セトリング時間）が、制御信号ＣＴＲＬ１０５＿１のハイレベル期間Ｔ１におけるＴｓ＿１の期間となる。

引き続き、遅延量制御回路３０１は、クロック信号ＭＣＬＫの次の立ち上がりエッジに応じて、カウンタ３０１ａが１カウントアップして、カウンタ値「２」の状態に遷移する。これにより、カウンタ値「２」に対応するスイッチ群１０５＿２に対して予め設定された遅延量「３ｄ」でＭＣＬＫを遅延させる遅延量制御信号φ１〜φ４を生成する。
具体的に、図９に示すように、カウンタ値「２」において、ローレベルとなる遅延量制御信号φ１及びφ３と、ハイレベルとなる遅延量制御信号φ２及びφ４とを生成し、生成した遅延量制御信号φ１〜φ４を任意遅延回路３０２に供給する。

また、任意遅延回路３０２は、カウンタ値「１」において、スイッチ３０５＿１、３０５＿３及び３０５＿４がオフ状態となり、スイッチ３０５＿２及び３０５＿５がオン状態となっている。
そして、カウンタ値「２」において、遅延量制御回路３０１から図９に示す遅延量制御信号φ１〜φ４が供給されると、スイッチ３０５＿５をオフ状態に切り替え、スイッチ３０５＿３及び３０５＿４をオン状態に切り替える。

これにより、任意遅延回路３０２は、スイッチ３０５＿１及び３０５＿５がオフ状態となり、スイッチ３０５＿２、３０５＿３及び３０５＿４がオン状態となり、クロック信号ＭＣＬＫは、バッファ回路３０４＿１〜３０４＿３の３つのバッファ回路を通って出力される。
つまり、図９に示すように、遅延クロック信号ＤＣＬＫの第３立ち上がりエッジは、クロック信号ＭＣＬＫに対して、遅延量「３ｄ」だけ遅延して立ち上がる。

そして、この遅延クロック信号ＤＣＬＫの第３立ち上がりエッジに応じて、コンパレータ１０４において、ストレージノードＳＮの電位（略）と参照電位「ＶＣ」とが比較判定される。そして、この比較判定結果Ｄ３が、制御部１０１及び出力レジスタ１０２にそれぞれ出力される。
一方、制御信号生成回路３０３は、任意遅延回路３０２から遅延クロック信号ＤＣＬＫ信号を受けると、制御回路３０３ａにおいて、図９に示すように、遅延クロック信号の第２立ち上がりエッジに応じて立ち上がり、第３立ち上がりエッジに応じて立ち下がる制御信号ＣＴＲＬ１０５＿２を生成する。

具体的に、制御信号ＣＴＲＬ１０５＿２は、図９に示すように、クロック信号ＭＣＬＫの１周期の時間に対して、遅延量「３ｄ」が付加された時間においてハイレベルとなる信号となる。
また、制御信号ＣＴＲＬによって、スイッチ群１０５＿２が切り替えられると、キャパシタ１０６＿２の左端の接続先が変更される。この切替は、制御信号ＣＴＲＬ１０５＿２のハイレベル期間Ｔ２におけるＴｌの期間に行われる。そして、スイッチの切替後において、電荷再分配によって、ストレージノードＳＮの電位が変化し、一定電位に安定するまでの時間（セトリング時間）が、制御信号ＣＴＲＬ１０５＿２のハイレベル期間Ｔ２におけるＴｓ＿２の期間となる。

引き続き、遅延量制御回路３０１は、クロック信号ＭＣＬＫの次の立ち上がりエッジに応じて、カウンタ３０１ａが１カウントアップして、カウンタ値「３」の状態に遷移する。これにより、カウンタ値「３」に対応するスイッチ群１０５＿３に対して予め設定された遅延量「３ｄ」でＭＣＬＫを遅延させる遅延量制御信号φ１〜φ４を生成する。
カウンタ値「３」においては、カウンタ値「２」のときと同様に付加遅延量が「３ｄ」となるので、図９に示すように、カウンタ値「２」のときと同様の遅延量制御信号φ１〜φ４を任意遅延回路３０２に供給する。

これにより、図９に示すように、遅延クロック信号ＤＣＬＫの第４立ち上がりエッジは、クロック信号ＭＣＬＫに対して、遅延量「３ｄ」だけ遅延して立ち上がる。
そして、この遅延クロック信号ＤＣＬＫの第４立ち上がりエッジに応じて、コンパレータ１０４において、ストレージノードＳＮの電位（略）と参照電位「ＶＣ」とが比較判定される。そして、この比較判定結果Ｄ４が、制御部１０１及び出力レジスタ１０２にそれぞれ出力される。

一方、制御信号生成回路３０３は、任意遅延回路３０２から遅延クロック信号ＤＣＬＫ信号を受けると、制御回路３０３ａにおいて、図９に示すように、遅延クロック信号の第３立ち上がりエッジに応じて立ち上がり、第４立ち上がりエッジに応じて立ち下がる制御信号ＣＴＲＬ１０５＿３を生成する。
具体的に、制御信号ＣＴＲＬ１０５＿３は、図９に示すように、クロック信号ＭＣＬＫの１周期の時間に対して、遅延量「３ｄ」が付加された時間においてハイレベルとなる信号となる。

また、制御信号ＣＴＲＬによって、スイッチ群１０５＿３が切り替えられると、キャパシタ１０６＿３の左端の接続先が変更される。この切替は、制御信号ＣＴＲＬ１０５＿３のハイレベル期間Ｔ３におけるＴｌの期間に行われる。そして、スイッチの切替後において、電荷再分配によって、ストレージノードＳＮの電位が変化し、一定電位に安定するまでの時間（セトリング時間）が、制御信号ＣＴＲＬ１０５＿３のハイレベル期間Ｔ３におけるＴｓ＿３の期間となる。

引き続き、遅延量制御回路３０１は、クロック信号ＭＣＬＫの次の立ち上がりエッジに応じて、カウンタ３０１ａが１カウントアップして、カウンタ値「４」の状態に遷移する。これにより、カウンタ値「４」に対応するスイッチ群１０５＿４に対して予め設定された遅延量「２ｄ」でＭＣＬＫを遅延させる遅延量制御信号φ１〜φ４を生成する。
具体的に、図９に示すように、カウンタ値「４」において、ローレベルとなる遅延量制御信号φ１及びφ４と、ハイレベルとなる遅延量制御信号φ２及びφ３とを生成し、生成した遅延量制御信号φ１〜φ４を任意遅延回路３０２に供給する。

これにより、任意遅延回路３０２は、スイッチ３０５＿１、３０５＿３及び３０５＿４がオフ状態となり、スイッチ３０５＿２及び３０５＿５がオン状態となり、クロック信号ＭＣＬＫは、バッファ回路３０４＿１及び３０４＿２の２つのバッファ回路を通って出力される。
つまり、図９に示すように、遅延クロック信号ＤＣＬＫの第３立ち上がりエッジは、クロック信号ＭＣＬＫに対して、遅延量「２ｄ」だけ遅延して立ち上がる。

そして、この遅延クロック信号ＤＣＬＫの第５立ち上がりエッジに応じて、コンパレータ１０４において、ストレージノードＳＮの電位（略）と参照電位「ＶＣ」とが比較判定される。そして、この比較判定結果Ｄ５が、制御部１０１及び出力レジスタ１０２にそれぞれ出力される。
一方、制御信号生成回路３０３は、任意遅延回路３０２から遅延クロック信号ＤＣＬＫ信号を受けると、制御回路３０３ａにおいて、図９に示すように、遅延クロック信号の第４立ち上がりエッジに応じて立ち上がり、第５立ち上がりエッジに応じて立ち下がる制御信号ＣＴＲＬ１０５＿４を生成する。

具体的に、制御信号ＣＴＲＬ１０５＿４は、図９に示すように、クロック信号ＭＣＬＫの１周期の時間に対して、遅延量「２ｄ」が付加された時間においてハイレベルとなる信号となる。
また、制御信号ＣＴＲＬによって、スイッチ群１０５＿４が切り替えられると、キャパシタ１０６＿４の左端の接続先が変更される。この切替は、制御信号ＣＴＲＬ１０５＿４のハイレベル期間Ｔ４におけるＴｌの期間に行われる。そして、スイッチの切替後において、電荷再分配によって、ストレージノードＳＮの電位が変化し、一定電位に安定するまでの時間（セトリング時間）が、制御信号ＣＴＲＬ１０５＿４のハイレベル期間Ｔ４におけるＴｓ＿４の期間となる。

引き続き、遅延量制御回路３０１は、クロック信号ＭＣＬＫの次の立ち上がりエッジに応じて、カウンタ３０１ａが１カウントアップして、カウンタ値「５」の状態に遷移する。これにより、カウンタ値「５」に対応するスイッチ群１０５＿５に対して予め設定された遅延量「０」でＭＣＬＫを遅延させる遅延量制御信号φ１〜φ４を生成する。
具体的に、図９に示すように、カウンタ値「５」において、ハイレベルとなる遅延量制御信号φ１と、ローレベルとなる遅延量制御信号φ２〜φ４とを生成し、生成した遅延量制御信号φ１〜φ４を任意遅延回路３０２に供給する。

これにより、任意遅延回路３０２は、スイッチ３０５＿１がオン状態となり、スイッチ３０５＿２〜３０５＿５がオフ状態となり、クロック信号ＭＣＬＫは、バッファ回路３０４＿１〜３０４＿３を１つも通らずに出力される。
つまり、図９に示すように、遅延クロック信号ＤＣＬＫの第６立ち上がりエッジは、クロック信号ＭＣＬＫに対して、遅延量「０」で立ち上がる。

そして、この遅延クロック信号ＤＣＬＫの第６立ち上がりエッジに応じて、コンパレータ１０４において、ストレージノードＳＮの電位（略）と参照電位「ＶＣ」とが比較判定される。そして、この比較判定結果Ｄ６が、制御部１０１及び出力レジスタ１０２にそれぞれ出力される。
一方、制御信号生成回路３０３は、任意遅延回路３０２から遅延クロック信号ＤＣＬＫ信号を受けると、制御回路３０３ａにおいて、図９に示すように、遅延クロック信号の第５立ち上がりエッジに応じて立ち上がり、第６立ち上がりエッジに応じて立ち下がる制御信号ＣＴＲＬ１０５＿５を生成する。

具体的に、制御信号ＣＴＲＬ１０５＿５は、図９に示すように、クロック信号ＭＣＬＫの１周期の時間と同じ時間においてハイレベルとなる信号となる。
また、制御信号ＣＴＲＬによって、スイッチ群１０５＿５が切り替えられると、キャパシタ１０６＿５の左端の接続先が変更される。この切替は、制御信号ＣＴＲＬ１０５＿５のハイレベル期間Ｔ５におけるＴｌの期間に行われる。そして、スイッチの切替後において、電荷再分配によって、ストレージノードＳＮの電位が変化し、一定電位に安定するまでの時間（セトリング時間）が、制御信号ＣＴＲＬ１０５＿５のハイレベル期間Ｔ５におけるＴｓ＿５の期間となる。

ここで、上記Ｔ１に必要な時間は「Ｔ１＝Ｔｃ＋Ｔｌ＋Ｔｓ＿１」であり、上式（４）より、「Ｔ１≧Ｔｃ＋Ｔｌ＋Ｔｘ」である。
また、上記Ｔ２に必要な時間は、上式（６）より、「Ｔ２≧Ｔｃ＋Ｔｌ＋Ｔｘ−ｄ」である。
また、上記Ｔ３、Ｔ４、Ｔ５に必要な時間は、上式（７）より、「Ｔ３≧Ｔｃ＋Ｔｌ＋Ｔｘ−２ｄ」、「Ｔ４≧Ｔｃ＋Ｔｌ＋Ｔｘ−３ｄ」、「Ｔ５≧Ｔｃ＋Ｔｌ＋Ｔｘ−４ｄ」である。

ここで、発振器の発振周期を「Ｔｃ＋Ｔｌ＋Ｔｘ−２ｄ」とした場合、図９より、「Ｔ１≧Ｔｃ＋Ｔｌ＋Ｔｘ」、「Ｔ２≧Ｔｃ＋Ｔｌ＋Ｔｘ−ｄ」、「Ｔ３≧Ｔｃ＋Ｔｌ＋Ｔｘ−２ｄ」、「Ｔ４≧Ｔｃ＋Ｔｌ＋Ｔｘ−３ｄ」、「Ｔ５≧Ｔｃ＋Ｔｌ＋Ｔｘ−４ｄ」が実現できる。
引き続き、遅延量制御回路３０１は、クロック信号ＭＣＬＫの次の立ち上がりエッジに応じて、カウンタ値「５」をリセットして、カウンタ値「０」の状態に遷移する。

また、カウンタ値「０」の期間においては、キャパシタ１０６＿１〜１０６＿６において、アナログ入力信号Ｖｉｎを追従してサンプリングするため、制御信号生成回路３０３においては、そのための制御信号ＣＴＲＬを生成する。
そして、アナログ入力信号Ｖｉｎの新たなポイントをサンプリング後は、上記一連の動作を実行する。

なお、出力レジスタ１０２の動作は、上記図１０の出力レジスタ５０２と同様となり、図１２に示すように、レジスタに格納されたＤ１〜Ｄ６の判定結果「０」又は「１」を上位ビットから順に並べて、デジタル出力信号Ｖｏｕｔとして出力する。
以上、本実施形態の逐次比較型Ａ／Ｄ変換器１は、回路構成の簡易なカウンタ３０１ａと、カウンタ値に基づき任意遅延回路３０２のスイッチを制御する制御回路３０１ｂとを含む遅延量制御回路３０１によって、上位ビットから順に各ビット判定における任意遅延回路３０２の遅延量を制御することができる。

更に、任意遅延回路３０２によって、発振器からのクロック信号ＭＣＬＫを遅延し、遅延したクロック信号ＤＣＬＫに基づき制御信号ＣＴＲＬ１０５＿１〜ＣＴＲＬ１０５＿（ｎ−１）を生成し、これら制御信号ＣＴＲＬによって、スイッチ群１０５＿１〜１０５＿（ｎ−１）の制御期間Ｔｋとして、必要最低限の時間を設定することができる。
これにより、従来と比較して、発振器の発信周波数を低く抑えることができるため、半導体集積化した場合のエリアや消費電力の増大を抑制することができる。また、簡易な構成の回路で実現できるため、半導体集積化におけるデザイン設計を容易に行うことができる。

上記実施形態において、キャパシタ１０６＿１〜１０６＿ｎは、発明１に記載の第１〜第ｎのキャパシタに対応し、スイッチ群１０５＿１〜１０５＿（ｎ−１）は、発明１に記載の第１〜第（ｎ−１）のスイッチ群に対応する。
また、上記実施形態において、コンパレータ１０４は、発明１又は４に記載の比較器に対応し、制御部１０１は、発明１に記載の制御部に対応する。

また、上記実施形態において、カウンタ３０１ａは、発明１に記載のカウンタ回路に対応し、制御回路３０１ｂ及び任意遅延回路３０２は、発明１に記載の遅延回路に対応し、制御信号生成回路３０３は、発明１に記載の制御信号生成回路に対応する。
なお、上記実施形態において、任意遅延回路３０２の構成として、図６に示す構成を例に挙げて説明したが、任意遅延回路の構成はこれに限らず、付加遅延量の種類等に応じて他の構成としてもよい。

また、上記実施形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。

１…逐次比較型Ａ／Ｄ変換器、１０１…制御部、１０２…出力レジスタ、１０４…コンパレータ、１０３ａ〜１０３ｃ，１０３ｄ＿１〜１０３ｄ＿（ｎ−１），１０３ｅ＿１〜１０３ｅ＿（ｎ−１），１０３ｆ＿１〜１０３ｆ＿（ｎ−１），３０５＿１〜３０５＿５…スイッチ、３０１…遅延量制御回路、３０２…任意遅延回路、３０３…制御信号生成回路、３０１ａ…カウンタ、３０１ｂ…制御回路、３０３ａ…制御回路、３０３ｂ…伝送経路、３０４＿１〜３０４＿３…バッファ回路

Claims (4)

1. アナログ入力信号をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換する電荷比較方式の逐次比較型Ａ／Ｄ変換器であって、
   出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量Ｃに設定された第１のキャパシタと、合成容量が「Ｃ−Ｃ／２^n-2」となるように前記基準容量Ｃを２の累乗値の逆数で段階的に重み付けした容量（Ｃ／２^ｍ（ｍは、１〜（ｎ−２）の自然数））に設定された第２〜第（ｎ−１）のキャパシタと、前記基準容量Ｃを「１／２^n-2」で重み付けした容量に設定された第ｎのキャパシタとのｎ個のキャパシタと、
   前記第１〜第（ｎ−１）のキャパシタの他端にそれぞれ接続され、前記第１〜第（ｎ−１）のキャパシタと、前記アナログ信号の入力部及び所定電位のノードとの接続を切り替える第１〜第（ｎ−１）のスイッチ群と、
   前記ｎ個のキャパシタの保持電位に基づく入力電位と参照電位とを比較し、比較結果に応じた判定信号を出力する比較器と、
   所定ビットから順に前記比較判定動作が逐次実行されるように、前記第１〜第（ｎ−１）のスイッチ群のスイッチング動作及び前記比較器の比較判定動作を制御する制御部とを備え、
   前記制御部は、
   クロック信号をカウントするカウンタ回路と、
   前記クロック信号を、前記カウンタ回路のカウント値に対応するスイッチ群の駆動時間に必要な遅延量だけ遅延させる遅延回路と、
   前記遅延回路で遅延したクロック信号に基づき、前記第１〜第（ｎ−１）のスイッチ群のスイッチング動作を制御する制御信号を生成する制御信号生成回路とを備え、
   前記遅延したクロック信号を前記比較器に供給して該比較器の動作を制御し、前記生成した制御信号を前記（ｎ−１）個のスイッチ群に供給して該スイッチ群のスイッチング動作を制御することを特徴とする逐次比較型Ａ／Ｄ変換器。
2. 静電容量がＣ／２^k（ｋは、ｋ≦（ｎ−２）の自然数）に重み付けされたキャパシタに対応する制御信号で規定される前記スイッチ群を駆動する時間と、静電容量がＣ／２^k-1に重み付けされたキャパシタに対応する制御信号で規定される前記スイッチ群を駆動する時間との差の時間ｄが、自然対数「ｌｎ２」に比例する時間となるように前記遅延回路の遅延量を設定することを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換器。
3. 前記ｎビットが２（ｍ＋１）ビット（ｍは自然数）の場合に、最上位ビットの比較判定時の前記クロック信号の立ち上がりエッジを第１立ち上がりエッジとして、第ｚ（ｚは、２≦ｚ≦２（ｍ＋１）の自然数）立ち上がりエッジに対して、下式（１）で算出される遅延量で前記クロック信号を遅延させることを特徴とする請求項２に記載の逐次比較型Ａ／Ｄ変換器。
   遅延量＝{（ｚ−１）×ｍ−（ｚ−２）×（ｚ−１）／２}×ｄ ・・・（１）
4. 前記比較器は、前記ｎ個のキャパシタの保持電位と当該比較器の信号入力部に形成された電荷を保持可能なストレージノードの保持電位との差の電位である入力電位と、参照電位とを比較するようになっていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の逐次比較型Ａ／Ｄ変換器。

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