WO2011121683A1 - 逐次比較型ａｄ変換器用クロック生成回路 - Google Patents

逐次比較型ａｄ変換器用クロック生成回路 Download PDF

Info

Publication number
WO2011121683A1
WO2011121683A1 PCT/JP2010/006065 JP2010006065W WO2011121683A1 WO 2011121683 A1 WO2011121683 A1 WO 2011121683A1 JP 2010006065 W JP2010006065 W JP 2010006065W WO 2011121683 A1 WO2011121683 A1 WO 2011121683A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage level
clock
voltage
level
internal clock
Prior art date
Application number
PCT/JP2010/006065
Other languages
English (en)
French (fr)
Inventor
崎山史朗
松本秋憲
徳永祐介
桑原一郎
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201080065794XA priority Critical patent/CN102823140A/zh
Publication of WO2011121683A1 publication Critical patent/WO2011121683A1/ja
Priority to US13/620,473 priority patent/US20130009796A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register

Definitions

  • the present invention relates to a clock generation circuit, and more particularly to a circuit that generates a sampling clock and an internal clock used in a successive approximation AD converter.
  • Non-Patent Document 1 a successive approximation AD converter is known (for example, Non-Patent Document 1).
  • FIG. 15 shows a configuration example of the successive approximation AD converter.
  • This successive approximation AD converter converts an analog signal Vin into a 4-bit digital signal, and includes a capacitive DA converter 91 and a differential latched comparator 92.
  • the capacitor DA converter 91 includes capacitors 901 to 904, a sampling switch SW9, and a control unit 911.
  • the differential latched comparator 92 includes a precharge comparator 921 and a latch circuit 922.
  • the capacitance value of the capacitor 904 is C 0
  • the capacitance values of the capacitors 903, 902, and 901 are 2C 0 , 4C 0 , and 8C 0 , respectively.
  • the successive approximation AD converter is supplied with a sampling clock SCK and an internal clock ICK as shown in FIG.
  • the control unit 911 initializes the control voltage V1 to a high level (eg, a power supply voltage) and initializes the control voltages V2 to V4 to a low level (eg, a ground voltage) during the high level period of the sampling clock SCK.
  • the sampling switch SW9 switches from the off state to the on state in synchronization with the rising edge of the sampling clock SCK, and switches from the on state to the off state in synchronization with the falling edge of the sampling clock SCK.
  • the analog voltage Vs corresponding to the signal level of the analog signal Vin is sampled at the sampling node Ns9.
  • the precharge comparator 921 changes the comparison signal QP from a high level (for example, power supply voltage) to a low level (for example, power supply voltage) in synchronization with the rising edge of the internal clock ICK. And the comparison signal QN is maintained at a high level.
  • the precharge comparator 921 maintains the comparison signal QP at a high level in synchronization with the rising edge of the internal clock ICK and also outputs the comparison signal QN. Transition from high level to low level.
  • the latch circuit 922 sets the bit value DB to “0 (eg, ground voltage)” when the comparison signals QP and QN are low level and high level, respectively, and the comparison signals QP and QN are high level and If the level is low, the bit value DB is set to “1 (for example, power supply voltage)”.
  • the precharge type comparator 921 shifts both the comparison signals QP and QN to a high level in synchronization with the falling edge of the internal clock ICK.
  • the latch circuit 922 holds the bit value DB without changing when both the comparison signals QP and QN are at the high level.
  • the control unit 911 sets the internal clock ICK to the i-th falling edge.
  • the (i + 1) -th control voltage (hereinafter referred to as control voltage V (i + 1)) among the control voltages V1 to V4 is switched from the low level to the high level.
  • control unit 911 performs control in synchronization with the i-th falling edge of the internal clock ICK.
  • the i-th control voltage hereinafter referred to as control voltage Vi
  • the control voltage V (i + 1) is switched from the low level to the high level.
  • the charges accumulated in the capacitors 901 to 904 are redistributed, and the analog voltage Vs approaches the reference voltage VREF.
  • the comparison process is performed by the differential latched comparator 92, and in the low level period T92 of the internal clock ICK, the charge redistribution process is performed by the capacitor DA converter 91. Executed. Therefore, a comparison time (time required for comparison processing, for example, a comparator delay time) is ensured in the high level period of the internal clock ICK, and a charge redistribution time (charge redistribution process) in the low level period T92 of the internal clock ICK. It is important to secure a time required for the control, for example, a delay time by a control logic in the control unit 911 and a settling time for charge redistribution.
  • the sampling clock SCK and the internal clock ICK are generated based on a high-speed clock having a frequency higher than that of the sampling clock SCK and the internal clock ICK.
  • the comparison time and the charge redistribution time may fluctuate due to PVT variations (manufacturing variation, power supply voltage variation, temperature variation)
  • the sampling clock is considered in consideration of the worst case of the comparison time and charge redistribution time.
  • a high level period and a low level period of each of SCK and internal clock ICK are set. Therefore, it is difficult to increase the speed of the sampling clock SCK and the internal clock ICK.
  • Non-Patent Document 2 describes that an internal clock is generated by an oscillation circuit including a comparator of a successive approximation AD converter, whereby the high level period of the internal clock is changed in accordance with fluctuations in the comparator delay time.
  • the comparison processing time can be secured in the high level period of the internal clock, and the internal clock can be made faster than the case where the high level period of the internal clock is set in consideration of the worst case of the comparator delay time.
  • Non-Patent Document 2 even if the high level period of the internal clock can be secured so that the comparison process is completed in the high level period of the internal clock, the low level period of the internal clock can be appropriately secured. There are cases where it is not possible. For example, when the self-excitation period of the oscillation circuit varies due to PVT variations, not only the high level period of the internal clock but also the low level period of the internal clock varies. If the low level period of the internal clock becomes too long, the internal clock pulse (high level period) will not fit within the low level period of the sampling clock, resulting in malfunction of the successive approximation AD converter. May be invited. If the internal clock low level period is shorter than the charge redistribution time, the charge redistribution process may not be completed within the internal clock low level period.
  • the clock generation circuit converts the first and second analog signals whose voltage levels change in a complementary manner into an n-bit (n ⁇ 2) digital signal.
  • a circuit for generating a sampling clock and an internal clock used in a successive approximation AD converter comprising a first and second capacitive DA converter and a differential latched comparator, A sampling clock generation unit for generating a clock; an internal clock generation unit for generating the internal clock; and a delay control unit, wherein the first and second in the period when the sampling clock is at the first voltage level.
  • the capacitive DA converter accumulates charges corresponding to the signal levels of the first and second analog signals, respectively, and stores the charges.
  • the first and second analog voltages corresponding to the signal levels of the second and second analog signals are sampled, and the differential latched comparator is configured to output the first and second analog voltages during the period when the internal clock is at the first voltage level.
  • the first and second comparison signals are changed to different voltage levels according to the level relationship between the first and second analog voltages, and the bit value corresponding to the first and second comparison signals is output as the digital signal.
  • the differential latched comparator changes the first and second comparison signals to the same voltage level and maintains the bit value.
  • the first and second capacitive DA converters are arranged so that the first and second analog voltages approach each other.
  • the charge accumulated in the first and second capacitor DA converters is controlled in accordance with the bit value, and the sampling clock generator has a second reference clock that defines the sampling period of the successive approximation AD converter.
  • Transition from the first voltage level to the first voltage level causes the sampling clock to transition from the first voltage level to the second voltage level, and during the period when the sampling clock is at the second voltage level, When the transition from the first voltage level to the second voltage level occurs n times, the sampling clock transitions from the second voltage level to the first voltage level, and the internal clock generation unit During the period of the first voltage level, the internal clock is maintained at the second voltage level, and the sampling clock is When the lock transitions from the first voltage level to the second voltage level, the internal clock is transitioned from the second voltage level to the first voltage level, and during the period when the sampling clock is at the second voltage level, When the first and second comparison signals transit from the same voltage level to different voltage levels, the internal clock is transited from the first voltage level to the second voltage level, and the first and second voltage levels are
  • the internal clock transitions from the second voltage level to the first voltage level after the lapse of the variable delay time, and the delay control unit
  • the ratio of the period in which the sampling clock is at the first voltage level with respect to the period of the reference clock approaches the predetermined ratio. Controlling the variable delay time in the internal clock generator.
  • each of the n first voltage level periods (periods in which the internal clock is at the first voltage level) of the internal clock includes a delay time of the differential latched comparator. Therefore, a comparison time (a time required for the comparison process by the differential latched comparator) can be ensured in each of the n first voltage level periods of the internal clock.
  • variable delay time in the internal clock generator so that the ratio of the first voltage level period of the sampling clock (period in which the sampling clock is at the first voltage level) with respect to the cycle of the reference clock approaches a predetermined ratio.
  • Can control the first voltage level period of the sampling clock, and the n first voltage level periods of the internal clock can be set to the second voltage level period of the sampling clock (the sampling clock is the second voltage level). Within a certain period).
  • the remaining period obtained by subtracting the n first voltage level periods of the internal clock from the second voltage level period of the sampling clock is defined as (n ⁇ 1) second voltage level periods of the internal clock. (Period in which the internal clock is at the second voltage level) can be distributed almost evenly, and in each of the (n ⁇ 1) second voltage level periods of the internal clock, the charge redistribution time (charge by the capacitive DA converter) The time required for the redistribution process can be easily secured.
  • the internal clock generator sets the first internal signal to the first voltage level when the first and second comparison signals are at different voltage levels, and the first and second Are compared with each other, the first logic circuit for setting the first internal signal to the second voltage level, and the first voltage level of the first internal signal.
  • a variable delay device that outputs the second internal signal by adding the variable delay time to the transition to the second voltage level, and both the sampling clock and the second internal signal are at the second voltage level.
  • the internal clock is set to the first voltage level, and when at least one of the sampling clock and the second internal signal is at the first voltage level, the internal clock is set to the second voltage level. It may include a second logic circuit for setting the voltage level.
  • the delay control unit includes: a voltage generation unit that generates the control voltage so that a ratio of the voltage level of the control voltage to the first voltage level of the sampling clock is the predetermined ratio; and the sampling A ratio control unit that controls the variable delay time in the internal clock generation unit may be included so that the DC level of the clock approaches the voltage level of the control voltage.
  • the sampling clock generation unit counts the number of transitions of the internal clock from the first voltage level to the second voltage level during the period in which the sampling clock is at the second voltage level.
  • the counter shifts the sampling clock from the second voltage level to the first voltage level.
  • the sampling clock is shifted to the first voltage level.
  • a counter control unit that makes a transition from the first voltage level to the second voltage level.
  • the predetermined ratio may be variably controllable.
  • the period during which the sampling clock is at the first voltage level can be adjusted.
  • the first voltage level period of the sampling clock can be set in accordance with the specifications of the successive approximation AD converter (such as settling time in the sampling process).
  • n may be variably controllable.
  • the number of pulses of the internal clock (the number of first voltage level periods) can be adjusted.
  • the number of pulses of the internal clock can be set according to the specification (number of bits, etc.) of the successive approximation AD converter.
  • the clock generation circuit is a successive approximation AD converter that converts an analog signal into an n-bit (n ⁇ 2) digital signal, and includes a capacitive DA converter and a differential latched circuit.
  • a circuit for generating a sampling clock and an internal clock used in a successive approximation AD converter including a comparator, the sampling clock generating unit for generating the sampling clock, and the internal clock generating unit for generating the internal clock
  • the capacitor DA converter accumulates electric charge according to the signal level of the analog signal and stores the signal level of the analog signal.
  • the analog voltage is sampled according to the period, and the internal clock is at the first voltage level.
  • the differential latched comparator changes the first and second comparison signals to different voltage levels in accordance with the level relationship between the reference voltage and the analog voltage, and the first and second comparison signals.
  • the differential latched comparator outputs the first and second comparison signals to the same voltage during the period when the internal clock is at the second voltage level.
  • the capacitance DA converter controls the charge accumulated in the capacitance DA converter in accordance with the bit value so that the analog voltage approaches the reference voltage, while changing the level and maintaining the bit value,
  • the sampling clock generation unit determines whether the reference clock that defines the sampling period of the successive approximation AD converter is the second voltage level.
  • the transition to the first voltage level causes the sampling clock to transition from the first voltage level to the second voltage level, and the first voltage of the internal clock during the period in which the sampling clock is at the second voltage level.
  • the sampling clock transitions from the second voltage level to the first voltage level, and the internal clock generation unit detects that the sampling clock is the first voltage.
  • the internal clock is maintained at the second voltage level and the sampling clock transitions from the first voltage level to the second voltage level during the period of level, the internal clock is changed from the second voltage level to the first voltage level. In the period in which the sampling clock is at the second voltage level.
  • the internal clock When the first and second comparison signals transition from the same voltage level to different voltage levels, the internal clock is transitioned from the first voltage level to the second voltage level, and the first and second comparison signals are When transitioning from different voltage levels to the same voltage level, the internal clock is transitioned from the second voltage level to the first voltage level after the lapse of the variable delay time, and the delay control unit
  • the variable delay time in the internal clock generation unit is controlled so that the ratio of the period in which the sampling clock is at the first voltage level to the period approaches a predetermined ratio.
  • a comparison time can be secured in each of the n first voltage level periods of the internal clock.
  • the first voltage level period of the sampling clock can be secured, and the n first voltage level periods of the internal clock can be accommodated within the second voltage level period of the sampling clock.
  • the remaining period obtained by subtracting the n first voltage level periods of the internal clock from the second voltage level period of the sampling clock is defined as (n ⁇ 1) second voltage level periods of the internal clock.
  • the charge redistribution time can be easily secured in each of the (n ⁇ 1) second voltage level periods of the internal clock.
  • the comparison time can be secured in each of the n first voltage level periods of the internal clock.
  • the first voltage level period of the sampling clock can be secured, and the n first voltage level periods of the internal clock can be accommodated within the second voltage level period of the sampling clock.
  • the remaining period obtained by subtracting the n first voltage level periods of the internal clock from the second voltage level period of the sampling clock is defined as (n ⁇ 1) second voltage level periods of the internal clock.
  • the charge redistribution time can be easily secured in each of the (n ⁇ 1) second voltage level periods of the internal clock.
  • movement of the sampling clock generation part shown in FIG. The figure for demonstrating a differential successive approximation type AD converter.
  • FIG. 1 shows a configuration example of a clock generation circuit 10 for a successive approximation AD converter.
  • the clock generation circuit 10 generates a sampling clock SCK and an internal clock ICK that are used by the successive approximation AD converter 20.
  • the capacitor DA converter 21 accumulates charges according to the signal level of the analog signal Vin and samples the analog voltage Vs according to the signal level of the analog signal Vin.
  • the differential latched comparator 22 changes the comparison signals QP and QN to different voltage levels according to the level relationship between the analog voltage Vs and the reference voltage VREF, and also compares the comparison signal QP. , QN according to QN is output as a digital signal.
  • the differential latched comparator 22 changes the comparison signals QP and QN to the same voltage level and maintains the bit value DB.
  • the capacitive DA converter 21 controls the charge accumulated in the capacitive DA converter 21 according to the bit value DB so that the analog voltage Vs approaches the reference voltage VREF.
  • the capacitor DA converter 21 includes a sampling switch SW, a plurality of (here, four) capacitors 201 to 204, and a control unit 211.
  • the differential latched comparator 22 is a precharge comparator 221.
  • a latch circuit 222 the capacitance values of the capacitors 201 to 204 are weighted binary. For example, if the capacitance value of the capacitor 204 and C 0, the capacitance value of the capacitor 203,202,201, respectively, the 2C 0, 4C 0, 8C 0 .
  • One ends of the capacitors 201 to 204 are connected to the sampling node Ns, and control voltages V1 to V4 are supplied to the other ends of the capacitors 201 to 204, respectively.
  • the control unit 211 initializes the control voltage V1 to a high level (for example, the power supply voltage Vdd) and initializes the control voltages V2 to V4 to a low level (for example, the ground voltage Vss) during the high level period of the sampling clock SCK. To do.
  • the sampling switch SW switches from the off state to the on state in synchronization with the rising edge of the sampling clock SCK, and switches from the on state to the off state in synchronization with the falling edge of the sampling clock SCK.
  • the precharge type comparator 221 compares the comparison signal in synchronization with the rising edge of the internal clock ICK (the second rising edge of the internal clock ICK in FIG. 2).
  • QP is changed from a high level (for example, power supply voltage Vdd) to a low level (for example, ground voltage Vss), and the comparison signal QN is maintained at a high level.
  • the precharge type comparator 221 determines the rising edge of the internal clock ICK (in FIG. 2, the first, third, and fourth of the internal clock ICK).
  • the comparison signal QP is maintained at the high level in synchronization with the rising edge of the signal (N) and the comparison signal QN is shifted from the high level to the low level.
  • the latch circuit 222 sets the bit value DB to “0 (for example, ground voltage Vss)” when the comparison signals QP and QN are at low level and high level, respectively, and the comparison signals QP and QN are at high level, respectively.
  • the bit value DB is set to “1 (for example, power supply voltage Vdd)”.
  • the bit value DB is set to “1” when the comparison signals QP and QN transition to the high level and the low level, respectively, in the first high level period T1 of the internal clock ICK.
  • the first bit value DB1 MSB: most significant bit value
  • the bit values DB1 to DB4 are determined in the first to fourth high level periods T1 of the internal clock ICK, respectively.
  • control voltage V (i + 1) the (i + 1) th control voltage (hereinafter referred to as control voltage V (i + 1)) of the control voltages V1 to V4 is switched from the low level to the high level.
  • the control unit 211 performs control in synchronization with the i-th falling edge of the internal clock ICK.
  • the i-th control voltage hereinafter referred to as control voltage Vi
  • the control voltage V (i + 1) is switched from the low level to the high level.
  • the control unit 211 synchronizes with the first falling edge of the internal clock ICK and controls the control voltage V1. Is switched from the high level to the low level, and the control voltage V2 is switched from the low level to the high level.
  • the precharge type comparator 221 may include a current source transistor MN20, differential transistors MN21 and MN22, latch transistors MN23, NM24, MP21 and MP22, and precharge transistors MP31 to MP34. good.
  • the precharge transistors MP31 to MP34 are turned on, and the current source transistor MN20 is turned off.
  • a high level voltage for example, power supply voltage Vdd
  • Vdd power supply voltage
  • the operation of the differential latched comparator 22 is synchronized with the rising edge of the internal clock ICK in order to facilitate understanding.
  • one of the comparison signals QP and QN transitions from a high level to a low level.
  • the operation of the differential latched comparator 22 will be described in detail as follows. First, when the internal clock ICK transitions from the low level to the high level, both voltages of the output nodes NQP and NQN start to transition from the high level to the low level.
  • the clock generation circuit 10 includes a sampling clock generation unit 11 that generates a sampling clock SCK, an internal clock generation unit 12 that generates an internal clock ICK, and a delay control unit 13.
  • the clock SCK is changed from the low level to the high level.
  • the counter 111 includes inverters INV1 and INV2, and n (here, four) flip-flops FF1 to FF3 and FFS connected in cascade.
  • the inverter INV1 supplies an inverted signal of the sampling clock SCK to the reset terminals of the flip-flops FF1 to FF3.
  • the inverter INV2 supplies an inverted signal of the internal clock ICK to the clock terminals of the flip-flops FF1 to FF3 and FFS.
  • the flip-flops FF1 to FF3 and FFS respectively supply the power supply voltage Vdd (or the output of the preceding flip-flop) in synchronization with the rising edge of the inverted signal of the internal clock ICK (that is, the falling edge of the internal clock ICK). Capture and hold.
  • the output signal of the flip-flop FFS is supplied as the sampling clock SCK.
  • the counter control unit 112 transitions the sampling clock SCK from the high level to the low level when the reference clock RCK transitions from the low level to the high level.
  • the counter control unit 112 includes an edge detection unit ED and an inverter INV3.
  • the edge detection unit ED outputs a detection pulse RE when detecting the rising edge of the reference clock RCK.
  • the inverter INV3 supplies an inverted signal of the detection pulse ED to the reset terminal of the flip-flop FFS.
  • the edge detection unit ED When the reference clock RCK transitions from the low level to the high level, the edge detection unit ED outputs a detection pulse RE. As a result, the flip-flop FFS is reset, and the output signal (sampling clock SCK) of the flip-flop FFS changes from the high level to the low level.
  • the flip-flops FF1, FF2, and FF3 respectively change the output signals P1, P2, and P3 from the low level to the high level in synchronization with the first, second, and third falling edges of the internal clock ICK. Transition to level.
  • the flip-flop FFS takes in the output signal P3 of the flip-flop FF3 in synchronization with the fourth falling edge of the internal clock ICK.
  • the output signal (sampling clock SCK) of the flip-flop FFS changes from the low level to the high level.
  • the flip-flops FF1 to FF3 are reset, and the output signals P1 to P3 transition from the high level to the low level.
  • the internal clock generator 12 maintains the internal clock ICK at a low level during a period when the sampling clock SCK is at a high level. Further, when the sampling clock SCK transitions from the high level to the low level, the internal clock generation unit 12 causes the internal clock ICK to transition from the low level to the high level. Further, the internal clock generator 12 changes the internal clock ICK from the high level to the low level when the comparison signals QP and QN transition from the same voltage level to different voltage levels during the period when the sampling clock SCK is at the low level. When the comparison signals QP and QN change from different voltage levels to the same voltage level, the internal clock ICK is changed from the low level to the high level after the lapse of the variable delay time. For example, as shown in FIG. 1, the internal clock generator 12 includes a NAND circuit 121 (first logic circuit), a variable delay 122, and a NOR circuit 123 (second logic circuit).
  • the NAND circuit 121 sets the internal signal S1 to a high level, and the comparison signals QP and QN are at the same voltage level (here, high level). In some cases, the internal signal S1 is set to a low level.
  • the variable delay unit 122 adds a variable delay time to the transition from the high level to the low level of the internal signal S1, and outputs the result as the internal signal S2.
  • the variable delay time of the variable delay device 122 is controlled by a delay control signal SSS.
  • the variable delay device 122 includes an inverter INV4, a pMOS transistor MP1 and nMOS transistors MNC and MN1, which are connected in series, an inverter INV5, an nMOS transistor MN2, and an inverter INV6. In this configuration, as the signal level of the delay control signal SSS is lower, the falling delay time of the internal signal S12 becomes longer (that is, the variable delay time becomes longer).
  • the NOR circuit 123 sets the internal clock ICK to a high level when both the sampling clock SCK and the internal signal S2 are at a low level, and at least one of the sampling clock SCK and the internal signal S2 is at a high level.
  • the internal clock ICK is set to a low level.
  • the output signal (internal clock ICK) of the NOR circuit 123 is maintained at low level.
  • the comparison signals QP and QN are maintained at a high level, and the output signal (internal signal S1) of the NAND circuit 121 and the output signal (internal signal S2) of the variable delay circuit 122 are maintained at a low level.
  • both the sampling clock SCK and the internal signal S2 become the low level, and the output signal (internal clock ICK) of the NOR circuit 123 transits from the low level to the high level.
  • the differential latched comparator 22 changes the comparison signals QP and QN from the same voltage level to each other according to the level relationship between the analog voltage Vs and the reference voltage VREF. Transition to voltage level.
  • the comparison signals QP and QN transition to different voltage levels (when the comparator delay time TC elapses)
  • the output signal (internal signal S1) of the NAND circuit 121 transitions from the low level to the high level.
  • the internal signals S11, S12, and S13 transit in order, and the output signal of the variable delay device 122 (internal signal S2) transits from low level to high level, and the output signal of the NOR circuit 123 (internal clock ICK). Transits from a high level to a low level.
  • the differential latched comparator 22 causes the comparison signals QP and QN to transition from different voltage levels to the same voltage level.
  • the output signal (internal signal S1) of the NAND circuit 121 changes from high level to low level.
  • the internal signals S11, S12, and S13 transit in order, and the output signal (internal signal S2) of the variable delay device 122 transits from high level to low level.
  • a variable delay time TD (falling delay time of the internal signal S12) is added to the transition of the internal signal S2 from the high level to the low level.
  • the output signal (internal clock ICK) of the NOR circuit 123 transits from the low level to the high level.
  • the delay time including the comparator delay time TC elapses after the internal clock ICK transits from the low level to the high level
  • the internal clock ICK transits from the high level to the low level.
  • the delay time including the variable delay time TD elapses after the internal clock ICK transitions from the high level to the low level
  • the internal clock ICK transitions from the low level to the high level. That is, the high level period T1 of the internal clock ICK includes the comparator delay time TC, and the low level period T2 of the internal clock ICK includes the variable delay time TD.
  • the sampling clock generation unit 11 changes the sampling clock SCK from the low level to the high level. Transition to level. Thereby, the output signal (internal clock ICK) of the NOR circuit 123 is maintained at a low level.
  • the delay control unit 13 is configured so that the ratio of the high level period Ts of the sampling clock SCK to the period Tck of the reference clock RCK (hereinafter referred to as period ratio Ts / Tck) approaches a predetermined ratio (X%).
  • the variable delay time in the clock generator 12 is controlled.
  • the delay control unit 13 includes a voltage generation unit 131 and a ratio control unit 132.
  • the voltage generation unit 131 has a ratio (X%) in which a ratio of the voltage level of the control voltage VC to the high level of the sampling clock SCK (here, the power supply voltage Vdd) (hereinafter referred to as voltage ratio VC / Vdd) is predetermined.
  • the control voltage VC is generated so that
  • voltage generator 131 includes resistance elements R1 and R2 connected in series between a power supply node (a node to which power supply voltage Vdd is applied) and a ground node (a node to which ground voltage Vss is applied).
  • a control voltage VC is generated by resistance division by the resistance elements R1 and R2.
  • the resistance value of the resistance element R2 can be changed by the control signal CTRL. That is, the voltage ratio VC / Vdd (predetermined ratio (X%)) can be changed by the control signal CTRL.
  • the ratio control unit 132 controls the delay control signal SSS (variable delay time in the internal clock generation unit 12) so that the DC level of the sampling clock SCK (here, the intermediate voltage SDC) approaches the voltage level of the control voltage VC. Signal level).
  • the ratio control unit 132 includes a resistive element R3, a capacitive element C1, and a differential amplifier AMP.
  • the intermediate voltage SDC (voltage corresponding to the accumulated average power of the sampling clock SCK) and control are respectively applied to the inverting input terminal ( ⁇ ) and the non-inverting input terminal (+) of the differential amplifier AMP.
  • a voltage VC is supplied.
  • the inverting input terminal and the non-inverting input terminal of the differential amplifier AMP are virtually short-circuited, the amount of charge (charge amount) charged in the capacitor C1 during the high level period of the sampling clock SCK and the low level of the sampling clock SCK.
  • the signal level of the delay control signal SSS is controlled so that the charge amount (discharge charge amount) discharged from the capacitor C1 in the level period is equal to each other.
  • Equation 4 shows that the period ratio Ts / Tck corresponds to the voltage ratio VC / Vdd. Therefore, by increasing or decreasing the signal level of the delay control signal SSS so that the DC level of the intermediate voltage SDC (that is, the DC level of the sampling clock SCK) approaches the voltage level of the control voltage VC, as shown in FIG.
  • the ratio Ts / Tck can be brought close to the voltage ratio VC / Vdd (predetermined ratio (X%)). For example, when the period ratio Ts / Tck is larger than the voltage ratio VC / Vdd, the DC level of the intermediate voltage SDC is higher than the voltage level of the control voltage VC. In this case, the ratio control unit 132 lowers the signal level of the delay control signal SSS.
  • variable delay time TD in the internal clock generator 12 becomes longer, and the low level period T2 of the internal clock ICK becomes longer.
  • the high level period Ts of the sampling clock SCK is shortened, and the period ratio Ts / Tck is decreased.
  • the differential amplifier AMP When the differential amplifier AMP has an ideal amplification characteristic (for example, when the gain of the differential amplifier AMP is infinite), the voltage level of the intermediate voltage SDC is stabilized at the voltage level of the control voltage VC. That is, the intermediate voltage SDC completely matches the control voltage VC.
  • the differential amplifier AMP does not have an ideal amplification characteristic (for example, when the gain of the differential amplifier AMP is finite)
  • the waveform of the intermediate voltage SDC is the control voltage VC as shown in FIG. It becomes a triangular waveform with the voltage level set to DC level.
  • each of the n high level periods of the internal clock ICK includes the comparator delay time TC. Therefore, the comparison time (differential) in each of the n high level periods T1 of the internal clock ICK. The time required for the comparison processing by the type latched comparator 22) can be secured.
  • the high level period Ts of the sampling clock SCK can be secured, and n of the internal clock ICK can be secured.
  • the high level periods T1 can be accommodated within the low level period of the sampling clock SCK.
  • the remaining period (Tck ⁇ Ts ⁇ n ⁇ T1) obtained by subtracting n high level periods T1 of the internal clock ICK from the low level period of the sampling clock SCK is (n ⁇ 1) internal clocks ICK.
  • the low level period T2 can be distributed almost evenly. As a result, it is possible to easily secure the charge redistribution time (the time required for the charge redistribution processing by the capacitor DA converter 21) in each of the (n ⁇ 1) low level periods T2 of the internal clock ICK.
  • the period ratio Ts / Tck can be changed by changing the voltage ratio VC / Vdd (that is, a predetermined ratio (X%)) by the control signal CTRL. That is, the high level period Ts of the sampling clock SCK can be adjusted. Thereby, the high level period Ts of the sampling clock SCK can be appropriately set according to the specification of the successive approximation AD converter 20 (for example, the settling time in the sampling process).
  • the predetermined ratio (X%) may be fixed.
  • the resistor R2 may be a fixed resistor.
  • the clock generation circuit 10 may include the sampling clock generation unit 11a illustrated in FIG. 11 instead of the sampling clock generation unit 11 illustrated in FIG.
  • the sampling clock generation unit 11a includes a variable counter 111a instead of the counter 111 shown in FIG.
  • the variable counter 111a includes inverters INV1 and INV2, m flip-flops FF1 to FFm connected in cascade, a selector SEL, and a flip-flop FFS.
  • the inverter INV1 supplies an inverted signal of the sampling clock SCK to the reset terminals of the flip-flops FF1 to FFm.
  • the inverter INV2 supplies an inverted signal of the internal clock ICK to the clock terminals of the flip-flops FF1 to FFm and FFS.
  • the flip-flops FF1 to FFm capture and hold the power supply voltage Vdd (or the output signal of the preceding flip-flop) in synchronization with the rising edge of the inverted signal of the internal clock ICK (that is, the falling edge of the internal clock ICK). To do.
  • the selector SEL selects any one of the output signals P1 to Pm of the flip-flops FF1 to FFm in response to the selection control signal SCTL.
  • the flip-flop FFS captures and holds the output signal selected by the selector SEL among the output signals P1 to Pm in synchronization with the rising edge of the inverted signal of the internal clock ICK.
  • the number of pulses of the internal clock ICK (the number of high-level periods T1) is “5” as shown in FIG. 12A.
  • the number of pulses of the internal clock ICK is “4” as shown in FIG. 12B.
  • the number of pulses of the internal clock ICK can be adjusted by the selection control signal SCTL.
  • the number of pulses of the internal clock ICK can be set according to the specification of the successive approximation type AD converter 20 (for example, the number of bits of the successive approximation type AD converter 20).
  • the clock generation circuit 10 can also be applied to a differential successive approximation AD converter 20a as shown in FIG.
  • the capacitive DA converters 21P and 21N have the same configuration as the capacitive DA converter 21 shown in FIG.
  • the control unit 211 of the capacitive DA converter 21P controls the control voltages V1 to V4 according to the bit value DB, and the control unit 211 of the capacitive DA converter 21N responds to the bit value DBa (inverted value of the bit value DB). To control the control voltages V1 to V4.
  • the capacitor DA converters 21P and 21N accumulate charges corresponding to the signal levels of the analog signals Vinp and Vinn, respectively, and analog corresponding to the signal levels of the analog signals Vinp and Vinn.
  • the voltages Vsp and Vsn are sampled.
  • the differential latched comparator 22 changes the comparison signals QP and QN to different voltage levels according to the level relationship between the analog voltages Vsp and Vpn, and changes the comparison signals QP and QN to the comparison signals QP and QN.
  • the corresponding bit value DB is output as a digital signal.
  • the differential latched comparator 22 changes the comparison signals QP and QN to the same voltage level and maintains the bit value DB.
  • Capacitance DA converters 21P and 21N control the charges accumulated in the capacitance DA converters 21P and 21N according to the bit values DB and DBa so that the analog voltages Vsp and Vsn approach each other (see FIG. 14). .
  • clock generation circuit 10 can also be applied to a successive approximation AD converter having a configuration other than the configuration shown in FIG. 1 or FIG.
  • the above-described clock generation circuit is useful as a clock generation circuit for a successive approximation AD converter.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　クロック生成部(11)は、クロック(RCK)が第１の電圧レベルへ遷移するとクロック(SCK)を第２の電圧レベルへ遷移させ、クロック(ICK)の第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生するとクロック(SCK)を第１の電圧レベルへ遷移させる。クロック生成部(12)は、クロック(SCK)が第２の電圧レベルへ遷移するとクロック(ICK)を第１の電圧レベルへ遷移させ、比較信号(QP,QN)が互いに異なる電圧レベルへ遷移するとクロック(ICK)を第２の電圧レベルへ遷移させ、比較信号(QP,QN)が互いに同一の電圧レベルへ遷移すると可変遅延時間の経過後にクロック(ICK)を第１の電圧レベルへ遷移させる。遅延制御部(13)は、クロック(RCK)の周期に対するクロック(SCK)の第１の電圧レベル期間の割合が予め定められた割合に近づくようにクロック生成部(12)の可変遅延時間を制御する。

Description

逐次比較型ＡＤ変換器用クロック生成回路
　この発明は、クロック生成回路に関し、さらに詳しくは、逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路に関する。
　現在、比較的簡素な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、且つ、中位の変換速度と中位の変換精度が実現できる製造用途の広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている（例えば、非特許文献１など）。
　図１５は、逐次比較型ＡＤ変換器の構成例を示す。この逐次比較型ＡＤ変換器は、アナログ信号Ｖｉｎを４ビットのデジタル信号に変換するものであり、容量ＤＡ変換器９１と、差動型ラッチドコンパレータ９２とを備える。容量ＤＡ変換器９１は、容量９０１～９０４と、サンプリングスイッチＳＷ９と、制御部９１１とを含み、差動型ラッチドコンパレータ９２は、プリチャージ型コンパレータ９２１と、ラッチ回路９２２とを含む。容量９０４の容量値をＣ０とすると、容量９０３，９０２，９０１の容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０となる。また、この逐次比較型ＡＤ変換器には、図１６のようなサンプリングクロックＳＣＫおよび内部クロックＩＣＫが供給される。
　　〔サンプリングクロックのハイレベル期間Ｔｓ９〕
　制御部９１１は、サンプリングクロックＳＣＫのハイレベル期間において、制御電圧Ｖ１をハイレベル（例えば、電源電圧）に初期化するとともに制御電圧Ｖ２～Ｖ４をローレベル（例えば、接地電圧）に初期化する。サンプリングスイッチＳＷ９は、サンプリングクロックＳＣＫの立ち上がりエッジに同期してオフ状態からオン状態へ切り替わり、サンプリングクロックＳＣＫの立ち下がりエッジに同期してオン状態からオフ状態へ切り替わる。これにより、アナログ信号Ｖｉｎの信号レベルに応じたアナログ電圧ＶｓがサンプリングノードＮｓ９にサンプリングされる。
　　〔内部クロックのハイレベル期間Ｔ９１〕
　プリチャージ型コンパレータ９２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低い場合には、内部クロックＩＣＫの立ち上がりエッジに同期して、比較信号ＱＰをハイレベル（例えば、電源電圧）からローレベル（例えば、接地電圧）へ遷移させるとともに比較信号ＱＮをハイレベルのまま維持する。また、プリチャージ型コンパレータ９２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低くない場合には、内部クロックＩＣＫの立ち上がりエッジに同期して、比較信号ＱＰをハイレベルのまま維持するとともに比較信号ＱＮをハイレベルからローレベルへ遷移させる。ラッチ回路９２２は、比較信号ＱＰ，ＱＮがそれぞれローレベルおよびハイレベルである場合には、ビット値ＤＢを“０（例えば、接地電圧）”に設定し、比較信号ＱＰ，ＱＮがそれぞれハイレベルおよびローレベルである場合には、ビット値ＤＢを“１（例えば、電源電圧）”に設定する。
　　〔内部クロックのローレベル期間Ｔ９２〕
　プリチャージ型コンパレータ９２１は、内部クロックＩＣＫの立ち下がりエッジに同期して、比較信号ＱＰ，ＱＮの両方をハイレベルに遷移させる。ラッチ回路９２２は、比較信号ＱＰ，ＱＮの両方がハイレベルである場合には、ビット値ＤＢを変化させずに保持する。制御部９１１は、内部クロックＩＣＫの第ｉ番目（ｉ＝１～３）のローレベル期間Ｔ９２においてビット値ＤＢが“０”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１～Ｖ４のうち第ｉ＋１番目の制御電圧（以下、制御電圧Ｖ（ｉ＋１）と表記）をローレベルからハイレベルへ切り替える。また、制御部９１１は、内部クロックＩＣＫの第ｉ番目のローレベル期間Ｔ９２においてビット値ＤＢが“１”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１～Ｖ４のうち第ｉ番目の制御電圧（以下、制御電圧Ｖｉと表記）をハイレベルからローレベルへ切り替えるとともに制御電圧Ｖ（ｉ＋１）をローレベルからハイレベルへ切り替える。これにより、容量９０１～９０４に蓄積された電荷が再分配され、アナログ電圧Ｖｓが基準電圧ＶＲＥＦに近づく。
　以上のように、内部クロックＩＣＫのハイレベル期間Ｔ９１では、差動型ラッチドコンパレータ９２によって比較処理が実行され、内部クロックＩＣＫのローレベル期間Ｔ９２では、容量ＤＡ変換器９１によって電荷再分配処理が実行される。したがって、内部クロックＩＣＫのハイレベル期間において比較時間（比較処理に必要な時間、例えば、コンパレータ遅延時間など）を確保するとともに、内部クロックＩＣＫのローレベル期間Ｔ９２において電荷再分配時間（電荷再分配処理に必要な時間、例えば、制御部９１１における制御ロジックによる遅延時間や電荷再分配のセトリング時間など）を確保することが重要となる。
　従来では、サンプリングクロックＳＣＫおよび内部クロックＩＣＫは、サンプリングクロックＳＣＫおよび内部クロックＩＣＫの周波数よりも高い周波数を有する高速クロックに基づいて生成される。また、ＰＶＴばらつき（製造ばらつき，電源電圧ばらつき，温度ばらつき）によって比較時間および電荷再分配時間が変動してしまう可能性があるので、比較時間および電荷再分配時間のワーストケースを考慮してサンプリングクロックＳＣＫおよび内部クロックＩＣＫの各々のハイレベル期間およびローレベル期間が設定される。そのため、サンプリングクロックＳＣＫおよび内部クロックＩＣＫの高速化が困難であった。
　なお、非特許文献２には、逐次比較型ＡＤ変換器のコンパレータを含む発振回路によって内部クロックを生成することにより、コンパレータ遅延時間の変動に応じて内部クロックのハイレベル期間を変化させることが記載されている。この文献によれば、内部クロックのハイレベル期間において比較処理時間を確保でき、コンパレータ遅延時間のワーストケースを考慮して内部クロックのハイレベル期間を設定する場合よりも内部クロックを高速化できる。
Michiel van Elzakker, et al., "A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC" in IEEE ISSCC Dig. Tech. Papers, Feb. 2008, pp. 244-245. Shuo-Wei Michael Chen, et al., "A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-um CMOS" IEEE J. Solid-State Circuits, VOL.41, NO.12, pp.2669-2680, DECEMBER 2006.
　しかしながら、非特許文献２の技術では、内部クロックのハイレベル期間において比較処理が完了するように内部クロックのハイレベル期間を確保できたとしても、内部クロックのローレベル期間を適切に確保することができない場合がある。例えば、ＰＶＴばらつきによって発振回路の自励周期が変動すると、内部クロックのハイレベル期間だけでなく内部クロックのローレベル期間も変動してしまう。仮に、内部クロックのローレベル期間が長くなり過ぎた場合には、サンプリングクロックのローレベル期間内に内部クロックのパルス（ハイレベル期間）が収まらなくなり、その結果、逐次比較型ＡＤ変換器の誤作動を招いてしまう可能性がある。また、内部クロックのローレベル期間が電荷再分配時間よりも短くなった場合には、内部クロックのローレベル期間内に電荷再分配処理を完了できなくなる可能性がある。
　この発明の１つの局面に従うと、クロック生成回路は、電圧レベルが互いに相補的に変化する第１および第２のアナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって第１および第２の容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、上記サンプリングクロックを生成するサンプリングクロック生成部と、上記内部クロックを生成する内部クロック生成部と、遅延制御部とを備え、上記サンプリングクロックが第１の電圧レベルである期間において、上記第１および第２の容量ＤＡ変換器は、上記第１および第２のアナログ信号の信号レベルに応じた電荷をそれぞれ蓄積してその第１および第２のアナログ信号の信号レベルに応じた第１および第２のアナログ電圧をそれぞれサンプリングし、上記内部クロックが第１の電圧レベルである期間において、上記差動型ラッチドコンパレータは、上記第１および第２のアナログ電圧の高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに上記第１および第２の比較信号に応じたビット値を上記デジタル信号として出力し、上記内部クロックが第２の電圧レベルである期間において、上記差動型ラッチドコンパレータは、上記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに上記ビット値を維持し、上記第１および第２の容量ＤＡ変換器は、それぞれ、上記第１および第２のアナログ電圧が互いに近づくように上記ビット値に応じてその第１および第２の容量ＤＡ変換器に蓄積された電荷を制御し、上記サンプリングクロック生成部は、上記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、上記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、上記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記内部クロック生成部は、上記サンプリングクロックが第１の電圧レベルである期間において、上記内部クロックを第２の電圧レベルに維持し、上記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、上記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記遅延制御部は、上記基準クロックの周期に対する上記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、上記内部クロック生成部における上記可変遅延時間を制御する。
　上記クロック生成回路では、内部クロックのｎ個の第１の電圧レベル期間（内部クロックが第１の電圧レベルである期間）の各々には、差動型ラッチドコンパレータの遅延時間が含まれているので、内部クロックのｎ個の第１の電圧レベル期間の各々において比較時間（差動型ラッチドコンパレータによる比較処理に必要な時間）を確保できる。
　また、基準クロックの周期に対するサンプリングクロックの第１の電圧レベル期間（サンプリングクロックが第１の電圧レベルである期間）の割合が予め定められた割合に近づくように、内部クロック生成部における可変遅延時間を制御することにより、サンプリングクロックの第１の電圧レベル期間を確保できるとともに、内部クロックのｎ個の第１の電圧レベル期間をサンプリングクロックの第２の電圧レベル期間（サンプリングクロックが第２の電圧レベルである期間）内に収めることができる。
　さらに、サンプリングクロックの第２の電圧レベル期間から内部クロックのｎ個の第１の電圧レベル期間を減算して得られる残り期間を、内部クロックの（ｎ－１）個の第２の電圧レベル期間（内部クロックが第２の電圧レベルである期間）としてほぼ均等に配分でき、内部クロックの（ｎ－１）個の第２の電圧レベル期間の各々において電荷再分配時間（容量ＤＡ変換器による電荷再分配処理に必要な時間）を確保し易くできる。
　なお、上記内部クロック生成部は、上記第１および第２の比較信号が互いに異なる電圧レベルである場合には、第１の内部信号を第１の電圧レベルに設定し、上記第１および第２の比較信号が互いに同一の電圧レベルである場合には、上記第１の内部信号を第２の電圧レベルに設定する第１の論理回路と、上記第１の内部信号の第１の電圧レベルから第２の電圧レベルへの遷移に上記可変遅延時間を付加して第２の内部信号として出力する可変遅延器と、上記サンプリングクロックおよび上記第２の内部信号の両方が第２の電圧レベルである場合には、上記内部クロックを第１の電圧レベルに設定し、上記サンプリングクロックおよび上記第２の内部信号のうち少なくとも一方が第１の電圧レベルである場合には、上記内部クロックを第２の電圧レベルに設定する第２の論理回路とを含んでいても良い。
　なお、上記遅延制御部は、上記サンプリングクロックの第１の電圧レベルに対する制御電圧の電圧レベルの割合が上記予め定められた割合になるように、上記制御電圧を生成する電圧生成部と、上記サンプリングクロックのＤＣレベルが上記制御電圧の電圧レベルに近づくように、上記内部クロック生成部における上記可変遅延時間を制御する割合制御部とを含んでいても良い。
　なお、上記サンプリングクロック生成部は、上記サンプリングクロックが第２の電圧レベルである期間において、上記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移回数をカウントし、上記遷移回数が上記ｎに到達すると上記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させるカウンタと、上記基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、上記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させるカウンタ制御部とを含んでいても良い。
　なお、上記予め定められた割合は、可変制御可能であっても良い。このように構成することにより、サンプリングクロックが第１の電圧レベルである期間を調整できる。例えば、逐次比較型ＡＤ変換器の仕様（サンプリング処理におけるセトリング時間など）に応じてサンプリングクロックの第１の電圧レベル期間を設定できる。
　なお、上記ｎは、可変制御可能であっても良い。このように構成することにより、内部クロックのパルス数（第１の電圧レベル期間の個数）を調整できる。例えば、逐次比較型ＡＤ変換器の仕様（ビット数など）に応じて内部クロックのパルス数を設定できる。
　この発明のもう１つの局面に従うと、クロック生成回路は、アナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、上記サンプリングクロックを生成するサンプリングクロック生成部と、上記内部クロックを生成する内部クロック生成部と、遅延制御部とを備え、上記サンプリングクロックが第１の電圧レベルである期間において、上記容量ＤＡ変換器は、上記アナログ信号の信号レベルに応じた電荷を蓄積してそのアナログ信号の信号レベルに応じたアナログ電圧をサンプリングし、上記内部クロックが第１の電圧レベルである期間において、上記差動型ラッチドコンパレータは、基準電圧と上記アナログ電圧との高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに上記第１および第２の比較信号に応じたビット値を上記デジタル信号として出力し、上記内部クロックが第２の電圧レベルである期間において、上記差動型ラッチドコンパレータは、上記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに上記ビット値を維持し、上記容量ＤＡ変換器は、上記アナログ電圧が上記基準電圧に近づくように上記ビット値に応じてその容量ＤＡ変換器に蓄積された電荷を制御し、上記サンプリングクロック生成部は、上記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、上記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、上記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記内部クロック生成部は、上記サンプリングクロックが第１の電圧レベルである期間において、上記内部クロックを第２の電圧レベルに維持し、上記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、上記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記遅延制御部は、上記基準クロックの周期に対する上記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、上記内部クロック生成部における上記可変遅延時間を制御する。
　上記クロック生成回路では、内部クロックのｎ個の第１の電圧レベル期間の各々において比較時間を確保できる。また、サンプリングクロックの第１の電圧レベル期間を確保できるとともに、内部クロックのｎ個の第１の電圧レベル期間をサンプリングクロックの第２の電圧レベル期間内に収めることができる。さらに、サンプリングクロックの第２の電圧レベル期間から内部クロックのｎ個の第１の電圧レベル期間を減算して得られる残り期間を、内部クロックの（ｎ－１）個の第２の電圧レベル期間としてほぼ均等に配分でき、内部クロックの（ｎ－１）個の第２の電圧レベル期間の各々において電荷再分配時間を確保し易くできる。
　以上のように、内部クロックのｎ個の第１の電圧レベル期間の各々において比較時間を確保できる。また、サンプリングクロックの第１の電圧レベル期間を確保できるとともに、内部クロックのｎ個の第１の電圧レベル期間をサンプリングクロックの第２の電圧レベル期間内に収めることができる。さらに、サンプリングクロックの第２の電圧レベル期間から内部クロックのｎ個の第１の電圧レベル期間を減算して得られる残り期間を、内部クロックの（ｎ－１）個の第２の電圧レベル期間としてほぼ均等に配分でき、内部クロックの（ｎ－１）個の第２の電圧レベル期間の各々において電荷再分配時間を確保し易くできる。
逐次比較型ＡＤ変換器用クロック生成回路の構成例を示す図。 逐次比較型ＡＤ変換器の動作について説明するための図。 差動型ラッチドコンパレータの構成例を示す図。 サンプリングクロック生成部の構成例を示す図。 サンプリングクロック生成部の動作について説明するための図。 可変遅延器の構成例を示す図。 内部クロック生成部の動作について説明するための図。 遅延制御部の構成例を示す図。 遅延制御部の動作について説明するための図。 遅延制御部の動作について説明するための図。 サンプリングクロック生成部の変形例について説明するための図。 図１１に示したサンプリングクロック生成部の動作について説明するための図。 差動型の逐次比較型ＡＤ変換器について説明するための図。 差動型の逐次比較型ＡＤ変換器の動作について説明するための図。 逐次比較型ＡＤ変換器の構成例を示す図。 サンプリングクロックおよび内部クロックについて説明するための図。
　以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　図１は、逐次比較型ＡＤ変換器用クロック生成回路１０の構成例を示す。クロック生成回路１０は、逐次比較型ＡＤ変換器２０に利用されるサンプリングクロックＳＣＫおよび内部クロックＩＣＫを生成する。
　（逐次比較型ＡＤ変換器）
　ここで、クロック生成回路１０の説明の前に、逐次比較型ＡＤ変換器２０について説明する。逐次比較型ＡＤ変換器２０は、アナログ信号Ｖｉｎをｎビット（ここでは、ｎ＝４）のデジタル信号に変換するものであり、容量ＤＡ変換器２１と、差動型ラッチドコンパレータ２２とを備える。サンプリングＳＣＫのハイレベル期間において、容量ＤＡ変換器２１は、アナログ信号Ｖｉｎの信号レベルに応じた電荷を蓄積してアナログ信号Ｖｉｎの信号レベルに応じたアナログ電圧Ｖｓをサンプリングする。内部クロックＩＣＫのハイレベル期間において、差動型ラッチドコンパレータ２２は、アナログ電圧Ｖｓと基準電圧ＶＲＥＦとの高低関係に応じて比較信号ＱＰ，ＱＮを互いに異なる電圧レベルへ遷移させるとともに、比較信号ＱＰ，ＱＮに応じたビット値ＤＢをデジタル信号として出力する。内部クロックＩＣＫのローレベル期間において、差動型ラッチドコンパレータ２２は、比較信号ＱＰ，ＱＮを互いに同一の電圧レベルに遷移させるとともにビット値ＤＢを維持する。容量ＤＡ変換器２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦに近づくように、ビット値ＤＢに応じて容量ＤＡ変換器２１に蓄積された電荷を制御する。
　例えば、容量ＤＡ変換器２１は、サンプリングスイッチＳＷと、複数（ここでは、４個）の容量２０１～２０４と、制御部２１１とを含み、差動型ラッチドコンパレータ２２は、プリチャージ型コンパレータ２２１と、ラッチ回路２２２とを含む。ここでは、容量２０１～２０４の容量値は、バイナリに重み付けされている。例えば、容量２０４の容量値をＣ０とすると、容量２０３，２０２，２０１の容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０となる。容量２０１～２０４の一端は、サンプリングノードＮｓに接続され、容量２０１～２０４の他端には、制御電圧Ｖ１～Ｖ４がそれぞれ供給される。
　次に、図２を参照して、逐次比較型ＡＤ変換器２０の動作について説明する。
　　　《サンプリングクロックのハイレベル期間Ｔｓ》
　制御部２１１は、サンプリングクロックＳＣＫのハイレベル期間において、制御電圧Ｖ１をハイレベル（例えば、電源電圧Ｖｄｄ）に初期化するとともに制御電圧Ｖ２～Ｖ４をローレベル（例えば、接地電圧Ｖｓｓ）に初期化する。サンプリングスイッチＳＷは、サンプリングクロックＳＣＫの立ち上がりエッジに同期してオフ状態からオン状態へ切り替わり、サンプリングクロックＳＣＫの立ち下がりエッジに同期してオン状態からオフ状態へ切り替わる。これにより、アナログ信号Ｖｉｎの信号レベルに応じた電荷が容量２０１～２０４に蓄積され、図２のように、サンプリングクロックＳＣＫのハイレベル期間Ｔｓにおいて、アナログ信号Ｖｉｎの信号レベルに応じたアナログ電圧ＶｓがサンプリングノードＮｓにサンプリングされる。
　　　《内部クロックのハイレベル期間Ｔ１》
　プリチャージ型コンパレータ２２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低い場合には、内部クロックＩＣＫの立ち上がりエッジ（図２では、内部クロックＩＣＫの第２番目の立ち上がりエッジ）に同期して、比較信号ＱＰをハイレベル（例えば、電源電圧Ｖｄｄ）からローレベル（例えば、接地電圧Ｖｓｓ）へ遷移させるとともに比較信号ＱＮをハイレベルのまま維持する。また、プリチャージ型コンパレータ２２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低くない場合には、内部クロックＩＣＫの立ち上がりエッジ（図２では、内部クロックＩＣＫの第１番目，第３番目，第４番目の立ち上がりエッジ）に同期して、比較信号ＱＰをハイレベルのまま維持するとともに比較信号ＱＮをハイレベルからローレベルへ遷移させる。ラッチ回路２２２は、比較信号ＱＰ，ＱＮがそれぞれローレベルおよびハイレベルである場合には、ビット値ＤＢを“０（例えば、接地電圧Ｖｓｓ）”に設定し、比較信号ＱＰ，ＱＮがそれぞれハイレベルおよびローレベルである場合には、ビット値ＤＢを“１（例えば、電源電圧Ｖｄｄ）”に設定する。例えば、図２では、内部クロックＩＣＫの第１番目のハイレベル期間Ｔ１において比較信号ＱＰ，ＱＮがそれぞれハイレベルおよびローレベルに遷移すると、ビット値ＤＢは“１”に設定される。これにより、第１番目のビット値ＤＢ１（ＭＳＢ：最上位ビット値）が“１”に決定されたことになる。このようにして、内部クロックＩＣＫの第１番目～第４番目のハイレベル期間Ｔ１においてビット値ＤＢ１～ＤＢ４がそれぞれ決定される。
　　　《内部クロックのローレベル期間Ｔ２》
　プリチャージ型コンパレータ２２１は、内部クロックＩＣＫの立ち下がりエッジに同期して、比較信号ＱＰ，ＱＮの両方をハイレベルに遷移させる。ラッチ回路２２２は、比較信号ＱＰ，ＱＮの両方がハイレベルである場合には、ビット値ＤＢを変化させずに保持する。制御部２１１は、内部クロックＩＣＫの第ｉ番目（ここでは、ｉ＝１～３）のローレベル期間Ｔ２においてビット値ＤＢが“０”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１～Ｖ４のうち第ｉ＋１番目の制御電圧（以下、制御電圧Ｖ（ｉ＋１）と表記）をローレベルからハイレベルへ切り替える。また、制御部２１１は、内部クロックＩＣＫの第ｉ番目のローレベル期間Ｔ２においてビット値ＤＢが“１”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１～Ｖ４のうち第ｉ番目の制御電圧（以下、制御電圧Ｖｉと表記）をハイレベルからローレベルへ切り替えるとともに制御電圧Ｖ（ｉ＋１）をローレベルからハイレベルへ切り替える。例えば、制御部２１１は、内部クロックＩＣＫの第１番目のローレベル期間Ｔ２においてビット値ＤＢ１が“１”であるので、内部クロックＩＣＫの第１番目の立ち下がりエッジに同期して、制御電圧Ｖ１をハイレベルからローレベルへ切り替えるとともに制御電圧Ｖ２をローレベルからハイレベルへ切り替える。
　　〔プリチャージ型コンパレータ〕
　図３のように、プリチャージ型コンパレータ２２１は、電流源トランジスタＭＮ２０と、差動トランジスタＭＮ２１，ＭＮ２２と、ラッチトランジスタＭＮ２３，ＮＭ２４，ＭＰ２１，ＭＰ２２と、プリチャージトランジスタＭＰ３１～ＭＰ３４とを含んでいても良い。内部クロックＩＣＫがハイレベルからローレベルへ遷移すると、プリチャージトランジスタＭＰ３１～ＭＰ３４はオン状態になり、電流源トランジスタＭＮ２０はオフ状態になる。これにより、中間ノードＮ２１，Ｎ２２および出力ノードＮＱＰ，ＮＱＮにハイレベル電圧（例えば、電源電圧Ｖｄｄ）が供給され、出力ノードＮＱＰ，ＮＱＮの電圧（すなわち、比較信号ＱＰ，ＱＮ）は、ハイレベルに設定される。一方、内部クロックＩＣＫがローレベルからハイレベルへ遷移すると、プリチャージトランジスタＭＰ３１～ＭＰ３４はオフ状態になり、電流源トランジスタＭＮ２０はオン状態になる。これにより、アナログ電圧Ｖｓと基準電圧ＶＲＥＦの高低関係に応じて出力ノードＮＱＰ，ＮＱＮのいずれか一方の電圧がハイレベルからローレベルへ遷移する。
　なお、上記の説明および図２（以下の説明および図７，図１４についても同様）では、差動型ラッチドコンパレータ２２の動作を理解し易くするために、内部クロックＩＣＫの立ち上がりエッジに同期して比較信号ＱＰ，ＱＮのいずれか一方がハイレベルからローレベルへ遷移するものとして説明しているが、差動型ラッチドコンパレータ２２の動作について詳しく説明すると、次の通りである。まず、内部クロックＩＣＫがローレベルからハイレベルへ遷移すると、出力ノードＮＱＰ，ＮＱＮの電圧の両方がハイレベルからローレベルへ遷移し始める。出力ノードＮＱＰ，ＮＱＮの電圧のいずれか一方がラッチトランジスタＭＮ２３，ＭＮ２４，ＭＰ２１，ＭＰ２２の閾値レベルに到達すると、ラッチトランジスタＭＮ２３，ＭＮ２４，ＭＰ２１，ＭＰ２２によって正帰還動作が開始され、出力ノードＮＱＰ，ＮＱＮの電圧のうち高い方の電圧がハイレベルに戻るとともに低い方の電圧がローレベルに遷移する。出力ノードＮＱＰ，ＮＱＮの電圧のうち低い方の電圧がローレベルに到達すると、出力ノードＮＱＰ，ＮＱＮの電圧が安定する。また、アナログ電圧Ｖｓと基準電圧ＶＲＥＦとの電圧差が小さくなるほど、正帰還動作が開始されるまでの時間が長くなる。すなわち、コンパレータ遅延時間（内部クロックＩＣＫがローレベルからハイレベルへ遷移してから比較信号ＱＰ，ＱＮが安定するまでの時間）が長くなる。
　（クロック生成回路）
　次に、図１に示したクロック生成回路１０について説明する。クロック生成回路１０は、サンプリングクロックＳＣＫを生成するサンプリングクロック生成部１１と、内部クロックＩＣＫを生成する内部クロック生成部１２と、遅延制御部１３とを備える。
　　〔サンプリングクロック生成部〕
　サンプリングクロック生成部１１は、基準クロックＲＣＫ（逐次比較型ＡＤ変換器２０のサンプリング周期を規定するクロック）がローレベルからハイレベルへ遷移すると、サンプリングクロックＳＣＫをハイレベルからローレベルへ遷移させる。また、サンプリングクロック生成部１１は、サンプリングクロックＳＣＫがローレベルである期間において、内部クロックＩＣＫのハイレベルからローレベルへの遷移がｎ回（ここでは、ｎ＝４）発生すると、サンプリングクロックＳＣＫをローレベルからハイレベルへ遷移させる。例えば、図４のように、サンプリングクロック生成部１１は、カウンタ１１１と、カウンタ制御部１１２とを含む。
　カウンタ１１１は、サンプリングクロックＳＣＫがローレベルである期間において、内部クロックＩＣＫのハイレベルからローレベルへの遷移回数をカウントし、遷移回数がｎ回（ここでは、ｎ＝４）に到達すると、サンプリングクロックＳＣＫをローレベルからハイレベルへ遷移させる。例えば、カウンタ１１１は、インバータＩＮＶ１，ＩＮＶ２と、縦続接続されたｎ個（ここでは、４個）のフリップフロップＦＦ１～ＦＦ３，ＦＦＳとを含む。インバータＩＮＶ１は、サンプリングクロックＳＣＫの反転信号をフリップフロップＦＦ１～ＦＦ３のリセット端子に供給する。インバータＩＮＶ２は、内部クロックＩＣＫの反転信号をフリップフロップＦＦ１～ＦＦ３，ＦＦＳのクロック端子に供給する。フリップフロップＦＦ１～ＦＦ３，ＦＦＳは、それぞれ、内部クロックＩＣＫの反転信号の立ち上がりエッジ（すなわち、内部クロックＩＣＫの立ち下がりエッジ）に同期して、電源電圧Ｖｄｄ（または、前段のフリップフロップの出力）を取り込んで保持する。フリップフロップＦＦＳの出力信号は、サンプリングクロックＳＣＫとして供給される。
　カウンタ制御部１１２は、基準クロックＲＣＫがローレベルからハイレベルへ遷移すると、サンプリングクロックＳＣＫをハイレベルからローレベルへ遷移させる。例えば、カウンタ制御部１１２は、エッジ検出部ＥＤと、インバータＩＮＶ３とを含む。エッジ検出部ＥＤは、基準クロックＲＣＫの立ち上がりエッジを検出すると検出パルスＲＥを出力する。インバータＩＮＶ３は、検出パルスＥＤの反転信号をフリップフロップＦＦＳのリセット端子に供給する。
　　〔サンプリングクロック生成部の動作〕
　次に、図５を参照して、サンプリングクロック生成部１１の動作について説明する。
　基準クロックＲＣＫがローレベルからハイレベルへ遷移すると、エッジ検出部ＥＤは、検出パルスＲＥを出力する。これにより、フリップフロップＦＦＳがリセットされ、フリップフロップＦＦＳの出力信号（サンプリングクロックＳＣＫ）は、ハイレベルからローレベルへ遷移する。
　サンプリングクロックＳＣＫがハイレベルからローレベルに遷移すると、フリップフロップＦＦ１～ＦＦ３のリセットが解除される。これにより、フリップフロップＦＦ１，ＦＦ２，ＦＦ３は、それぞれ、内部クロックＩＣＫの第１番目，第２番目，第３番目の立ち下がりエッジに同期して、出力信号Ｐ１，Ｐ２，Ｐ３をローレベルからハイレベルへ遷移させる。
　次に、フリップフロップＦＦＳは、内部クロックＩＣＫの第４番目の立ち下がりエッジに同期して、フリップフロップＦＦ３の出力信号Ｐ３を取り込む。これにより、フリップフロップＦＦＳの出力信号（サンプリングクロックＳＣＫ）は、ローレベルからハイレベルへ遷移する。また、フリップフロップＦＦ１～ＦＦ３がリセットされ、出力信号Ｐ１～Ｐ３は、ハイレベルからローレベルへ遷移する。
　　〔内部クロック生成部〕
　内部クロック生成部１２は、サンプリングクロックＳＣＫがハイレベルである期間において、内部クロックＩＣＫをローレベルに維持する。また、内部クロック生成部１２は、サンプリングクロックＳＣＫがハイレベルからローレベルへ遷移すると、内部クロックＩＣＫをローレベルからハイレベルへ遷移させる。さらに、内部クロック生成部１２は、サンプリングクロックＳＣＫがローレベルである期間において、比較信号ＱＰ，ＱＮが互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、内部クロックＩＣＫをハイレベルからローレベルへ遷移させ、比較信号ＱＰ，ＱＮが互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、内部クロックＩＣＫをローレベルからハイレベルへ遷移させる。例えば、図１のように、内部クロック生成部１２は、ＮＡＮＤ回路１２１（第１の論理回路）と、可変遅延器１２２と、ＮＯＲ回路１２３（第２の論理回路）とを含む。
　ＮＡＮＤ回路１２１は、比較信号ＱＰ，ＱＮが互いに異なる電圧レベルである場合には、内部信号Ｓ１をハイレベルに設定し、比較信号ＱＰ，ＱＮが互いに同一の電圧レベル（ここでは、ハイレベル）である場合には、内部信号Ｓ１をローレベルに設定する。
　可変遅延器１２２は、内部信号Ｓ１のハイレベルからローレベルへの遷移に可変遅延時間を付加して内部信号Ｓ２として出力する。可変遅延器１２２の可変遅延時間は、遅延制御信号ＳＳＳによって制御される。例えば、図６のように、可変遅延器１２２は、インバータＩＮＶ４と、直列接続されたｐＭＯＳトランジスタＭＰ１およびｎＭＯＳトランジスタＭＮＣ，ＭＮ１と、インバータＩＮＶ５と、ｎＭＯＳトランジスタＭＮ２と、インバータＩＮＶ６とを含む。この構成では、遅延制御信号ＳＳＳの信号レベルが低いほど、内部信号Ｓ１２の立ち下がり遅延時間が長くなる（すなわち、可変遅延時間が長くなる）。
　ＮＯＲ回路１２３は、サンプリングクロックＳＣＫおよび内部信号Ｓ２の両方がローレベルである場合には、内部クロックＩＣＫをハイレベルに設定し、サンプリングクロックＳＣＫおよび内部信号Ｓ２のうち少なくとも一方がハイレベルである場合には、内部クロックＩＣＫをローレベルに設定する。
　　〔内部クロック生成部の動作〕
　次に、図７を参照して、内部クロック生成部１２の動作について説明する。
　サンプリングクロックＳＣＫがハイレベルである期間において、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルに維持される。また、比較信号ＱＰ，ＱＮは、ハイレベルのまま維持され、ＮＡＮＤ回路１２１の出力信号（内部信号Ｓ１）および可変遅延器１２２の出力信号（内部信号Ｓ２）は、ローレベルのまま維持される。
　サンプリングクロックＳＣＫがハイレベルからローレベルへ遷移すると、サンプリングクロックＳＣＫおよび内部信号Ｓ２の両方がローレベルになり、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルからハイレベルへ遷移する。
　内部クロックＩＣＫがローレベルからハイレベルへ遷移すると、差動型ラッチドコンパレータ２２は、アナログ電圧Ｖｓと基準電圧ＶＲＥＦとの高低関係に応じて比較信号ＱＰ，ＱＮを互いに同一の電圧レベルから互いに異なる電圧レベルに遷移させる。比較信号ＱＰ，ＱＮが互いに異なる電圧レベルに遷移すると（コンパレータ遅延時間ＴＣが経過すると）、ＮＡＮＤ回路１２１の出力信号（内部信号Ｓ１）は、ローレベルからハイレベルへ遷移する。これにより、内部信号Ｓ１１，Ｓ１２，Ｓ１３が順番に遷移し、可変遅延器１２２の出力信号（内部信号Ｓ２）は、ローレベルからハイレベルへ遷移し、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ハイレベルからローレベルへ遷移する。
　内部クロックＩＣＫがハイレベルからローレベルへ遷移すると、差動型ラッチドコンパレータ２２は、比較信号ＱＰ，ＱＮを互いに異なる電圧レベルから互いに同一の電圧レベルに遷移させる。比較信号ＱＰ，ＱＮが互いに同一の電圧レベルに遷移すると、ＮＡＮＤ回路１２１の出力信号（内部信号Ｓ１）は、ハイレベルからローレベルへ遷移する。これにより、内部信号Ｓ１１，Ｓ１２，Ｓ１３が順番に遷移し、可変遅延器１２２の出力信号（内部信号Ｓ２）は、ハイレベルからローレベルへ遷移する。ここで、内部信号Ｓ２のハイレベルからローレベルへの遷移には、可変遅延時間ＴＤ（内部信号Ｓ１２の立ち下がり遅延時間）が付加されている。内部信号Ｓ２がハイレベルからローレベルへ遷移すると、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルからハイレベルへ遷移する。
　このように、サンプリングクロックＳＣＫのローレベル期間では、内部クロックＩＣＫがローレベルからハイレベルへ遷移した後に、コンパレータ遅延時間ＴＣを含む遅延時間が経過すると、内部クロックＩＣＫがハイレベルからローレベルへ遷移する。また、内部クロックＩＣＫがハイレベルからローレベルへ遷移した後に、可変遅延時間ＴＤを含む遅延時間が経過すると、内部クロックＩＣＫがローレベルからハイレベルへ遷移する。すなわち、内部クロックＩＣＫのハイレベル期間Ｔ１は、コンパレータ遅延時間ＴＣを含み、内部クロックＩＣＫのローレベル期間Ｔ２は、可変遅延時間ＴＤを含む。
　次に、サンプリングクロックＳＣＫのローレベル期間において、内部クロックＩＣＫの第ｎ番目（ここでは、ｎ＝４）の立ち下がりエッジが発生すると、サンプリングクロック生成部１１は、サンプリングクロックＳＣＫをローレベルからハイレベルへ遷移させる。これにより、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルのまま維持される。
　　〔遅延制御部〕
　遅延制御部１３は、基準クロックＲＣＫの周期Ｔｃｋに対するサンプリングクロックＳＣＫのハイレベル期間Ｔｓの割合（以下、期間割合Ｔｓ／Ｔｃｋと表記）が予め定められた割合（Ｘ％）に近づくように、内部クロック生成部１２における可変遅延時間を制御する。例えば、図８のように、遅延制御部１３は、電圧生成部１３１と、割合制御部１３２とを含む。
　電圧生成部１３１は、サンプリングクロックＳＣＫのハイレベル（ここでは、電源電圧Ｖｄｄ）に対する制御電圧ＶＣの電圧レベルの割合（以下、電圧割合ＶＣ／Ｖｄｄと表記）が予め定められた割合（Ｘ％）になるように、制御電圧ＶＣを生成する。例えば、電圧生成部１３１は、電源ノード（電源電圧Ｖｄｄが印加されるノード）と接地ノード（接地電圧Ｖｓｓが印加されるノード）との間に直列接続された抵抗素子Ｒ１，Ｒ２を含む。抵抗素子Ｒ１，Ｒ２による抵抗分割によって制御電圧ＶＣが生成される。なお、ここでは、抵抗素子Ｒ２の抵抗値は、制御信号ＣＴＲＬによって変更可能である。すなわち、制御信号ＣＴＲＬによって電圧割合ＶＣ／Ｖｄｄ（予め定められた割合（Ｘ％））を変更できる。
　割合制御部１３２は、サンプリングクロックＳＣＫのＤＣレベル（ここでは、中間電圧ＳＤＣ）が制御電圧ＶＣの電圧レベルに近づくように、遅延制御信号ＳＳＳ（内部クロック生成部１２における可変遅延時間を制御するための信号）の信号レベルを増減する。例えば、割合制御部１３２は、抵抗素子Ｒ３と、容量素子Ｃ１と、差動増幅器ＡＭＰとを含む。図８に示した構成では、差動増幅器ＡＭＰの反転入力端子（－）および非反転入力端子（＋）には、それぞれ、中間電圧ＳＤＣ（サンプリングクロックＳＣＫの累積平均電力に相当する電圧）および制御電圧ＶＣが供給される。また、差動増幅器ＡＭＰの反転入力端子および非反転入力端子は仮想短絡されているので、サンプリングクロックＳＣＫのハイレベル期間において容量Ｃ１に充電される電荷量（充電電荷量）とサンプリングクロックＳＣＫのローレベル期間において容量Ｃ１から放電される電荷量（放電電荷量）とが互いに等しくなるように、遅延制御信号ＳＳＳの信号レベルが制御される。
　ここで、充電電荷量を“Ｑ１”とし、放電電荷量を“Ｑ２”とすると、
　　Ｑ１＝Ｔｓ×（Ｖｄｄ－ＶＣ）／Ｒ３ …［式１］
　　Ｑ２＝（Ｔｃｋ－Ｔｓ）×ＶＣ／Ｒ３ …［式２］
と表現できる。また、Ｑ１＝Ｑ２となるように、遅延制御信号ＳＳＳの信号レベルが制御されるので、
　　Ｔｓ×（Ｖｄｄ－ＶＣ）／Ｒ３＝（Ｔｃｋ－Ｔｓ）×ＶＣ／Ｒ３ …［式３］
と表現でき、［式３］を整理すると、
　　Ｔｓ／Ｔｃｋ＝ＶＣ／Ｖｄｄ …［式４］
が得られる。
　［式４］より、期間割合Ｔｓ／Ｔｃｋは、電圧割合ＶＣ／Ｖｄｄに対応していることがわかる。したがって、中間電圧ＳＤＣのＤＣレベル（すなわち、サンプリングクロックＳＣＫのＤＣレベル）が制御電圧ＶＣの電圧レベルに近づくように、遅延制御信号ＳＳＳの信号レベルを増減することにより、図９のように、期間割合Ｔｓ／Ｔｃｋを電圧割合ＶＣ／Ｖｄｄ（予め定められた割合（Ｘ％））に近づけることができる。例えば、期間割合Ｔｓ／Ｔｃｋが電圧割合ＶＣ／Ｖｄｄよりも大きい場合、中間電圧ＳＤＣのＤＣレベルは、制御電圧ＶＣの電圧レベルよりも高くなる。この場合、割合制御部１３２は、遅延制御信号ＳＳＳの信号レベルを低くする。これにより、内部クロック生成部１２における可変遅延時間ＴＤが長くなって、内部クロックＩＣＫのローレベル期間Ｔ２が長くなる。その結果、サンプリングクロックＳＣＫのハイレベル期間Ｔｓが短くなって、期間割合Ｔｓ／Ｔｃｋが小さくなる。
　なお、差動増幅器ＡＭＰが理想的な増幅特性を有する場合（例えば、差動増幅器ＡＭＰのゲインが無限である場合）、中間電圧ＳＤＣの電圧レベルは、制御電圧ＶＣの電圧レベルで安定する。すなわち、中間電圧ＳＤＣは、制御電圧ＶＣに完全一致する。一方、差動増幅器ＡＭＰが理想的な増幅特性を有さない場合（例えば、差動増幅器ＡＭＰのゲインが有限である場合）、中間電圧ＳＤＣの波形は、図９のように、制御電圧ＶＣの電圧レベルをＤＣレベルとした三角波形となる。
　以上のように、内部クロックＩＣＫのｎ個のハイレベル期間の各々には、コンパレータ遅延時間ＴＣが含まれているので、内部クロックＩＣＫのｎ個のハイレベル期間Ｔ１の各々において比較時間（差動型ラッチドコンパレータ２２による比較処理に必要な時間）を確保できる。
　また、期間割合Ｔｓ／Ｔｃｋが予め定められた割合（Ｘ％）に近づくように、可変遅延時間ＴＤを制御することにより、サンプリングクロックＳＣＫのハイレベル期間Ｔｓを確保できるとともに、内部クロックＩＣＫのｎ個のハイレベル期間Ｔ１をサンプリングクロックＳＣＫのローレベル期間内に収めることができる。
　さらに、サンプリングクロックＳＣＫのローレベル期間から内部クロックＩＣＫのｎ個のハイレベル期間Ｔ１を減算して得られる残り期間（Ｔｃｋ－Ｔｓ－ｎ×Ｔ１）を、内部クロックＩＣＫの（ｎ－１）個のローレベル期間Ｔ２としてほぼ均等に配分できる。これにより、内部クロックＩＣＫの（ｎ－１）個のローレベル期間Ｔ２の各々において電荷再分配時間（容量ＤＡ変換器２１による電荷再分配処理に必要な時間）を確保し易くできる。
　（割合制御）
　また、図１０のように、制御信号ＣＴＲＬによって電圧割合ＶＣ／Ｖｄｄ（すなわち、予め定められた割合（Ｘ％））を変更することにより、期間割合Ｔｓ／Ｔｃｋを変更できる。すなわち、サンプリングクロックＳＣＫのハイレベル期間Ｔｓを調整できる。これにより、逐次比較型ＡＤ変換器２０の仕様（例えば、サンプリング処理におけるセトリング時間など）に応じてサンプリングクロックＳＣＫのハイレベル期間Ｔｓを適切に設定できる。なお、予め定められた割合（Ｘ％）は、固定であっても良い。例えば、抵抗Ｒ２は、固定抵抗であっても良い。
　（サンプリングクロック生成部の変形例）
　また、クロック生成回路１０は、図１に示したサンプリングクロック生成部１１に代えて、図１１に示したサンプリングクロック生成部１１ａを備えていても良い。サンプリングクロック生成部１１ａは、図１に示したカウンタ１１１に代えて、可変カウンタ１１１ａを含む。可変カウンタ１１１ａは、インバータＩＮＶ１，ＩＮＶ２と、縦続接続されたｍ個のフリップフロップＦＦ１～ＦＦｍと、セレクタＳＥＬと、フリップフロップＦＦＳとを含む。インバータＩＮＶ１は、サンプリングクロックＳＣＫの反転信号をフリップフロップＦＦ１～ＦＦｍのリセット端子に供給する。インバータＩＮＶ２は、内部クロックＩＣＫの反転信号をフリップフロップＦＦ１～ＦＦｍ，ＦＦＳのクロック端子に供給する。フリップフロップＦＦ１～ＦＦｍは、内部クロックＩＣＫの反転信号の立ち上がりエッジ（すなわち、内部クロックＩＣＫの立ち下がりエッジ）に同期して、電源電圧Ｖｄｄ（または、前段のフリップフロップの出力信号）を取り込んで保持する。セレクタＳＥＬは、選択制御信号ＳＣＴＬに応答して、フリップフロップＦＦ１～ＦＦｍの出力信号Ｐ１～Ｐｍのいずれか１つを選択する。フリップフロップＦＦＳは、内部クロックＩＣＫの反転信号の立ち上がりエッジに同期して、出力信号Ｐ１～ＰｍのうちセレクタＳＥＬによって選択された出力信号を取り込んで保持する。
　例えば、セレクタＳＥＬによって第４番目の出力信号Ｐ４が選択された場合には、図１２Ａのように、内部クロックＩＣＫのパルス数（ハイレベル期間Ｔ１の個数）は“５個”となり、セレクタＳＥＬによって第３番目の出力信号Ｐ３が選択された場合には、図１２Ｂのように、内部クロックＩＣＫのパルス数は“４個”となる。
　以上のように、選択制御信号ＳＣＴＬによって内部クロックＩＣＫのパルス数を調整できる。これにより、逐次比較型ＡＤ変換器２０の仕様（例えば、逐次比較型ＡＤ変換器２０のビット数）に応じて内部クロックＩＣＫのパルス数を設定できる。
　（逐次比較型ＡＤ変換器の変形例）
　クロック生成回路１０は、図１３のような差動型の逐次比較型ＡＤ変換器２０ａにも適用可能である。図１３に示した逐次比較型ＡＤ変換器２０ａは、電圧レベルが互いに相補的に変化するアナログ信号Ｖｉｎｐ，Ｖｉｎｎの差電圧をｎビット（ここでは、ｎ＝４）のデジタル信号に変換するものであり、容量ＤＡ変換器２１Ｐ，２１Ｎと、差動型ラッチドコンパレータ２２とを備える。容量ＤＡ変換器２１Ｐ，２１Ｎは、図１に示した容量ＤＡ変換器２１と同様の構成を有する。容量ＤＡ変換器２１Ｐの制御部２１１は、ビット値ＤＢに応じて制御電圧Ｖ１～Ｖ４を制御し、容量ＤＡ変換器２１Ｎの制御部２１１は、ビット値ＤＢａ（ビット値ＤＢの反転値）に応じて制御電圧Ｖ１～Ｖ４を制御する。
　サンプリングクロックＳＣＫのハイレベル期間Ｔｓにおいて、容量ＤＡ変換器２１Ｐ，２１Ｎは、それぞれ、アナログ信号Ｖｉｎｐ，Ｖｉｎｎの信号レベルに応じた電荷を蓄積して、アナログ信号Ｖｉｎｐ，Ｖｉｎｎの信号レベルに応じたアナログ電圧Ｖｓｐ，Ｖｓｎをサンプリングする。内部クロックＩＣＫのハイレベル期間Ｔ１において、差動型ラッチドコンパレータ２２は、アナログ電圧Ｖｓｐ，Ｖｐｎの高低関係に応じて比較信号ＱＰ，ＱＮを互いに異なる電圧レベルに遷移させるとともに比較信号ＱＰ，ＱＮに応じたビット値ＤＢをデジタル信号として出力する。内部クロックＩＣＫのローレベル期間Ｔ２において、差動型ラッチドコンパレータ２２は、比較信号ＱＰ，ＱＮを互いに同一の電圧レベルに遷移させるとともにビット値ＤＢを維持する。容量ＤＡ変換器２１Ｐ，２１Ｎは、それぞれ、アナログ電圧Ｖｓｐ，Ｖｓｎが互いに近づくように、ビット値ＤＢ，ＤＢａに応じて容量ＤＡ変換器２１Ｐ，２１Ｎに蓄積された電荷を制御する（図１４参照）。
　なお、クロック生成回路１０は、図１や図１３に示した構成ではない他の構成を有する逐次比較型ＡＤ変換器にも適用可能である。
　以上説明したように、上述のクロック生成回路は、逐次比較型ＡＤ変換器用のクロック生成回路として有用である。
１０　　クロック生成回路
１１　　サンプリングクロック生成部
１２　　内部クロック生成部
１３　　遅延制御部
２０　　逐次比較型ＡＤ変換器
２１　　容量ＤＡ変換器
２２　　差動型ラッチドコンパレータ
１１１　　カウンタ
１１２　　カウンタ制御部
１２１　　ＮＡＮＤ回路
１２２　　可変遅延器
１２３　　ＮＯＲ回路
１３１　　電圧生成部
１３２　　割合制御部
１１ａ　　サンプリングクロック生成部
１１１ａ　　可変カウンタ
２０ａ　　逐次比較型ＡＤ変換器
２１ｐ，２１ｎ　　容量ＤＡ変換器

Claims (7)

  1. 　電圧レベルが互いに相補的に変化する第１および第２のアナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって第１および第２の容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、
    　前記サンプリングクロックを生成するサンプリングクロック生成部と、
    　前記内部クロックを生成する内部クロック生成部と、
    　遅延制御部とを備え、
    　前記サンプリングクロックが第１の電圧レベルである期間において、前記第１および第２の容量ＤＡ変換器は、前記第１および第２のアナログ信号の信号レベルに応じた電荷をそれぞれ蓄積して当該第１および第２のアナログ信号の信号レベルに応じた第１および第２のアナログ電圧をそれぞれサンプリングし、
    　前記内部クロックが第１の電圧レベルである期間において、前記差動型ラッチドコンパレータは、前記第１および第２のアナログ電圧の高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに前記第１および第２の比較信号に応じたビット値を前記デジタル信号として出力し、
    　前記内部クロックが第２の電圧レベルである期間において、前記差動型ラッチドコンパレータは、前記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに前記ビット値を維持し、前記第１および第２の容量ＤＡ変換器は、それぞれ、前記第１および第２のアナログ電圧が互いに近づくように前記ビット値に応じて当該第１および第２の容量ＤＡ変換器に蓄積された電荷を制御し、
    　前記サンプリングクロック生成部は、
    　　前記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、前記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、
    　　前記サンプリングクロックが第２の電圧レベルである期間において、前記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、前記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    　前記内部クロック生成部は、
    　　前記サンプリングクロックが第１の電圧レベルである期間において、前記内部クロックを第２の電圧レベルに維持し、
    　　前記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    　　前記サンプリングクロックが第２の電圧レベルである期間において、前記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、前記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、前記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    　前記遅延制御部は、前記基準クロックの周期に対する前記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、前記内部クロック生成部における前記可変遅延時間を制御する
    ことを特徴とするクロック生成回路。
  2. 　アナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、
    　前記サンプリングクロックを生成するサンプリングクロック生成部と、
    　前記内部クロックを生成する内部クロック生成部と、
    　遅延制御部とを備え、
    　前記サンプリングクロックが第１の電圧レベルである期間において、前記容量ＤＡ変換器は、前記アナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じたアナログ電圧をサンプリングし、
    　前記内部クロックが第１の電圧レベルである期間において、前記差動型ラッチドコンパレータは、基準電圧と前記アナログ電圧との高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに前記第１および第２の比較信号に応じたビット値を前記デジタル信号として出力し、
    　前記内部クロックが第２の電圧レベルである期間において、前記差動型ラッチドコンパレータは、前記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに前記ビット値を維持し、前記容量ＤＡ変換器は、前記アナログ電圧が前記基準電圧に近づくように前記ビット値に応じて当該容量ＤＡ変換器に蓄積された電荷を制御し、
    　前記サンプリングクロック生成部は、
    　　前記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、前記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、
    　　前記サンプリングクロックが第２の電圧レベルである期間において、前記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、前記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    　前記内部クロック生成部は、
    　　前記サンプリングクロックが第１の電圧レベルである期間において、前記内部クロックを第２の電圧レベルに維持し、
    　　前記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    　　前記サンプリングクロックが第２の電圧レベルである期間において、前記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、前記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、前記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    　前記遅延制御部は、前記基準クロックの周期に対する前記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、前記内部クロック生成部における前記可変遅延時間を制御する
    ことを特徴とするクロック生成回路。
  3. 　請求項１または２において、
    　前記内部クロック生成部は、
    　　前記第１および第２の比較信号が互いに異なる電圧レベルである場合には、第１の内部信号を第１の電圧レベルに設定し、前記第１および第２の比較信号が互いに同一の電圧レベルである場合には、前記第１の内部信号を第２の電圧レベルに設定する第１の論理回路と、
    　　前記第１の内部信号の第１の電圧レベルから第２の電圧レベルへの遷移に前記可変遅延時間を付加して第２の内部信号として出力する可変遅延器と、
    　　前記サンプリングクロックおよび前記第２の内部信号の両方が第２の電圧レベルである場合には、前記内部クロックを第１の電圧レベルに設定し、前記サンプリングクロックおよび前記第２の内部信号のうち少なくとも一方が第１の電圧レベルである場合には、前記内部クロックを第２の電圧レベルに設定する第２の論理回路とを含む
    ことを特徴とするクロック生成回路。
  4. 　請求項１～３のいずれか１項において、
    　前記遅延制御部は、
    　　前記サンプリングクロックの第１の電圧レベルに対する制御電圧の電圧レベルの割合が前記予め定められた割合になるように、前記制御電圧を生成する電圧生成部と、
    　　前記サンプリングクロックのＤＣレベルが前記制御電圧の電圧レベルに近づくように、前記内部クロック生成部における前記可変遅延時間を制御する割合制御部とを含む
    ことを特徴とするクロック生成回路。
  5. 　請求項１～４のいずれか１項において、
    　前記サンプリングクロック生成部は、
    　　前記サンプリングクロックが第２の電圧レベルである期間において、前記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移回数をカウントし、前記遷移回数が前記ｎに到達すると前記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させるカウンタと、
    　　前記基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、前記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させるカウンタ制御部とを含む
    ことを特徴とするクロック生成回路。
  6. 　請求項１～５のいずれか１項において、
    　前記予め定められた割合は、可変制御可能である
    ことを特徴とするクロック生成回路。
  7. 　請求項１～６のいずれか１項において、
    　前記ｎは、可変制御可能である
    ことを特徴とするクロック生成回路。
PCT/JP2010/006065 2010-03-29 2010-10-13 逐次比較型ａｄ変換器用クロック生成回路 WO2011121683A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201080065794XA CN102823140A (zh) 2010-03-29 2010-10-13 逐次逼近型ad变换器用时钟生成电路
US13/620,473 US20130009796A1 (en) 2010-03-29 2012-09-14 Clock generator circuit for successive approximatiom analog to-digital converter

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-075372 2010-03-29
JP2010075372A JP2011211371A (ja) 2010-03-29 2010-03-29 逐次比較型ａｄ変換器用クロック生成回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/620,473 Continuation US20130009796A1 (en) 2010-03-29 2012-09-14 Clock generator circuit for successive approximatiom analog to-digital converter

Publications (1)

Publication Number Publication Date
WO2011121683A1 true WO2011121683A1 (ja) 2011-10-06

Family

ID=44711480

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/006065 WO2011121683A1 (ja) 2010-03-29 2010-10-13 逐次比較型ａｄ変換器用クロック生成回路

Country Status (4)

Country Link
US (1) US20130009796A1 (ja)
JP (1) JP2011211371A (ja)
CN (1) CN102823140A (ja)
WO (1) WO2011121683A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053861A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体集積回路およびイメージセンサ
WO2014061117A1 (ja) * 2012-10-17 2014-04-24 ルネサスエレクトロニクス株式会社 Ａｄ変換器
EP2842230A1 (en) * 2012-04-26 2015-03-04 Marvell World Trade Ltd. Method and apparatus for analog-to-digital converter
CN107196658A (zh) * 2016-03-14 2017-09-22 创意电子股份有限公司 模拟数字转换器与数据转换方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866652B2 (en) 2013-03-07 2014-10-21 Analog Devices, Inc. Apparatus and method for reducing sampling circuit timing mismatch
US9197198B2 (en) 2013-10-29 2015-11-24 Qualcomm Incorporated Latch comparator circuits and methods
CN105874717B (zh) * 2014-01-15 2018-02-23 安娜卡敦设计公司 认知信号转换器
CN107113003B (zh) * 2014-10-23 2019-04-19 美国莱迪思半导体公司 基于逐次逼近寄存器的模数转换器
JP6488650B2 (ja) 2014-11-04 2019-03-27 株式会社ソシオネクスト クロック生成回路、逐次比較型ａｄ変換器および集積回路
EP3429097B1 (en) 2016-03-08 2021-11-17 Kuang-Chi Intelligent Photonic Technology Ltd. Optical noise removal circuit, optical receiver, and optical chip
CN107171734B (zh) * 2016-03-08 2020-03-06 深圳光启智能光子技术有限公司 用于光通信的光芯片
US9871529B1 (en) * 2017-02-06 2018-01-16 Huawei Technologies Co., Ltd. Asynchronous SAR ADC with conversion speed control feedback loop
US9755655B1 (en) * 2017-03-08 2017-09-05 Xilinx, Inc. Dynamic quantizers having multiple reset levels
US9906232B1 (en) * 2017-03-10 2018-02-27 Xilinx, Inc. Resolution programmable SAR ADC
JP6746546B2 (ja) * 2017-09-05 2020-08-26 株式会社東芝 アナログ／デジタル変換回路及び無線通信機
JP6970597B2 (ja) * 2017-11-27 2021-11-24 ローム株式会社 ラッチドコンパレータ
US10284188B1 (en) * 2017-12-29 2019-05-07 Texas Instruments Incorporated Delay based comparator
US10673452B1 (en) 2018-12-12 2020-06-02 Texas Instruments Incorporated Analog-to-digital converter with interpolation
US10673456B1 (en) 2018-12-31 2020-06-02 Texas Instruments Incorporated Conversion and folding circuit for delay-based analog-to-digital converter system
EP3998705B1 (en) 2020-09-18 2024-07-10 Changxin Memory Technologies, Inc. Delay circuit and delay structure
US11316526B1 (en) 2020-12-18 2022-04-26 Texas Instruments Incorporated Piecewise calibration for highly non-linear multi-stage analog-to-digital converter
US11387840B1 (en) 2020-12-21 2022-07-12 Texas Instruments Incorporated Delay folding system and method
US11309903B1 (en) 2020-12-23 2022-04-19 Texas Instruments Incorporated Sampling network with dynamic voltage detector for delay output
US11438001B2 (en) 2020-12-24 2022-09-06 Texas Instruments Incorporated Gain mismatch correction for voltage-to-delay preamplifier array
US11962318B2 (en) 2021-01-12 2024-04-16 Texas Instruments Incorporated Calibration scheme for a non-linear ADC
US11316525B1 (en) 2021-01-26 2022-04-26 Texas Instruments Incorporated Lookup-table-based analog-to-digital converter
US11881867B2 (en) 2021-02-01 2024-01-23 Texas Instruments Incorporated Calibration scheme for filling lookup table in an ADC
US12101096B2 (en) 2021-02-23 2024-09-24 Texas Instruments Incorporated Differential voltage-to-delay converter with improved CMRR
CN116346133A (zh) * 2021-12-23 2023-06-27 上海思立微电子科技有限公司 逐次逼近模数转换器和电子装置
CN114374377A (zh) 2022-01-11 2022-04-19 长鑫存储技术有限公司 延时电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837461A (ja) * 1994-07-22 1996-02-06 Matsushita Electric Ind Co Ltd Ａ／ｄ変換器
JP2000295106A (ja) * 1999-02-23 2000-10-20 Lucent Technol Inc アナログ信号をマルチビットデジタル表現に変換する方法およびアナログ／デジタルコンバータ
WO2008026440A1 (fr) * 2006-08-31 2008-03-06 Panasonic Corporation Convertisseur a/n

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471208A (en) * 1994-05-20 1995-11-28 David Sarnoff Research Center, Inc. Reference ladder auto-calibration circuit for an analog to digital converter
US7106237B1 (en) * 2004-04-01 2006-09-12 Stmicroelectronics S.R.L. Low consumption and low noise analog-digital converter of the SAR type and method of employing it
FR2907986B1 (fr) * 2006-10-26 2009-02-27 Atmel Nantes Sa Sa Convertisseur analogique/numerique a approximations successives,composant integre et procede de conversion correspondants.
US7737875B2 (en) * 2007-12-13 2010-06-15 Nxp B.V. Time interpolation flash ADC having automatic feedback calibration
TWI470939B (zh) * 2009-11-04 2015-01-21 Pixart Imaging Inc 類比至數位轉換器及其相關之校準比較器
US8446304B2 (en) * 2010-06-30 2013-05-21 University Of Limerick Digital background calibration system and method for successive approximation (SAR) analogue to digital converter
KR20120065806A (ko) * 2010-12-13 2012-06-21 한국전자통신연구원 아날로그 디지털 변환기
CN102545900B (zh) * 2010-12-20 2015-05-20 意法半导体研发（上海）有限公司 用于模数(a/d)转换的系统和方法
US8456340B2 (en) * 2011-04-13 2013-06-04 Analog Devices, Inc. Self-timed digital-to-analog converter
US8390490B2 (en) * 2011-05-12 2013-03-05 Texas Instruments Incorporated Compressive sensing analog-to-digital converters
US8552900B1 (en) * 2012-04-20 2013-10-08 Texas Instruments Incorporated System and method of clocking low sample rate analog to digital converters while minimizing linearity errors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837461A (ja) * 1994-07-22 1996-02-06 Matsushita Electric Ind Co Ltd Ａ／ｄ変換器
JP2000295106A (ja) * 1999-02-23 2000-10-20 Lucent Technol Inc アナログ信号をマルチビットデジタル表現に変換する方法およびアナログ／デジタルコンバータ
WO2008026440A1 (fr) * 2006-08-31 2008-03-06 Panasonic Corporation Convertisseur a/n

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2842230A1 (en) * 2012-04-26 2015-03-04 Marvell World Trade Ltd. Method and apparatus for analog-to-digital converter
JP2014053861A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体集積回路およびイメージセンサ
WO2014061117A1 (ja) * 2012-10-17 2014-04-24 ルネサスエレクトロニクス株式会社 Ａｄ変換器
US9258009B2 (en) 2012-10-17 2016-02-09 Renesas Electronics Corporation AD converter
JP5917710B2 (ja) * 2012-10-17 2016-05-18 ルネサスエレクトロニクス株式会社 Ａｄ変換器
CN107196658A (zh) * 2016-03-14 2017-09-22 创意电子股份有限公司 模拟数字转换器与数据转换方法
CN107196658B (zh) * 2016-03-14 2020-11-13 创意电子股份有限公司 模拟数字转换器与数据转换方法

Also Published As

Publication number Publication date
US20130009796A1 (en) 2013-01-10
CN102823140A (zh) 2012-12-12
JP2011211371A (ja) 2011-10-20

Similar Documents

Publication Publication Date Title
WO2011121683A1 (ja) 逐次比較型ａｄ変換器用クロック生成回路
JP5009919B2 (ja) Ａ／ｄ変換器
JP4855519B2 (ja) 電荷領域の逐次近似ａ／ｄ変換器
US8198921B2 (en) Dynamic comparator with background offset calibration
CN110545104B (zh) 实施异步时钟生成的电路和方法
JP5265782B2 (ja) 漸次接近法アナログデジタル変換のための装置及びその方法
EP2490336A1 (en) Tracking analog-to-digital converter (ADC) with a self-controlled variable clock
TWI548219B (zh) 波形產生電路
US20120319788A1 (en) Relaxation oscillator with low power consumption
JP2019516314A (ja) 時間インタリーブ型逐次比較アナログ−デジタル変換器のための非同期クロック生成
CN110235372B (zh) 一种具有降低回扫噪声的双倍数据速率时间内插量化器
JP4234543B2 (ja) Ａｄ変換器
Długosz et al. Flexible Architecture of Ultra‐Low‐Power Current‐Mode Interleaved Successive Approximation Analog‐to‐Digital Converter for Wireless Sensor Networks
JP2012244521A (ja) 比較器及びａｄ変換器
CN114157300A (zh) 双倍数据速率内插模数转换器
JP5210289B2 (ja) 逐次比較型ａ／ｄ変換器
JP3813435B2 (ja) 同期遅延制御回路
US20170194980A1 (en) Delay Element Circuit for Ring Oscillator and Stall Detection Utilized in Self-Clocked SAR ADC
JP2019097121A (ja) ラッチドコンパレータ
Xie et al. A 12bit 16MS/s Asynchronous SAR ADC with Speed-Enhanced Comparator and TSPC Latch
CN116192147A (zh) 模数转换器及其量化参考产生电路、电子设备
US20230163777A1 (en) Comparator and analog to digital converter
Kardonik A study of SAR ADC and implementation of 10-bit asynchronous design
CN112600556B (zh) 基于时钟控制的采样电路
US20210305994A1 (en) Analog-digital converter and semiconductor memory device having the same

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080065794.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10848865

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10848865

Country of ref document: EP

Kind code of ref document: A1