WO2014061117A1 - Ａｄ変換器 - Google Patents

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WO2014061117A1
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signal
comparator
output
converter
clock signal
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PCT/JP2012/076811
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English (en)
French (fr)
Inventor
和亮 出口
伊藤　正雄
Original Assignee
ルネサスエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/159—Applications of delay lines not covered by the preceding subgroups
    • H—ELECTRICITY
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    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
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    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/125—Asynchronous, i.e. free-running operation within each conversion cycle
    • H—ELECTRICITY
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    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type

Definitions

  • the present invention relates to an AD (Analog-to-Digital) converter, and is suitably used for, for example, an asynchronous successive approximation AD converter.
  • AD Analog-to-Digital
  • the successive approximation type AD converter typically converts an analog input signal into a binary digital value by a binary search method.
  • the successive approximation type AD converter is roughly classified into a synchronous type and an asynchronous type.
  • a sampling clock for determining a sampling period based on a clock supplied from the outside and a timing clock for controlling the operation of the comparator are generated.
  • the AD converter operates in synchronization with these clocks.
  • the synchronous AD converter requires a circuit for generating these clocks and a wiring for the clock, so that the current consumption is relatively increased and the circuit area is increased.
  • the asynchronous AD converter starts the comparison operation of the next cycle based on a signal indicating that the comparison operation is completed, and does not require the supply of a clock signal with a constant cycle.
  • This makes it possible to reduce power consumption and area compared to a synchronous AD converter for example, the literature “A 6-bit 600-MS / s 5.3-mW Asynchronous ADC in 0.13- ⁇ m by Chen et al.) CMOS ", IEEE Journal of Solid-State Circuits, Vol. 41, December 2006, p.2669-2680 (Non-Patent Document 1)).
  • Patent Document 1 discloses a comparison circuit configured to shorten the determination time. Specifically, when comparing the input signal and the reference signal, the comparison circuit of this document uses a first comparison value larger than the reference signal by a predetermined value and a second comparison smaller than the reference signal by a predetermined value. And value.
  • the comparison circuit includes a first comparator that generates a first determination signal according to a result of comparing the input signal and the first comparison value, and a result of comparing the input signal and the second comparison value. And a second comparator for generating a second determination signal.
  • the comparison circuit further includes an output selection circuit that detects which of the first and second determination signals is generated first, selects the previously generated signal, and outputs the selected signal as a determination signal.
  • the comparison code generated by the successive approximation register is converted into a DA (Digital-to-Analog) converter.
  • a reference signal is obtained.
  • the first comparison value and the second comparison value are generated by adding a predetermined positive / negative analog voltage to the analog reference signal.
  • the first and second comparison values include an error due to the addition of the analog voltage, and there is a problem that a final AD conversion error becomes large. If two DA converters are provided to generate the first and second comparison values, it is not necessary to add analog voltages, but the circuit area increases.
  • a successive approximation AD converter includes a comparator that compares an analog input signal and a DA-converted comparison code, and a control circuit. If the output of the comparator is determined before the time limit has elapsed since the comparator started the comparison operation, the control circuit updates the comparison code based on the determined output of the comparator. If the time limit elapses before the output of is determined, the comparison code is updated without being based on the current output of the comparator.
  • FIG. 1 is a block diagram schematically showing an example of an overall configuration of a semiconductor device including an AD converter according to a first embodiment. It is a block diagram which shows the structure of the AD converter of FIG.
  • FIG. 3 is a circuit diagram illustrating an example of a configuration of a comparator and an SR latch circuit in FIG. 2. It is a figure which shows typically an example of the signal waveform of each part of the AD converter of FIG. 6 is a diagram for explaining a conversion operation by the AD converter according to the first embodiment.
  • FIG. FIG. 6 is a diagram illustrating a partial configuration of an AD converter according to a second embodiment. It is a figure for demonstrating operation
  • FIG. 7 is a diagram illustrating an example of a detailed configuration of a delay circuit in FIG. 6.
  • FIG. 6 is a diagram illustrating a partial configuration of an AD converter according to a third embodiment.
  • FIG. 10 is a diagram illustrating a partial configuration of an AD converter according to a fourth embodiment.
  • FIG. 10 is a diagram illustrating a partial configuration of an AD converter according to a fifth embodiment.
  • FIG. 1 is a block diagram schematically showing an example of the overall configuration of a semiconductor device including an AD converter according to the first embodiment.
  • a semiconductor device 1 includes a micro control unit (MCU) 2, a successive approximation AD converter 10, a clock generator 3, other peripheral circuits 4, a power supply circuit (not shown), and the like.
  • the MCU 2 includes a CPU (Central Processing Unit) core, a memory, a timer, an input / output interface, and the like.
  • the AD converter 10 and other peripheral circuits 4 are connected to the MCU 2 and controlled by the MCU 2.
  • the clock generator 3 generates a clock serving as a reference for the operation of the semiconductor device 1 and supplies it to each unit.
  • FIG. 2 is a block diagram showing a configuration of the AD converter of FIG.
  • the AD converter 10 is an asynchronous successive approximation AD converter.
  • the AD converter 10 includes a DA converter (DAC: Digital-to-Analog Converter) 14, a comparator 11 with a latch circuit, an SR (Set-Reset) latch circuit 12, and a control circuit 13.
  • DAC Digital-to-Analog Converter
  • SR Set-Reset
  • the DA converter 14 DA-converts the comparison code CC output from the control circuit 13.
  • the DA converter 14 is a differential signal DACOUT (positive phase signal DACOUTP, negative phase signal) representing a potential difference between the sampled analog input signal VIN (normal phase signal VINP, negative phase signal VINN) and the DA converted comparison code CC.
  • DACOUTN is generated and output to the comparator 11.
  • the configuration of the DA converter 14 may be a capacitive DAC, a combination of a capacitive main DAC and a resistive sub DAC, or a resistive DAC.
  • the comparator 11 is a fully differential amplifier of differential input / differential output with a latch circuit function added.
  • the differential signal DACOUT (normal phase signal DACOUTP, negative phase signal DACOUTN) output from the DA converter 14 is input to the comparator 11.
  • the comparator 11 According to the value of the differential input signal DACOUT, the comparator 11 has one of the positive phase signal LATCHOUTP and the negative phase signal LATCHOUTN at the H level (High Level: High Level) and the other at the L level (Low Level: Low Level).
  • the differential signal LATCHOUT is generated and output.
  • the differential output signal LATCHOUT is held in the SR latch circuit 12 and is output to the control circuit 13.
  • sampled input signal VIN and the DA-converted comparison code CC are each input as a single-ended signal to the comparator 11, and the comparator 11 outputs a differential signal according to the potential difference between the input single-ended signals. It may be configured to output LATCHOUT.
  • the comparator 11 further receives a clock signal CLKCOMP.
  • the comparator 11 starts a comparison operation when the clock signal CLKCOMP is asserted.
  • the comparator 11 is reset when the clock signal CLKCOMP is negated.
  • the clock signal CLKCOMP is determined as an H active signal
  • the clock signal CLKCOMP is asserted when it is at the H level
  • the clock signal CLKCOMP is negated when it is at the L level.
  • the clock signal CLKCOMP may be determined as an L active signal.
  • both the positive phase signal LATCHOUTP and the negative phase signal LATCHOUTN output from the reset comparator 11 are at the H level.
  • the clock signal CLKCOMP is asserted, one of the positive phase signal LATCHOUTP and the negative phase signal LATCHOUTN changes to the L level according to the value of the differential input signal DACOUT.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the comparator and the SR latch circuit of FIG.
  • comparator 11 includes PMOS (Positive-channel Metal Oxide Semiconductor) transistors MP0-MP5 and NMOS (Negative-channel Metal Oxide Semiconductor) transistors MN0-MN3, MN6.
  • the PMOS transistor MP0 and the NMOS transistors MN2 and MN0 are connected in series with each other in this order between the power supply node VDD and the node ND4.
  • the PMOS transistor MP1 and the NMOS transistors MN3 and MN1 are connected in series in this order between the power supply node VDD and the node ND4 and in parallel with the transistors MP0, MN2 and MN0 connected in series.
  • the NMOS transistors MN0 and MN1 form a differential pair and receive the output signals DACOUTP and DACOUTN of the DA converter 14 in FIG.
  • Each gate of the PMOS transistor MP0 and the NMOS transistor MN2 is connected to a connection node ND1 (non-inverted output node of the comparator 11) of the PMOS transistor MP1 and the NMOS transistor MN3.
  • Each gate of the PMOS transistor MP1 and the NMOS transistor MN3 is connected to a connection node ND0 (inverted output node of the comparator 11) of the PMOS transistor MP0 and the NMOS transistor MN2.
  • the transistors MP0, MP1, MN2, and MN3 constitute a latch circuit.
  • a normal phase signal LATCHOUTP is output from the connection node ND1 (non-inverted output node of the comparator 11), and a negative phase signal LATCHOUTN is output from the connection node ND0 (an inverted output node of the comparator 11).
  • the NMOS transistor MN6 is connected between the node ND4 and the ground node VSS.
  • the clock signal CLKCOMP is input to the gate of the NMOS transistor MN6.
  • the NMOS transistor MN6 is turned off when the clock signal CLKCOMP is at L level, and is turned on when the clock signal CLKCOMP is at H level and functions as a constant current source.
  • the PMOS transistor MP2 is connected between the power supply node VDD and the connection node ND0, and the PMOS transistor MP3 is connected between the power supply node VDD and the connection node ND1.
  • the PMOS transistor MP4 is connected between the connection node ND2 of the NMOS transistors NM2 and MN0 and the power supply node VDD.
  • the PMOS transistor MP5 is connected between the connection node ND3 of the NMOS transistors MN3 and MN1 and the power supply node VDD.
  • a clock signal CLKCOMP is input to each gate of the PMOS transistors MP2 to MP5.
  • the PMOS transistors MP2 to MP5 are turned off when the clock signal CLKCOMP is at the H level (the comparator 11 is in the operating state). When the clock signal CLKCOMP is at the L level, it is turned on (the comparator 11 is in the reset state). At this time, the output nodes ND1 and ND0 of the comparator 11 are fixed at the H level.
  • SR latch circuit 12 includes inverters INV1 and INV2 that receive output signals LATCHOUTP and LATCHOUTN of comparator 11, respectively, and NOR gates NR1 and NR2.
  • the NOR gate NR1 outputs a signal obtained by inverting the OR operation result between the output signal of the inverter INV1 and the output signal of the NOR gate NR2.
  • the NOR gate NR2 outputs a signal obtained by inverting the OR operation result between the output signal of the inverter INV2 and the output signal of the NOR gate NR1.
  • the output signal of the NOR gate NR2 is output to the control circuit 13 as the output signal COMPOUT of the SR latch circuit.
  • the output signal COMPOUT of the SR latch circuit 12 becomes L level.
  • the input positive phase signal DACOUTP of the comparator 11 is smaller than the input negative phase signal DACOUTN, the output positive phase signal LATCHOUTP changes to L level, and the output negative phase signal LATCHOUTN is maintained at H level.
  • the output signal COMPOUT of the SR latch circuit 12 becomes H level.
  • each PMOS transistor may be changed to an NMOS transistor
  • each NMOS transistor may be changed to a PMOS transistor.
  • the SR latch circuit 12 includes only NOR gates NR1 and NR2 without including the inverters INV1 and INV2.
  • the comparator 11 receives a signal obtained by inverting the logic level of the clock signal CLKCOMP.
  • the output signals LATCHOUTP and LATCHOUTN of the comparator 11 are both at the L level.
  • the comparator 11 changes one of the output signals LATCHOUTP and LATCHOUTN to the H level according to the differential input signal DACOUT.
  • the internal state of the SR latch circuit 12 changes.
  • control circuit 13 includes a logic gate (NAND gate) 15 for determining whether or not the output of the comparator 11 is fixed, a time limit determination circuit 16, and a logic gate ( OR gate) 17, a clock generation circuit 18, and a successive approximation control circuit 20.
  • NAND gate logic gate
  • OR gate logic gate
  • Logic gate (NAND gate) 15 The logic gate 15 is a two-input NAND circuit that performs a NAND operation on the output signals LATCHOUTP and LATCHOUTN of the comparator 11.
  • the output signal Main_in of the logic gate 15 is at the L level.
  • the output signal Main_in of the logic gate 15 becomes H level. Change. In the first embodiment, the output signal Main_in of the logic gate is H active.
  • the logic gate 15 functions as a determination unit that determines whether or not the output of the comparator 11 is confirmed.
  • the output signal (determination signal) Main_in of the logic gate 15 changes from L level to H level (asserted).
  • the logic gate 15 is configured by, for example, an OR gate.
  • the time limit determination circuit 16 switches the output signal Sub_in from the L level to the H level when the time limit elapses after the clock signal CLKCOMP is asserted (in the first embodiment, the output of the time limit determination circuit 16).
  • the signal Sub_in is defined as H active). That is, the time limit determination circuit 16 functions as a determination unit that determines whether or not the time limit has elapsed since the clock signal CLKCOMP was asserted.
  • the output signal (determination signal) Sub_in of the time limit determination circuit 16 changes from L level to H level (asserted).
  • the time limit determination circuit 16 immediately returns (negates) the output signal Sub_in to the L level so as not to affect the operation of the successive approximation control circuit 20.
  • Logic gate (OR gate) 17 The logic gate (OR gate) 17 asserts the output signal VALID when at least one of the output signal Main_in of the logic gate 15 and the output signal Sub_in of the time limit determination circuit 16 is asserted (in the first embodiment, the VALID signal). Is defined as H active).
  • the time until the output of the comparator 11 is determined becomes longer. Become.
  • the above time limit is set. Even if the output of the comparator 11 is not determined, the VALID signal is asserted when the time limit elapses after the clock signal CLKCOMP is asserted (that is, after the comparator 11 starts the comparison operation). In response to the VALID signal, the clock generation circuit 18 and the successive approximation control circuit 20 proceed to the next cycle.
  • the time limit is determined so that all necessary comparison operations are completed before the next sampling period starts according to the AD conversion bit accuracy.
  • the absolute value of the differential signal DACOUT input to the comparator 11 is smaller than the absolute value of the quantization error ( ⁇ 0.5 ⁇ LSB, where LSB: Least Significant Bit) of the AD converter, The time limit may be determined so as to proceed to the next cycle.
  • the clock generation circuit 18 negates the clock signal CLKCOMP (switches to L level) when a predetermined time elapses after detecting that the VALID signal is asserted (switching from L level to H level). As a result, the comparator 11 is switched to the reset state.
  • the clock generation circuit 18 asserts the clock signal CLKCOMP (switches to the H level) when a predetermined time elapses after the clock signal CLKCOMP is negated. Thereby, the comparison operation of the next cycle is started.
  • Successive Comparison Control Circuit When the successive approximation control circuit 20 detects that the VALID signal is asserted, it updates the comparison code CC based on the output signal COMPOUT of the SR latch circuit 12. That is, when the output of the comparator 11 is determined before the time limit has elapsed, the successive approximation control circuit 20 is based on the comparison result of the determined comparator 11 held in the SR latch circuit 12. A comparison code CC used in the next cycle is generated.
  • the successive approximation control circuit 20 uses the previous comparison result held in the SR latch circuit 12 as the current comparison result (that is, A comparison code CC used in the next cycle is generated (not based on the current output of the comparator 11).
  • the final AD conversion error is about 1 LSB.
  • the successive approximation control circuit 20 includes a shift register 21, a bit register 22, a latch circuit 23, and a delay circuit 24 in more detail.
  • the value of the shift register 21 is updated in response to the VALID signal.
  • Each bit of the shift register 21 corresponds to the State signal.
  • the State signal represents information indicating what cycle comparison operation is performed.
  • the value of the bit register 22 is updated based on the output signal COMPOUT of the SR latch circuit 12 every cycle.
  • the contents of the bit register 22 are output as the comparison code CC to the DA converter 14 and held in the latch circuit 23.
  • the digital value held in the latch circuit 23 is output as an AD conversion output.
  • FIG. 4 is a diagram schematically illustrating an example of a signal waveform of each part of the AD converter of FIG. 4, in order from the top, the clock signal CLKIN, the clock signal CLKCOMP, the output signal LATCHOUT of the comparator 11, the output signal Main_in of the logic gate 15, the output signal Sub_in of the time limit determination circuit 16, the VALID signal, and the SR latch circuit 12
  • the output signal COMPOUT is shown.
  • the output signal COMPOUT is a 1-bit signal indicating a value of H level or L level, but FIG. 4 shows the case of H level and the case of L level in an overlapping manner.
  • the clock signal CLKIN becomes H level.
  • the differential input signals VINP and VINN are sampled.
  • the clock generation circuit 18 switches the clock signal CLKCOMP to the H level (time t3).
  • the comparator 11 starts the comparison operation in the first cycle.
  • one of the positive phase signal LATCHOUTP and the reverse phase signal LATCHOUT output from the comparator 11 changes to L level (that is, the output of the comparator 11 is determined).
  • the output signal Main_in of the logic gate 15 is switched to the H level, and the VALID signal is further switched to the H level (time t5).
  • the timing at which the output of the comparator 11 is determined is before time t6, which is the time when the time limit TP1 has elapsed since the rise of the clock signal CLKCOMP.
  • the first State signal is switched to the H level. Further, in response to the change of the output signal LATCHOUT of the comparator 11, the output signal COMPOUT of the SR latch circuit 12 changes.
  • the successive approximation control circuit 20 updates the comparison code CC based on the output signal COMPOUT of the SR latch circuit 12.
  • the clock generation circuit 18 switches the clock signal to the L level when the predetermined time TP2 elapses from the time t5 when the VALID signal is switched to the H level (time t7).
  • the clock generation circuit 18 further switches the clock signal CLKCOMP to the H level when a predetermined time TP3 has elapsed since the clock signal CLKCOMP was switched to the L level (time t8).
  • the comparator 11 starts the comparison operation in the next second cycle.
  • the time limit TP1 elapses from the rise of the clock signal CLKCOMP, and the output signal Sub_in of the time limit determination circuit 16 is switched to the H level.
  • the VALID signal is switched to the H level (time t10).
  • the output of the comparator 11 is determined at time t11 after time t9 when the time limit TP1 has elapsed.
  • the second State signal is switched to the H level.
  • the successive approximation control circuit 20 updates the comparison code CC according to the output signal COMPOUT of the SR latch circuit 12, but at this time, the output signal COMPOUT of the SR latch circuit 12 has not changed. That is, the successive approximation control circuit 20 updates the comparison code CC using the previous comparison result of the comparator 11 as the current comparison result.
  • the clock generation circuit 18 switches the clock signal to the L level when the predetermined time TP2 elapses from the time t10 when the VALID signal is switched to the H level (time t12).
  • the clock generation circuit 18 switches the clock signal CLKCOMP to the H level when a predetermined time TP3 has elapsed after switching the clock signal CLKCOMP to the L level (time t13).
  • the comparator 11 starts the comparison operation in the next third cycle.
  • FIG. 5 is a diagram for explaining a conversion operation by the AD converter according to the first embodiment.
  • an example of 5-bit AD conversion by the binary search method is shown. Assume that the value of the input signal VIN is 8.1 in decimal. With reference to FIG. 2 and FIG. 5, the case where the time limit is not provided in comparison operation is demonstrated first.
  • the successive approximation control circuit 20 sets the comparison code to “10000”.
  • MSB Most Significant Bit
  • the successive approximation control circuit 20 sets the value of the second bit to “1”. And the comparison code in the next third cycle is set to “01100”.
  • the successive approximation control circuit 20 sets the value of the third bit to “0”. And the comparison code in the next fourth cycle is set to “01010”.
  • the successive approximation control circuit 20 sets the value of the fourth bit to “0”. And the comparison code in the next fifth cycle is set to “01001”.
  • the successive approximation control circuit 20 sets the value of the least significant bit (LSB) to “ The final AD conversion value is fixed to “01000”.
  • the successive approximation control circuit 20 determines the value of the second bit as “0”, which is the same value as the most significant bit, which is the previous bit, and the comparison code of the next third cycle. Is set to “00100”.
  • the successive approximation control circuit 20 sets the value of the third bit to “1”.
  • the comparison code in the next fourth cycle is set to “00110”.
  • the successive approximation control circuit 20 sets the value of the fourth bit to “1”.
  • the comparison code in the next fifth cycle is set to “00111”.
  • the successive approximation control circuit 20 sets the value of the least significant bit (LSB) to “ 1 ”and the final AD conversion value is determined to“ 00111 ”.
  • the difference in AD conversion value between the case where the time limit is provided for the comparison operation and the case where the time limit is not provided is only 1 LSB. If the comparison operation is further performed once or twice using a known redundancy cycle technique, the value of the least significant bit can be accurately determined.
  • the AD converter 10 proceeds to the next cycle even if the output of the comparator 11 is not fixed when the time limit has elapsed since the comparator 11 started the comparison operation. Operate. As a result, even when the absolute value of the input voltage difference (or the value of the differential input signal) of the comparator 11 in a certain cycle becomes very small, an AD conversion value with a small error can be obtained within a desired time. it can.
  • FIG. 6 is a diagram illustrating a partial configuration of the AD converter according to the second embodiment.
  • the AD converter 10A according to the second embodiment is obtained by changing the time limit determination circuit 16 of FIG. 2 to a more specific configuration.
  • time limit determination circuit 16 ⁇ / b> A includes a delay circuit 30 and a logic gate (AND gate) 31.
  • Delay circuit 30 delays both rising and falling timings of clock signal CLKCOMP.
  • the delay time of the delay circuit 30 corresponds to the time limit TP1 described in the first embodiment.
  • the delay time of the delay circuit 30 can be adjusted by the value of each bit of the register 29 provided in the AD converter 10A. The contents of the register 29 can be rewritten from the MCU 2 in FIG.
  • the logic gate (AND gate) 31 receives the clock signal CLKCOMP and the output signal of the delay circuit 30. When the clock signal CLKCOMP is asserted (H level) and the output signal of the delay circuit 30 is asserted (H level), the output signal Sub_in of the logic gate 31 is asserted (becomes H level).
  • FIG. 7 is a diagram for explaining the operation of the time limit determination circuit of FIG. Referring to FIGS. 6 and 7, assume that clock signal CLKCOMP is switched to H level at time t1, and clock signal CLKCOMP is switched to L level at time t3. The rise and fall of the output signal of delay circuit 30 are delayed until times t2 and t4, respectively.
  • the output signal Sub_in of the logic gate 31 is obtained by performing an AND operation on the clock signal CLKCOMP and the output signal of the delay circuit 30. Therefore, the output signal Sub_in of the time limit determination circuit 16A is asserted at time t2 after a delay time (corresponding to the time limit) of the delay circuit 30 from the timing (time t1) at which the clock signal CLKCOMP is asserted. (Switches to H level). When the clock signal CLKCOMP is negated at time t3, the output signal Sub_in of the time limit determination circuit 16A is immediately negated (switched to L level). That is, the same operation as the time limit determination circuit 16 described in FIG. 2 can be realized.
  • FIG. 8 is a diagram showing an example of a detailed configuration of the delay circuit of FIG.
  • delay circuit 30 includes a plurality of delay units DL1, DL2,..., DLn connected in series.
  • the delay units DL1, DL2,..., DLn correspond to the bits of the register 29, respectively.
  • Each delay unit has the same configuration, and the delay time is controlled by the corresponding bit of the register 29.
  • FIG. 8 representatively shows the configuration of the delay unit DL1.
  • Delay unit DL1 includes inverters 40 to 43 connected in series, switch elements (for example, MOS transistors) 45 and 46, and an inverter 44.
  • the switch element 45 is connected in series with the inverters 40 to 43, and is switched on or off according to the logical value (1 or 0) of the corresponding bit of the register 29.
  • the switch element 46 is provided in a path that bypasses the inverters 40 to 43, and is switched on or off according to the value obtained by inverting the logical value of the corresponding bit of the register 29 by the inverter 44. Therefore, according to the value of the corresponding bit of the register 29, it is possible to switch between a route passing through the inverters 40 to 43 and a route bypassing the inverters 40 to 43.
  • the absolute value of the input potential difference (that is, the value of the differential input signal DACOUT) of the comparator 11 in a certain cycle is the same as in the first embodiment. Even when it becomes very small, an AD conversion value with a small error can be obtained within a desired time.
  • the time limit determination circuit 16A used in the AD converter 10A can be realized by a relatively simple circuit configuration.
  • FIG. 9 is a diagram illustrating a partial configuration of the AD converter according to the third embodiment.
  • the AD converter 10B according to the third embodiment is obtained by changing the time limit determination circuit 16 of FIG. 2 to a more specific configuration.
  • time limit determination circuit 16 ⁇ / b> B includes a delay circuit 30 and a D latch circuit 32.
  • Delay circuit 30 delays both rising and falling timings of clock signal CLKCOMP.
  • the configuration of the delay circuit 30 is the same as that described in FIG. 8, for example.
  • the delay time of the delay circuit 30 can be adjusted by the value of each bit of the register 29 provided in the AD converter 10B.
  • the contents of the register 29 are rewritten from the MCU 2 in FIG.
  • the clock signal CLKCOMP is input to the input terminal D and the inverted reset terminal / R of the D latch circuit 32, and the output signal of the delay circuit 30 is input to the clock terminal CK.
  • the output signal Sub_in of the time limit determination circuit 16B is output from the output terminal Q of the D latch circuit 32.
  • the delay time of the delay circuit 30 (corresponding to the time limit) elapses after the clock signal CLKCOMP rises to the H level
  • the H level clock signal CLKCOMP is output.
  • the signal Sub_in is output from the output terminal Q.
  • the L level output signal Sub_in is immediately output by inputting the L level signal to the inverting reset terminal / R. That is, the same operation as the time limit determination circuit 16 described in FIG. 2 can be realized.
  • AD converter 10B Other configurations of the AD converter 10B are the same as in the case of FIG. 9, the same parts as those in FIG. 2 are denoted by the same reference numerals.
  • the absolute value of the input potential difference (that is, the value of the differential input signal) of the comparator 11 in a certain cycle is very similar to the case of the first embodiment. Even when it becomes smaller, an AD conversion value with a small error can be obtained within a desired time. Since the time limit determination circuit 16B used in the AD converter 10B includes the D latch circuit, it is easy to configure a scan chain for a scan test.
  • FIG. 10 is a diagram illustrating a partial configuration of the AD converter according to the fourth embodiment.
  • the AD converter 10C according to the fourth embodiment is obtained by changing the time limit determination circuit 16 of FIG. 2 to a more specific configuration.
  • the time limit determination circuit 16 ⁇ / b> C includes a replica comparator 34 having the same configuration as the comparator 11 and a replica logic gate (NAND gate) 35 having the same configuration as the logic gate (NAND gate) 15. Similar to the comparator 11, the replica comparator 34 is in a reset state (both the positive phase and the reverse phase of the differential output signal are at the H level) when the clock signal CLKCOMP is negated, and the clock signal CLKCOMP is asserted. Then, the comparison operation is started. The differential output signal of the replica comparator 34 is input to the replica logic gate 35, and the output signal of the replica logic gate 35 is input to the logic gate (OR gate) 17 as the output signal Sub_in of the time limit determination circuit 16C.
  • the input potential difference 36 of the replica comparator 34 is set to the minimum potential difference that the comparator 11 must determine.
  • the input potential difference 36 is set to 0.5 times the LSB of the AD converter. Since the potential difference smaller than the minimum potential difference (0.5LSB) is smaller than the quantization error, the comparator 11 may not be able to discriminate.
  • the DA converter 14 includes a resistance ladder, the input potential difference 36 of 0.5 LSB can be easily taken out by further dividing the resistance of one tap of the resistance ladder.
  • the time limit serving as a reference for determining whether to proceed to the next cycle is determined according to the input potential difference 36 (for example, 0.5LSB) of the replica comparator 34. Specifically, when the absolute value of the differential input signal DACOUT of the comparator 11 is larger than the input potential difference 36 (0.5LSB) of the replica comparator 34, before the output signal Sub_in of the time limit determination circuit 16C is asserted. (Ie, before the time limit has elapsed), the output of the comparator 11 is determined.
  • the time limit determination circuit is determined before the output of the comparator 11 is determined.
  • the 16C output signal Sub_in is asserted (that is, the time limit elapses).
  • AD converter 10C Other configurations of the AD converter 10C are the same as in the case of FIG. 10, the same parts as those in FIG. 2 are denoted by the same reference numerals.
  • the absolute value of the input potential difference (that is, the value of the differential input signal) of the comparator 11 in a certain cycle is very similar to the case of the first embodiment. Even when it becomes smaller, an AD conversion value with a small error can be obtained within a desired time. In particular, since the time limit is determined according to the input potential difference 36 of the replica comparator 34, it is not necessary to adjust the delay time of the delay circuit 30 as in the second and third embodiments.
  • FIG. 11 is a diagram illustrating a partial configuration of the AD converter according to the fifth embodiment.
  • the AD converter 10D according to the fifth embodiment is a modification of the AD converter 10A of FIG. Specifically, the AD converter 10D of FIG. 11 differs from the AD converter 10A of FIG. 6 in that an exclusive OR (EX-OR) gate 15A is provided instead of the NAND gate 15. .
  • EX-OR exclusive OR
  • AD converter 10D Other configurations of the AD converter 10D are the same as those in the case of FIG. In FIG. 11, the same parts as those in FIG. In the AD converters 10, 10B, and 10C shown in FIGS. 2, 9, and 10, an EX-OR gate can be used instead of the NAND gate 15.

Abstract

　逐次比較型のＡＤ変換器（１０）は、アナログ入力信号とＤＡ変換された比較コード（ＣＣ）とを比較する比較器（１１）と、制御回路（１３）とを含む。制御回路（１３）は、比較器（１１）が比較動作を開始してから制限時間が経過する前に比較器（１１）の出力が確定した場合には、確定された比較器（１１）の出力に基づいて比較コード（ＣＣ）を更新し、比較器（１１）の出力が確定する前に制限時間が経過した場合には、比較器（１１）の現時点の出力に基づかずに比較コード（ＣＣ）を更新する。

Description

ＡＤ変換器
　この発明は、ＡＤ（Analog-to-Digital）変換器に関し、たとえば、非同期式の逐次比較型ＡＤ変換器に好適に用いられるものである。
　逐次比較型のＡＤ変換器は、典型的には２分探索法によってアナログ入力信号を２進数のデジタル値に変換するものである。逐次比較型のＡＤ変換器は、同期式と非同期式とに大別される。
　同期式のＡＤ変換器では、外部から供給されたクロックに基づいてサンプリング周期を決定するためのサンプリングクロックと、比較器の動作を制御するためのタイミングクロックとが生成される。ＡＤ変換器はこれらのクロックに同期して動作する。同期式のＡＤ変換器は、これらのクロックを生成する回路とクロック用の配線の引き回しが必要となるので、比較的消費電流が大きくなるとともに回路面積が大きくなってしまう。
　非同期式のＡＤ変換器は、比較動作が完了したことを示す信号に基づいて、次サイクルの比較動作を開始するものであり、一定周期のクロック信号の供給を必要としない。このため、同期式のＡＤ変換器に比べて低消費電力化および小面積化が可能になる（たとえば、Ｃｈｅｎ等による文献"A　6-bit　600-MS/s　5.3-mW　Asynchronous　ADC　in　0.13-μm　CMOS"、IEEE　Journal　of　Solid-State　Circuits、Vol.41、2006年12月、p.2669-2680（非特許文献１）を参照）。
　しかしながら、非同期方式のＡＤ変換器では、入力アナログ信号と基準信号との電位差の絶対値が小さくなるほど、比較器の出力信号が確定するまでの時間が長くなる。両者の電位差の絶対値が非常に小さい場合には、１回のＡＤ変換に必要な回数の比較が最後まで行なえないために、ＡＤ変換の誤差が極めて大きくなる。
　特開２０１０－４５５７９号公報（特許文献１）は、判定時間を短くするように構成された比較回路を開示する。具体的に、この文献の比較回路は、入力信号と基準信号とを比較する際に、基準信号よりも所定の値大きい第１の比較値と、基準信号よりも所定の値小さい第２の比較値とを生成する。比較回路は、入力信号と第１の比較値とを比較した結果に応じて第１の判定信号を生成する第１の比較器と、入力信号と第２の比較値とを比較した結果に応じて第２の判定信号を生成する第２の比較器とを含む。比較回路は、さらに、第１および第２の判定信号のうちいずれが先に生成されたかを検出し、先に生成された信号を選択して判定信号として出力する出力選択回路を含む。
特開２０１０－４５５７９号公報
S.　M.　Chen　and　R.　W.　Brodersen、"A　6-bit　600-MS/s　5.3-mW　Asynchronous　ADC　in　0.13-μm　CMOS"、IEEE　Journal　of　Solid-State　Circuits、Vol.41、2006年12月、p.2669-2680
　上記の特開２０１０－４５５７９号公報（特許文献１）に記載の比較回路を備えた逐次比較型のＡＤ変換器では、逐次比較レジスタで生成された比較コードをＤＡ（Digital-to-Analog）変換することによって基準信号が得られる。このアナログの基準信号に対して正負の所定のアナログ電圧を加算することによって上記第１の比較値および第２の比較値が生成される。このため、第１および第２の比較値にはアナログ電圧の加算に伴う誤差が含まれることになり、最終的なＡＤ変換誤差が大きくなるという問題がある。第１および第２の比較値を生成するために２個のＤＡ変換器を設ければアナログ電圧の加算は必要でなくなるが、回路面積が大きくなってしまう。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態による逐次比較型のＡＤ変換器は、アナログ入力信号とＤＡ変換された比較コードとを比較する比較器と、制御回路とを含む。制御回路は、比較器が比較動作を開始してから制限時間が経過する前に比較器の出力が確定した場合には、確定された比較器の出力に基づいて比較コードを更新し、比較器の出力が確定する前に制限時間が経過した場合には、比較器の現時点の出力に基づかずに比較コードを更新する。
　上記の一実施の形態のＡＤ変換器によれば、比較器の入力電位差の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなＡＤ変換値を得ることができる。
実施の形態１によるＡＤ変換器を備えた半導体装置の全体構成の一例を概略的に示すブロック図である。 図１のＡＤ変換器の構成を示すブロック図である。 図２の比較器およびＳＲラッチ回路の構成の一例を示す回路図である。 図２のＡＤ変換器の各部の信号波形の一例を模式的に示す図である。 実施の形態１のＡＤ変換器による変換動作を説明するための図である。 実施の形態２によるＡＤ変換器の一部の構成を示す図である。 図６の制限時間判定回路の動作を説明するための図である。 図６の遅延回路の詳細な構成の一例を示す図である。 実施の形態３によるＡＤ変換器の一部の構成を示す図である。 実施の形態４によるＡＤ変換器の一部の構成を示す図である。 実施の形態５によるＡＤ変換器の一部の構成を示す図である。
　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
　＜実施の形態１＞
　［半導体装置の構成例］
　図１は、実施の形態１によるＡＤ変換器を備えた半導体装置の全体構成の一例を概略的に示すブロック図である。
　図１を参照して、半導体装置１は、マイクロコントロールユニット（ＭＣＵ：Micro　Control　Unit）２、逐次比較型のＡＤ変換器１０、クロック生成器３、その他の周辺回路４、および図示しない電源回路などを含む。ＭＣＵ２は、ＣＰＵ（Central　Processing　Unit）コア、メモリ、タイマ、および入出力インターフェースなどを含む。ＡＤ変換器１０およびその他の周辺回路４はＭＣＵ２と接続され、ＭＣＵ２によって制御される。クロック生成器３は、半導体装置１の動作の基準となるクロックを生成して、各ユニットに供給する。
　［ＡＤ変換器の構成］
　図２は、図１のＡＤ変換器の構成を示すブロック図である。図２を参照して、ＡＤ変換器１０は、非同期式の逐次比較型のＡＤ変換器である。ＡＤ変換器１０は、ＤＡ変換器（ＤＡＣ：Digital-to-Analog　Converter）１４と、ラッチ回路付きの比較器１１と、ＳＲ（Set-Reset）ラッチ回路１２と、制御回路１３とを含む。
　１．ＤＡ変換器１４
　ＤＡ変換器１４は、制御回路１３から出力された比較コードＣＣをＤＡ変換する。ＤＡ変換器１４は、サンプリングされたアナログ入力信号ＶＩＮ（正相信号ＶＩＮＰ，逆相信号ＶＩＮＮ）とＤＡ変換された比較コードＣＣとの電位差を表わす差動信号ＤＡＣＯＵＴ（正相信号ＤＡＣＯＵＴＰ，逆相信号ＤＡＣＯＵＴＮ）を生成して比較器１１に出力する。
　ＤＡ変換器１４の構成は、容量ＤＡＣでもよいし、容量主ＤＡＣと抵抗副ＤＡＣとを組み合わせたものでもよいし、抵抗ＤＡＣでもよい。
　２．比較器およびＳＲラッチ回路
　２－１．概要
　比較器１１は、差動入力・差動出力の完全差動アンプにラッチ回路の機能を付加したものである。比較器１１には、ＤＡ変換器１４から出力された差動信号ＤＡＣＯＵＴ（正相信号ＤＡＣＯＵＴＰ，逆相信号ＤＡＣＯＵＴＮ）が入力される。比較器１１は、差動入力信号ＤＡＣＯＵＴの値に応じて、正相信号ＬＡＴＣＨＯＵＴＰおよび逆相信号ＬＡＴＣＨＯＵＴＮのうち一方がＨレベル（ハイレベル：High　Level）となり、他方がＬレベル（ローレベル：Low　Level）となる差動信号ＬＡＴＣＨＯＵＴを生成して出力する。差動出力信号ＬＡＴＣＨＯＵＴは、ＳＲラッチ回路１２に保持されるとともに制御回路１３に出力される。
　なお、サンプリングされた入力信号ＶＩＮとＤＡ変換された比較コードＣＣとがそれぞれシングルエンド信号として比較器１１に入力され、比較器１１は、入力された両シングルエンド信号の電位差に応じて差動信号ＬＡＴＣＨＯＵＴを出力するように構成されていてもよい。
　比較器１１には、さらにクロック信号ＣＬＫＣＯＭＰが入力される。比較器１１は、クロック信号ＣＬＫＣＯＭＰがアサート（assert）されると、比較動作を開始する。比較器１１は、クロック信号ＣＬＫＣＯＭＰがネゲート（negate）されるとリセットされる。実施の形態１の場合、クロック信号ＣＬＫＣＯＭＰはＨアクティブの信号として定められており、Ｈレベルのときクロック信号ＣＬＫＣＯＭＰはアサートされており、Ｌレベルのときクロック信号ＣＬＫＣＯＭＰはネゲートされている。無論、クロック信号ＣＬＫＣＯＭＰをＬアクティブの信号として定めても構わない。
　実施の形態１の場合、リセットされた比較器１１から出力される正相信号ＬＡＴＣＨＯＵＴＰおよび逆相信号ＬＡＴＣＨＯＵＴＮは、共にＨレベルである。クロック信号ＣＬＫＣＯＭＰがアサートされると、差動入力信号ＤＡＣＯＵＴの値に応じて、正相信号ＬＡＴＣＨＯＵＴＰおよび逆相信号ＬＡＴＣＨＯＵＴＮの一方がＬレベルに変化する。
　２－２．詳細な回路構成例
　図３は、図２の比較器およびＳＲラッチ回路の構成の一例を示す回路図である。図３を参照して、比較器１１は、ＰＭＯＳ（Positive-channel　Metal　Oxide　Semiconductor）トランジスタＭＰ０～ＭＰ５と、ＮＭＯＳ（Negative-channel　Metal　Oxide　Semiconductor）トランジスタＭＮ０～ＭＮ３，ＭＮ６とを含む。
　ＰＭＯＳトランジスタＭＰ０およびＮＭＯＳトランジスタＭＮ２，ＭＮ０は、電源ノードＶＤＤとノードＮＤ４との間にこの順で互いに直列に接続される。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ３，ＭＮ１は、電源ノードＶＤＤとノードＮＤ４との間にこの順で互いに直列に、かつ直列接続されたトランジスタＭＰ０，ＭＮ２，ＭＮ０と並列に接続される。ＮＭＯＳトランジスタＭＮ０，ＭＮ１は差動対を構成し、図２のＤＡ変換器１４の出力信号ＤＡＣＯＵＴＰ，ＤＡＣＯＵＴＮをそれぞれのゲートに受ける。ＰＭＯＳトランジスタＭＰ０およびＮＭＯＳトランジスタＭＮ２の各ゲートは、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ３の接続ノードＮＤ１（比較器１１の非反転出力ノード）に接続される。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ３の各ゲートは、ＰＭＯＳトランジスタＭＰ０およびＮＭＯＳトランジスタＭＮ２の接続ノードＮＤ０（比較器１１の反転出力ノード）に接続される。これにより、トランジスタＭＰ０，ＭＰ１，ＭＮ２，ＭＮ３はラッチ回路を構成する。接続ノードＮＤ１（比較器１１の非反転出力ノード）からは正相信号ＬＡＴＣＨＯＵＴＰが出力され、接続ノードＮＤ０（比較器１１の反転出力ノード）からは逆相信号ＬＡＴＣＨＯＵＴＮが出力される。
　ＮＭＯＳトランジスタＭＮ６は、ノードＮＤ４と接地ノードＶＳＳとの間に接続される。ＮＭＯＳトランジスタＭＮ６のゲートにはクロック信号ＣＬＫＣＯＭＰが入力される。ＮＭＯＳトランジスタＭＮ６は、クロック信号ＣＬＫＣＯＭＰがＬレベルのときオフ状態になり、クロック信号ＣＬＫＣＯＭＰがＨレベルのときオン状態になり定電流源として機能する。
　ＰＭＯＳトランジスタＭＰ２は電源ノードＶＤＤと接続ノードＮＤ０との間に接続され、ＰＭＯＳトランジスタＭＰ３は電源ノードＶＤＤと接続ノードＮＤ１との間に接続される。ＰＭＯＳトランジスタＭＰ４は、ＮＭＯＳトランジスタＮＭ２，ＭＮ０の接続ノードＮＤ２と電源ノードＶＤＤとの間に接続される。ＰＭＯＳトランジスタＭＰ５は、ＮＭＯＳトランジスタＭＮ３，ＭＮ１の接続ノードＮＤ３と電源ノードＶＤＤとの間に接続される。これらのＰＭＯＳトランジスタＭＰ２～ＭＰ５の各ゲートには、クロック信号ＣＬＫＣＯＭＰが入力される。ＰＭＯＳトランジスタＭＰ２～ＭＰ５は、クロック信号ＣＬＫＣＯＭＰがＨレベルのときオフ状態となる（比較器１１は動作状態）。クロック信号ＣＬＫＣＯＭＰがＬレベルのときオン状態となり（比較器１１はリセット状態）、このとき比較器１１の出力ノードＮＤ１，ＮＤ０は、Ｈレベルに固定される。
　ＳＲラッチ回路１２は、比較器１１の出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮをそれぞれ受けるインバータＩＮＶ１，ＩＮＶ２と、ＮＯＲゲートＮＲ１，ＮＲ２とを含む。ＮＯＲゲートＮＲ１は、インバータＩＮＶ１の出力信号とＮＯＲゲートＮＲ２の出力信号とのＯＲ演算結果を反転した信号を出力する。ＮＯＲゲートＮＲ２は、インバータＩＮＶ２の出力信号とＮＯＲゲートＮＲ１の出力信号とのＯＲ演算結果を反転した信号を出力する。ＮＯＲゲートＮＲ２の出力信号は、ＳＲラッチ回路の出力信号ＣＯＭＰＯＵＴとして制御回路１３に出力される。
　クロック信号ＣＬＫＣＯＭＰがネゲートされている場合、すなわち、比較器１１の出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮが両方ともＨレベルの場合、ＳＲラッチ回路１２の内部状態は変化せず、出力信号ＣＯＭＰＯＵＴの論理レベルは変化しない。クロック信号ＣＬＫＣＯＭＰがアサートされると、比較器１１は、差動入力信号ＤＡＣＯＵＴＰに応じた差動信号ＬＡＴＣＨＯＵＴをＳＲラッチ回路１２に出力する。比較器１１の入力正相信号ＤＡＣＯＵＴＰが入力逆相信号ＤＡＣＯＵＴＮよりも大きいとき、出力正相信号ＬＡＴＣＨＯＵＴＰはＨレベルのまま維持され、出力逆相信号ＬＡＴＣＨＯＵＴＮはＬレベルに変化する。このとき、ＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴはＬレベルになる。比較器１１の入力正相信号ＤＡＣＯＵＴＰが入力逆相信号ＤＡＣＯＵＴＮよりも小さいとき、出力正相信号ＬＡＴＣＨＯＵＴＰはＬレベルに変化し、出力逆相信号ＬＡＴＣＨＯＵＴＮはＨレベルのまま維持される。このとき、ＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴはＨレベルになる。
　２－３．図３の変形例
　図３の比較器１１において、電源ノードＶＤＤと接地ノードＶＳＳとを入れ替え、各ＰＭＯＳトランジスタをＮＭＯＳトランジスタに変更し、各ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更するようにしてもよい。この場合、ＳＲラッチ回路１２は、インバータＩＮＶ１，ＩＮＶ２を含まずにＮＯＲゲートＮＲ１，ＮＲ２のみによって構成される。
　上記の構成の場合、比較器１１には、クロック信号ＣＬＫＣＯＭＰの論理レベルを反転した信号が入力される。クロック信号ＣＬＫＣＯＭＰがネゲートされているとき、比較器１１の出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮは共にＬレベルになる。クロック信号ＣＬＫＣＯＭＰがアサートされると、比較器１１は差動入力信号ＤＡＣＯＵＴに応じて出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮの一方がＨレベルに変化する。この差動出力信号ＬＡＴＣＨＯＵＴの変化に応答して、ＳＲラッチ回路１２の内部状態が変化する。
　３．制御回路
　再び図２を参照して、制御回路１３は、比較器１１の出力が確定したか否かを判定するための論理ゲート（ＮＡＮＤゲート）１５と、制限時間判定回路１６と、論理ゲート（ＯＲゲート）１７と、クロック生成回路１８と、逐次比較制御回路２０とを含む。
　３－１．論理ゲート（ＮＡＮＤゲート）１５
　論理ゲート１５は、比較器１１の出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮのＮＡＮＤ演算を行なう２入力ＮＡＮＤ回路である。クロック信号ＣＬＫＣＯＭＰがネゲートされているとき、比較器１１の出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮは共にＨレベルであるので、論理ゲート１５の出力信号Ｍａｉｎ＿ｉｎはＬレベルになる。クロック信号ＣＬＫＣＯＭＰがアサートされ、比較器１１の出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮのＮＡＮＤの一方がＬレベルに変化すると（すなわち、比較器１１の出力が確定すると）、論理ゲート１５の出力信号Ｍａｉｎ＿ｉｎはＨレベルに変化する。実施の形態１では、論理ゲートの出力信号Ｍａｉｎ＿ｉｎをＨアクティブとしている。
　以上をまとめると、論理ゲート１５は、比較器１１の出力が確定したか否かを判定する判定部として機能する。比較器１１の出力が確定すると、論理ゲート１５の出力信号（判定信号）Ｍａｉｎ＿ｉｎはＬレベルからＨレベルに変化する（アサートされる）。
　なお、上記２－３で説明したように、リセット状態の比較器１１の出力信号ＬＡＴＣＨＯＵＴＰ，ＬＡＴＣＨＯＵＴＮが共にＬレベルのときには、論理ゲート１５は、たとえばＯＲゲートによって構成される。
　３－２．制限時間判定回路
　制限時間判定回路１６は、クロック信号ＣＬＫＣＯＭＰがアサートされてから制限時間が経過すると、出力信号Ｓｕｂ＿ｉｎをＬレベルからＨレベルに切替える（実施の形態１では、制限時間判定回路１６の出力信号Ｓｕｂ＿ｉｎをＨアクティブと定める）。すなわち、制限時間判定回路１６は、クロック信号ＣＬＫＣＯＭＰがアサートされてから制限時間が経過したか否かを判定する判定部として機能する。制限時間が経過すると、制限時間判定回路１６の出力信号（判定信号）Ｓｕｂ＿ｉｎはＬレベルからＨレベルに変化する（アサートされる）。
　制限時間判定回路１６は、クロック信号ＣＬＫＣＯＭＰがネゲートされると、逐次比較制御回路２０の動作に影響を及ぼさないようにするために、出力信号Ｓｕｂ＿ｉｎを即座にＬレベルに戻す（ネゲートする）。
　３－３．論理ゲート（ＯＲゲート）１７
　論理ゲート（ＯＲゲート）１７は、論理ゲート１５の出力信号Ｍａｉｎ＿ｉｎと制限時間判定回路１６の出力信号Ｓｕｂ＿ｉｎの少なくとも一方がアサートされたときに出力信号ＶＡＬＩＤをアサートする（実施の形態１では、ＶＡＬＩＤ信号をＨアクティブと定める）。
　一般に、サンプリングされた入力信号ＶＩＮとＤＡ変換された比較コードＣＣとの電位差（すなわち、比較器１１の入力電位差）の絶対値が小さくなるにつれて、比較器１１の出力が確定するまでの時間が長くなる。入力電位差の絶対値が非常に小さい場合において全ビットのＡＤ変換が完了しなくなるような事態を避けるために、上記の制限時間が設定されている。比較器１１の出力が確定しなくても、クロック信号ＣＬＫＣＯＭＰがアサートされてから（すなわち、比較器１１が比較動作を開始してから）制限時間が経過するとＶＡＬＩＤ信号がアサートされる。このＶＡＬＩＤ信号に応答してクロック生成回路１８および逐次比較制御回路２０は、次のサイクルに進む。
　制限時間は、ＡＤ変換のビット精度に応じて、次のサンプリング期間が開始するまでの間に、必要な回数の比較動作が全て完了するように決定される。もしくは、比較器１１に入力される差動信号ＤＡＣＯＵＴの絶対値がＡＤ変換器の量子化誤差（±０．５×ＬＳＢ、ただし、ＬＳＢ：Least　Significant　Bit）の絶対値よりも小さい場合には、次のサイクルに進むように制限時間を決定してもよい。
　３－４．クロック生成回路
　サンプリング期間を示すクロック信号ＣＬＫＩＮがネゲートされたこと（実施の形態１の場合、ＨレベルからＬレベルに切替わったこと）に応答して、クロック生成回路１８は、比較器１１に出力するクロック信号ＣＬＫＣＯＭＰをアサートする（ＬレベルからＨレベルに切替える）。これによって、比較器１１による最初の比較動作が開始される。この時点ではＶＡＬＩＤ信号はネゲートされている（Ｌレベルである）。
　クロック生成回路１８は、ＶＡＬＩＤ信号がアサートされたこと（ＬレベルからＨレベルへの切替わること）を検知してから所定時間が経過するとクロック信号ＣＬＫＣＯＭＰをネゲートする（Ｌレベルに切替える）。これによって、比較器１１がリセット状態に切替わる。
　クロック生成回路１８は、クロック信号ＣＬＫＣＯＭＰをネゲートしてから所定時間が経過するとクロック信号ＣＬＫＣＯＭＰをアサートする（Ｈレベルに切替える）。これによって、次サイクルの比較動作が開始される。
　３－５．逐次比較制御回路
　逐次比較制御回路２０は、ＶＡＬＩＤ信号がアサートされたことを検知すると、ＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴに基づいて比較コードＣＣを更新する。すなわち、逐次比較制御回路２０は、制限時間が経過する前に比較器１１の出力が確定した場合には、ＳＲラッチ回路１２に保持されている確定後の比較器１１の比較結果に基づいて、次のサイクルで用いられる比較コードＣＣを生成する。逐次比較制御回路２０は、比較器１１の出力が確定する前に制限時間が経過した場合には、ＳＲラッチ回路１２に保持されている前回の比較結果を今回の比較結果として用いて（すなわち、比較器１１の現時点の出力に基づかずに）次のサイクルで用いられる比較コードＣＣを生成する。
　なお、図５で後述するように、比較器１１の出力が確定する前に制限時間が経過したとしても、制限時間を適切に設定すれば、最終的なＡＤ変換誤差は１ＬＳＢ程度である。
　図２に示すように、逐次比較制御回路２０は、より詳細には、シフトレジスタ２１と、ビットレジスタ２２と、ラッチ回路２３と、遅延回路２４とを含む。シフトレジスタ２１の値は、ＶＡＬＩＤ信号に応答して更新される。シフトレジスタ２１の各ビットはＳｔａｔｅ信号に対応する。Ｓｔａｔｅ信号は何サイクル目の比較動作が行なわれているかの情報を表わす。ビットレジスタ２２の値は、各サイクルごとにＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴに基づいて更新される。ビットレジスタ２２の内容は、比較コードＣＣとしてＤＡ変換器１４に出力されるとともに、ラッチ回路２３に保持される。クロック信号ＣＬＫＩＮが立ち下がることによってサンプリング期間が終了してから、遅延回路２４によって決まる所定時間が経過したとき、ラッチ回路２３に保持されているデジタル値がＡＤ変換出力として出力される。
　［ＡＤ変換器の動作］
　図４は、図２のＡＤ変換器の各部の信号波形の一例を模式的に示す図である。図４では、上から順に、クロック信号ＣＬＫＩＮ、クロック信号ＣＬＫＣＯＭＰ、比較器１１の出力信号ＬＡＴＣＨＯＵＴ、論理ゲート１５の出力信号Ｍａｉｎ＿ｉｎ、制限時間判定回路１６の出力信号Ｓｕｂ＿ｉｎ、ＶＡＬＩＤ信号、およびＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴが示されている。出力信号ＣＯＭＰＯＵＴはＨレベルまたはＬレベルの値を示す１ビットの信号であるが、図４では、Ｈレベルの場合とＬレベルの場合とが重ねて示されている。図４には、さらに、シフトレジスタ２１の第１番目と第２番目のビットに対応するＳｔａｔｅ信号、比較コードＣＣ、およびＤＡ変換器１４の出力信号が示されている。図４では図示されていないが、ＤＡ変換器１４の出力は、実際には比較コードＣＣの値に応じて変化する。以下、図２、図４を参照して、ＡＤ変換器１０の動作について総括的に説明する。
　時刻ｔ１～ｔ２の期間で、クロック信号ＣＬＫＩＮがＨレベルになる。この期間で差動入力信号ＶＩＮＰ，ＶＩＮＮがサンプリングされる。
　時刻ｔ２でクロック信号ＣＬＫＩＮがＬレベルに立ち下がると、ＤＡ変換器１４の出力信号ＤＡＣＯＵＴＰ，ＤＡＣＯＵＴＮが比較器１１に入力される。さらに、クロック信号ＣＬＫＩＮの立下がりに応答して、クロック生成回路１８は、クロック信号ＣＬＫＣＯＭＰをＨレベルに切替える（時刻ｔ３）。クロック信号ＣＬＫＣＯＭＰがＨレベルに切替わると、比較器１１は第１サイクルでの比較動作を開始する。
　次の時刻ｔ４に、比較器１１から出力される正相信号ＬＡＴＣＨＯＵＴＰおよび逆相信号ＬＡＴＣＨＯＵＮのうちの一方がＬレベルに変化する（すなわち、比較器１１の出力が確定する）。比較器１１の出力信号ＬＡＴＣＨＯＵＴの変化に応答して、論理ゲート１５の出力信号Ｍａｉｎ＿ｉｎがＨレベルに切替わり、さらにＶＡＬＩＤ信号がＨレベルに切替わる（時刻ｔ５）。第１サイクルでは、比較器１１の出力が確定するタイミング（時刻ｔ４）は、クロック信号ＣＬＫＣＯＭＰが立ち上がってから制限時間ＴＰ１が経過した時刻である時刻ｔ６よりも前である。
　時刻ｔ５におけるＶＡＬＩＤ信号の立上がりに応答して、第１番目のＳｔａｔｅ信号がＨレベルに切替わる。さらに、比較器１１の出力信号ＬＡＴＣＨＯＵＴの変化に応答して、ＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴが変化する。逐次比較制御回路２０は、ＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴに基づいて比較コードＣＣを更新する。
　クロック生成回路１８は、ＶＡＬＩＤ信号がＨレベルに切替わった時刻ｔ５から所定時間ＴＰ２が経過すると、クロック信号をＬレベルに切替える（時刻ｔ７）。クロック生成回路１８は、さらに、クロック信号ＣＬＫＣＯＭＰをＬレベルに切替えてから所定時間ＴＰ３が経過するとクロック信号ＣＬＫＣＯＭＰをＨレベルに切替える（時刻ｔ８）。クロック信号ＣＬＫＣＯＭＰがＨレベルに切替わると、比較器１１は次の第２サイクルでの比較動作を開始する。
　次の時刻ｔ９に、クロック信号ＣＬＫＣＯＭＰが立ち上がってから制限時間ＴＰ１が経過し、制限時間判定回路１６の出力信号Ｓｕｂ＿ｉｎがＨレベルに切替わる。これによってＶＡＬＩＤ信号がＨレベルに切替わる（時刻ｔ１０）。第２サイクルでは、制限時間ＴＰ１が経過した時刻ｔ９よりも後である時刻ｔ１１に、比較器１１の出力が確定する。
　時刻ｔ１０におけるＶＡＬＩＤ信号の立上がりに応答して、第２番目のＳｔａｔｅ信号がＨレベルに切替わる。逐次比較制御回路２０は、ＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴに応じて比較コードＣＣを更新するが、この時点では、ＳＲラッチ回路１２の出力信号ＣＯＭＰＯＵＴは変化していない。すなわち、逐次比較制御回路２０は、前回の比較器１１の比較結果を今回の比較結果として用いて比較コードＣＣを更新する。
　以下同様に、クロック生成回路１８は、ＶＡＬＩＤ信号がＨレベルに切替わった時刻ｔ１０から所定時間ＴＰ２が経過すると、クロック信号をＬレベルに切替える（時刻ｔ１２）。クロック生成回路１８は、クロック信号ＣＬＫＣＯＭＰをＬレベルに切替えてから所定時間ＴＰ３が経過するとクロック信号ＣＬＫＣＯＭＰをＨレベルに切替える（時刻ｔ１３）。クロック信号ＣＬＫＣＯＭＰがＨレベルに切替わると、比較器１１は次の第３サイクルでの比較動作を開始する。
　［ＡＤ変換の具体例］
　図５は、実施の形態１のＡＤ変換器による変換動作を説明するための図である。図５に示す例では、２分探索方式による５ビットのＡＤ変換の例が示されている。入力信号ＶＩＮの値を１０進数で８．１であるとする。図２、図５を参照して、まず、比較動作に制限時間が設けられていない場合について説明する。
　第１番目のサイクルでは、逐次比較制御回路２０は、比較コードを“１００００”に設定する。比較器１１による比較の結果、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で１６）のほうが大きいので、逐次比較制御回路２０は、最上位ビット（ＭＳＢ：Most　Significant　Bit）の値を“０”に確定し、次の第２番目のサイクルにおける比較コードを“０１０００”に設定する。
　第２番目のサイクルでは、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で８）のほうが小さいので、逐次比較制御回路２０は、第２番目のビットの値を“１”に確定し、次の第３番目のサイクルにおける比較コードを“０１１００”に設定する。
　第３番目のサイクルでは、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で１２）のほうが大きいので、逐次比較制御回路２０は、第３番目のビットの値を“０”に確定し、次の第４番目のサイクルにおける比較コードを“０１０１０”に設定する。
　第４番目のサイクルでは、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で１０）のほうが大きいので、逐次比較制御回路２０は、第４番目のビットの値を“０”に確定し、次の第５番目のサイクルにおける比較コードを“０１００１”に設定する。
　第５番目のサイクルでは、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で９）のほうが大きいので、逐次比較制御回路２０は、最下位ビット（ＬＳＢ）の値を“０”に確定し、最終的なＡＤ変換値を“０１０００”に確定する。
　次に、比較動作に制限時間が設けられている場合について説明する。具体的には、上記の第２番目のサイクルにおいて、比較器１１の出力が確定する前に制限時間が経過し、図２の制限時間判定回路１６の出力信号Ｓｕｂ_ｉｎがアサートされたとする。この場合、逐次比較制御回路２０は、第２番目のビットの値を１つ前のビットである最上位ビットと同じ値である“０”に確定し、次の第３番目のサイクルの比較コードを“００１００”に設定する。
　第３番目のサイクルでは、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で４）のほうが小さいので、逐次比較制御回路２０は、第３番目のビットの値を“１”に確定し、次の第４番目のサイクルにおける比較コードを“００１１０”に設定する。
　第４番目のサイクルでは、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で６）のほうが小さいので、逐次比較制御回路２０は、第４番目のビットの値を“１”に確定し、次の第５番目のサイクルにおける比較コードを“００１１１”に設定する。
　第５番目のサイクルでは、入力信号（８．１）よりも比較コードのＤＡ変換値（１０進数で７）のほうが小さいので、逐次比較制御回路２０は、最下位ビット（ＬＳＢ）の値を“１”に確定し、最終的なＡＤ変換値を“００１１１”に確定する。
　上記のように、比較動作に制限時間が設けられている場合と、設けられていない場合とで、ＡＤ変換値の差は１ＬＳＢでしかない。公知の冗長サイクルの技術を用いてさらに１～２回の比較動作を行なえば、最下位ビットの値まで正確に決定することができる。
　なお、比較器１１の出力が確定する前に制限時間が経過した場合には、必ずしも前回の比較結果をそのまま用いる必要はない。上記の例では、第２番目のビットの値を“０”に確定した場合の最終的なＡＤ変換値は“００１１１”になり、第２番目のビットの値を“１”に確定した場合の最終的なＡＤ変換値は“０１０００”になる。したがって、第２番目のビットの値を“０”および“１”のいずれに確定したとしても、最終的なＡＤ変換値の差は１ＬＳＢでしかない。
　［実施の形態１の効果］
　実施の形態１によれば、ＡＤ変換器１０は、比較器１１が比較動作を開始してから制限時間が経過したときには、比較器１１の出力が確定しなくても次のサイクルに進むように動作する。この結果、あるサイクルでの比較器１１の入力電圧の差（または差動入力信号の値）の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなＡＤ変換値を得ることができる。
　＜実施の形態２＞
　図６は、実施の形態２によるＡＤ変換器の一部の構成を示す図である。実施の形態２によるＡＤ変換器１０Ａは、図２の制限時間判定回路１６をより具体的な構成に変更したものである。図６を参照して、制限時間判定回路１６Ａは、遅延回路３０と論理ゲート（ＡＮＤゲート）３１とを含む。
　遅延回路３０は、クロック信号ＣＬＫＣＯＭＰの立上がりおよび立下がりの両方のタイミングを遅延させる。遅延回路３０の遅延時間は、実施の形態１で説明した制限時間ＴＰ１に相当する。遅延回路３０の遅延時間は、ＡＤ変換器１０Ａに設けられたレジスタ２９の各ビットの値によって調整することができる。レジスタ２９の内容は、図１のＭＣＵ２から書き換えることができる。
　論理ゲート（ＡＮＤゲート）３１は、クロック信号ＣＬＫＣＯＭＰと遅延回路３０の出力信号とを受ける。クロック信号ＣＬＫＣＯＭＰがアサートされ（Ｈレベル）、かつ、遅延回路３０の出力信号がアサートされている（Ｈレベル）ときに、論理ゲート３１の出力信号Ｓｕｂ＿ｉｎがアサートされる（Ｈレベルになる）。
　その他のＡＤ変換器１０Ａの構成は図２の場合と同じであるので、説明を繰り返さない。図６において図２と同一の部分には同一の参照符号を付している。
　図７は、図６の制限時間判定回路の動作を説明するための図である。図６、図７を参照して、時刻ｔ１でクロック信号ＣＬＫＣＯＭＰがＨレベルに切替わり、時刻ｔ３でクロック信号ＣＬＫＣＯＭＰがＬレベルに切替わったとする。遅延回路３０の出力信号の立上がりおよび立下がりはそれぞれ時刻ｔ２およびｔ４まで遅延する。
　論理ゲート３１の出力信号Ｓｕｂ＿ｉｎは、クロック信号ＣＬＫＣＯＭＰと遅延回路３０の出力信号とに対してＡＮＤ演算を行なったものになる。したがって、制限時間判定回路１６Ａの出力信号Ｓｕｂ＿ｉｎは、クロック信号ＣＬＫＣＯＭＰがアサートされるタイミング（時刻ｔ１）よりも遅延回路３０の遅延時間（制限時間に対応する）だけ遅れて、時刻ｔ２にアサートされる（Ｈレベルに切替わる）。時刻ｔ３においてクロック信号ＣＬＫＣＯＭＰがネゲートされると、制限時間判定回路１６Ａの出力信号Ｓｕｂ＿ｉｎは即座にネゲートされる（Ｌレベルに切替わる）。すなわち、図２で説明した制限時間判定回路１６と同じ動作が実現できている。
　図８は、図６の遅延回路の詳細な構成の一例を示す図である。図８を参照して、遅延回路３０は、直列接続された複数の遅延部ＤＬ１，ＤＬ２，…，ＤＬｎを含む。遅延部ＤＬ１，ＤＬ２，…，ＤＬｎはレジスタ２９のビットにそれぞれ対応する。各遅延部は同様の構成を有しており、レジスタ２９の対応のビットによって遅延時間が制御される。図８では、遅延部ＤＬ１の構成が代表的に示されている。
　遅延部ＤＬ１は、直列接続されたインバータ４０～４３と、スイッチ素子（たとえば、ＭＯＳトランジスタ）４５，４６と、インバータ４４とを含む。スイッチ素子４５はインバータ４０～４３と直列に接続され、レジスタ２９の対応するビットの論理値（１または０）に応じてオンまたはオフに切替わる。スイッチ素子４６はインバータ４０～４３をバイパスする経路に設けられ、レジスタ２９の対応するビットの論理値をインバータ４４によって反転させた値に応じてオンまたはオフに切替わる。したがって、レジスタ２９の対応するビットの値に応じて、インバータ４０～４３を経由する経路とインバータ４０～４３をバイパスする経路とに切替えることができる。
　以上の実施の形態２のＡＤ変換器１０Ａによれば、実施の形態１の場合と同様に、あるサイクルでの比較器１１の入力電位差（すなわち、差動入力信号ＤＡＣＯＵＴの値）の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなＡＤ変換値を得ることができる。ＡＤ変換器１０Ａに用いられている制限時間判定回路１６Ａは、比較的簡単な回路構成によって実現することができる。
　＜実施の形態３＞
　図９は、実施の形態３によるＡＤ変換器の一部の構成を示す図である。実施の形態３によるＡＤ変換器１０Ｂは、図２の制限時間判定回路１６をより具体的な構成に変更したものである。図９を参照して、制限時間判定回路１６Ｂは、遅延回路３０とＤラッチ回路３２とを含む。
　遅延回路３０は、クロック信号ＣＬＫＣＯＭＰの立上がりおよび立下がりの両方のタイミングを遅延させる。遅延回路３０の構成は、たとえば、図８で説明したものと同じである。遅延回路３０の遅延時間は、ＡＤ変換器１０Ｂに設けられたレジスタ２９の各ビットの値によって調整することができる。レジスタ２９の内容は、図１のＭＣＵ２から書き換えられる。
　Ｄラッチ回路３２の入力端子Ｄおよび反転リセット端子／Ｒにはクロック信号ＣＬＫＣＯＭＰが入力され、クロック端子ＣＫには遅延回路３０の出力信号が入力される。制限時間判定回路１６Ｂの出力信号Ｓｕｂ＿ｉｎは、Ｄラッチ回路３２の出力端子Ｑから出力される。
　上記の制限時間判定回路１６Ｂの構成によれば、クロック信号ＣＬＫＣＯＭＰがＨレベルに立ち上がってから遅延回路３０の遅延時間（制限時間に対応する）が経過した時点で、Ｈレベルのクロック信号ＣＬＫＣＯＭＰが出力信号Ｓｕｂ＿ｉｎとして出力端子Ｑから出力される。クロック信号ＣＬＫＣＯＭＰの立ち下がりエッジでは、反転リセット端子／ＲにＬレベルの信号が入力されることで即座にＬレベルの出力信号Ｓｕｂ＿ｉｎが出力される。すなわち、図２で説明した制限時間判定回路１６と同じ動作が実現できている。
　その他のＡＤ変換器１０Ｂの構成は図２の場合と同じであるので、説明を繰り返さない。図９において図２と同一の部分には同一の参照符号を付している。
　以上の実施の形態３のＡＤ変換器１０Ｂによれば、実施の形態１の場合と同様に、あるサイクルでの比較器１１の入力電位差（すなわち、差動入力信号の値）の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなＡＤ変換値を得ることができる。ＡＤ変換器１０Ｂに用いられている制限時間判定回路１６Ｂは、Ｄラッチ回路を含んでいるのでスキャンテスト用のスキャンチェインを構成することが容易になる。
　＜実施の形態４＞
　図１０は、実施の形態４によるＡＤ変換器の一部の構成を示す図である。実施の形態４によるＡＤ変換器１０Ｃは、図２の制限時間判定回路１６をより具体的な構成に変更したものである。
　図１０を参照して、制限時間判定回路１６Ｃは、比較器１１と同一構成のレプリカ比較器３４と、論理ゲート（ＮＡＮＤゲート）１５と同一構成のレプリカ論理ゲート（ＮＡＮＤゲート）３５とを含む。レプリカ比較器３４は、比較器１１と同様に、クロック信号ＣＬＫＣＯＭＰがネゲートされているときはリセット状態（差動出力信号の正相および逆相は共にＨレベル）になり、クロック信号ＣＬＫＣＯＭＰがアサートされると比較動作を開始する。レプリカ比較器３４の差動出力信号はレプリカ論理ゲート３５に入力され、レプリカ論理ゲート３５の出力信号は、制限時間判定回路１６Ｃの出力信号Ｓｕｂ＿ｉｎとして論理ゲート（ＯＲゲート）１７に入力される。
　レプリカ比較器３４の入力電位差３６は、比較器１１が判定しなければならない最小の電位差に設定する。たとえば、入力電位差３６はＡＤ変換器のＬＳＢの０．５倍に設定される。この最小電位差（０．５ＬＳＢ）よりも小さな電位差は、量子化誤差よりも小さくなるので比較器１１によって判別できなくても構わない。ＤＡ変換器１４が抵抗ラダーを含む場合には、抵抗ラダーの１タップをさらに抵抗分割することによって、０．５ＬＳＢの入力電位差３６を容易に取り出すことができる。
　上記の構成の制限時間判定回路１６Ｃによれば、次のサイクルに進むか否かの基準となる制限時間は、レプリカ比較器３４の入力電位差３６（たとえば、０．５ＬＳＢ）に応じて決まる。具体的に、比較器１１の差動入力信号ＤＡＣＯＵＴの絶対値がレプリカ比較器３４の入力電位差３６（０．５ＬＳＢ）より大きい場合には、制限時間判定回路１６Ｃの出力信号Ｓｕｂ＿ｉｎがアサートされる前に（すなわち、制限時間が経過する前に）比較器１１の出力が確定する。逆に、比較器１１の差動入力信号ＤＡＣＯＵＴの絶対値がレプリカ比較器３４の入力電位差３６（０．５ＬＳＢ）より小さい場合には、比較器１１の出力が確定する前に、制限時間判定回路１６Ｃの出力信号Ｓｕｂ＿ｉｎがアサートされる（すなわち、制限時間が経過する）。
　その他のＡＤ変換器１０Ｃの構成は図２の場合と同じであるので、説明を繰り返さない。図１０において図２と同一の部分には同一の参照符号を付している。
　以上の実施の形態４のＡＤ変換器１０Ｃによれば、実施の形態１の場合と同様に、あるサイクルでの比較器１１の入力電位差（すなわち、差動入力信号の値）の絶対値が非常に小さくなった場合でも所望の時間内に誤差の小さなＡＤ変換値を得ることができる。特に、制限時間は、レプリカ比較器３４の入力電位差３６に応じて決まるので、実施の形態２、３のような遅延回路３０の遅延時間の調整を必要としない。
　＜実施の形態５＞
　図１１は、実施の形態５によるＡＤ変換器の一部の構成を示す図である。実施の形態５によるＡＤ変換器１０Ｄは、図６のＡＤ変換器１０Ａを変形したものである。具体的には、図１１のＡＤ変換器１０Ｄは、ＮＡＮＤゲート１５に代えて排他的論理和（ＥＸ－ＯＲ：Exclusive　OR）ゲート１５Ａが設けられている点で図６のＡＤ変換器１０Ａと異なる。
　図６のＡＤ変換器１０Ａでは、比較器１１の差動出力信号ＬＡＴＣＨＯＵＴのコモン電圧が変化することにより、正相信号ＬＡＴＣＨＯＵＴＰおよび逆相信号ＬＡＴＣＨＯＵＴＮが共にＬレベルになった場合には、論理ゲート（ＮＡＮＤゲート）１５の出力信号Ｍａｉｎ＿ｉｎがアサートされ、この結果、ＶＡＬＩＤ信号がアサートされてしまうという問題があった。これに対して、図１１のＡＤ変換器１０Ｄでは、比較器１１の差動出力信号ＬＡＴＣＨＯＵＴのコモン電圧が変化することにより、正相信号ＬＡＴＣＨＯＵＴＰおよび逆相信号ＬＡＴＣＨＯＵＴＮが共にＬレベルになったとしても、論理ゲート（ＥＸ－ＯＲゲート）１５Ａの出力信号Ｍａｉｎ＿ｉｎおよびＶＡＬＩＤ信号はネゲートのまま維持される。
　その他のＡＤ変換器１０Ｄの構成は図６の場合と同じであるので、説明を繰り返さない。図１１において図６と同一の部分には同一の参照符号を付している。なお、図２、図９、図１０に示したＡＤ変換器１０，１０Ｂ，１０Ｃにおいても、ＮＡＮＤゲート１５に代えてＥＸ－ＯＲゲートを用いることができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　１　半導体装置、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ　ＡＤ変換器、１１　比較器、１２　ＳＲラッチ回路、１３　制御回路、１４　ＤＡ変換器、１５　論理ゲート（ＮＡＮＤゲート）、１５Ａ　論理ゲート（排他的論理和ゲート）、１６，１６Ａ，１６Ｂ，１６Ｃ　制限時間判定回路、１７　ＯＲゲート、１８　クロック生成回路、２０　逐次比較制御回路、２９　レジスタ、３０　遅延回路、３２　Ｄラッチ回路、３４　レプリカ比較器、３５　レプリカ論理ゲート、ＣＬＫＣＯＭＰ　クロック信号、ＴＰ１　制限時間、ＶＩＮ（ＶＩＮＰ，ＶＩＮＮ）　アナログ入力信号、ＣＣ　比較コード、Ｍａｉｎ＿ｉｎ　ＮＡＮＤゲート（ＥＸ－ＯＲゲート）の出力信号、Ｓｕｂ＿ｉｎ　制限時間判定回路の出力信号。

Claims (12)

  1. 　逐次比較型のＡＤ（Analog-to-Digital）変換器であって、
    　比較コードをＤＡ（Digital-to-Analog）変換するＤＡ変換器と、
    　アナログ入力信号とＤＡ変換された前記比較コードとを比較する比較器と、
    　前記比較器が比較動作を開始してから制限時間が経過する前に前記比較器の出力が確定した場合には、確定された前記比較器の出力に基づいて前記比較コードを更新し、前記比較器の出力が確定する前に前記制限時間が経過した場合には、前記比較器の現時点の出力に基づかずに前記比較コードを更新する制御回路とを備えた、ＡＤ変換器。
  2. 　前記制御回路は、
    　前記比較器の出力が確定したときにアサートされる第１の判定信号を出力する第１の判定部と、
    　前記比較器が比較動作を開始してから前記制限時間が経過したときにアサートされる第２の判定信号を生成する第２の判定部と、
    　前記第１および第２の判定信号の少なくとも一方がアサートされたときに、前記比較コードを更新する第１の制御部とを含む、請求項１に記載のＡＤ変換器。
  3. 　前記比較器は、クロック信号がアサートされたときに比較動作を開始し、
    　前記制御回路は、前記クロック信号を生成する第２の制御部をさらに含み、
    　前記第２の制御部は、前記第１および第２の判定信号の少なくとも一方がアサートされたことに応答して前記クロック信号をネゲートし、前記クロック信号をネゲートしてから所定時間が経過したときに前記クロック信号をアサートするように構成されている、請求項２に記載のＡＤ変換器。
  4. 　前記第２の判定部は、前記クロック信号がネゲートされたときに前記第２の判定信号をネゲートする、請求項３に記載のＡＤ変換器。
  5. 　前記第２の判定部は、
    　前記クロック信号の立上がりおよび立下がりの両方のタイミングを前記制限時間だけ遅延させる遅延回路と、
    　前記クロック信号がアサートされ、かつ、前記遅延回路の出力信号がアサートされているときにアサートされる前記第２の判定信号を生成する第１の論理ゲートとを含む、請求項４に記載のＡＤ変換器。
  6. 　前記第２の判定部は、
    　前記クロック信号の立上がりおよび立下がりの両方のタイミングを前記制限時間だけ遅延させる遅延回路と、
    　前記クロック信号を受ける入力端子、前記クロック信号を受ける反転リセット端子、前記遅延回路の出力信号を受けるクロック端子、および前記第２の判定信号を出力する出力端子を有するＤラッチ回路とを含む、請求項４に記載のＡＤ変換器。
  7. 　前記遅延回路の遅延時間はレジスタの設定値に応じて調整可能である、請求項５または６に記載のＡＤ変換器。
  8. 　前記比較器は、
    　正相信号および逆相信号からなる差動信号によって比較結果を出力し、
    　前記クロック信号がネゲートされているとき、前記正相信号および前記逆相信号の両方を第１の論理レベルに固定し、
    　前記クロック信号がアサートされると、前記正相信号および前記逆相信号の一方を第２の論理レベルに変化させることによって出力を確定するように構成されており、
    　前記第１の判定部は、前記第１の判定信号を生成する第２の論理ゲートを含み、
    　前記第２の論理ゲートは、前記正相信号および前記逆相信号のいずれか一方が前記第１の論理レベルであり他方が前記第２の論理レベルであるとき前記第１の判定信号をアサートする、請求項３に記載のＡＤ変換器。
  9. 　前記第２の判定部は、
    　所定の入力電圧が入力され、前記クロック信号がアサートされると入力電圧に応じた差動出力信号を出力する、前記比較器と同一構成のレプリカ比較器と、
    　前記レプリカ比較器の差動出力信号に基づいて前記第２の判定信号を生成する、前記第２の論理ゲートと同一構成のレプリカ論理ゲートとを含み、
    　前記制限時間は、前記レプリカ比較器の入力電圧に応じて決まる、請求項８に記載のＡＤ変換器。
  10. 　前記レプリカ比較器の入力電圧は、前記ＡＤ変換器の最下位ビットに対応する電圧の１／２に等しい、請求項９に記載のＡＤ変換器。
  11. 　前記第２の論理ゲートは、排他的論理和ゲートを含む、請求項８に記載のＡＤ変換器。
  12. 　前記ＡＤ変換器は、さらに、前記比較器からの前記正相信号および前記逆相信号が入力されるＳＲラッチ回路を備え、
    　前記ＳＲラッチ回路の内部状態は、前記正相信号および前記逆相信号が共に前記第１の論理レベルのとき変化せず、前記正相信号および前記逆相信号の一方が前記第２の論理レベルに変化したことに応答してセット状態またはリセット状態に変化し、
    　前記第１の制御部は、前記ＳＲラッチ回路の出力信号に基づいて前記比較コードを生成する、請求項８に記載のＡＤ変換器。
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