KR101199574B1 - 아날로그 디지털 변환기 - Google Patents

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Abstract

아날로그 디지털 변환기는 첫 번째 단에 해당하는 제1 래치열, 두 번째 단에 해당하는 제2 래치열 및 제2 래치열의 출력 신호를 인코딩하여 디지털 신호를 생성하는 디지털 처리부를 포함한다. 이때, 제1 래치열은 아날로그 입력 신호와 기준 전압을 입력받아 제1 클록 신호에 동기하여 동작하는 복수의 제1 래치를 포함하고, 제2 래치열은 복수의 제1 래치의 출력 신호를 각각 입력받아 제1 기준 클록을 지연시킨 제2 클록 신호에 동기하여 동작하는 복수의 제2 래치와 인터폴레이션 기법으로 복수의 제1 래치 중 이웃하는 두 래치의 출력 신호를 입력받아 제2 클록 신호에 동기하여 동작하는 복수의 제3 래치를 포함한다.

Description

아날로그 디지털 변환기{ANALOG TO DIGITAL CONVERTER}
본 발명은 아날로그 디지털 변환기에 관한 것이다.
아날로그 디지털 변환기(Analog to Digital Converter, 이하 "ADC"라 함) 는 아날로그 신호를 디지털 신호로 변환시키는 장치로서, 디스플레이 장치, 컴퓨터, 가전기기 및 통신 시스템 등과 같은 광범위한 분야에서 사용되고 있다. 특히, 멀티미디어 서비스의 대중화에 따라 영상 신호 처리 분야에서 그 중요성이 높아지고 있다.
ADC의 일 예로, 고속 처리에 적합한 구조의 플래시 ADC는 복수의 비교기를 사용하여 아날로그 입력 신호에 대응하는 아날로그 입력 전압을 여러 개의 저항으로 나눈 기준 전압과 그 레벨을 비교하고, 복수의 래치를 사용하여 대응하는 비교기의 출력을 래치한 후 이를 인코딩함으로써, 아날로그 입력 신호를 디지털 신호로 변환한다. 이러한 ADC는 n 비트의 디지털 출력을 위해서 2n개의 저항과 2n-1개의 비교기 및 2n-1개의 래치를 필요로 한다. 이와 같이, 비교기의 수는 해상도 n 비트에 대해 2n개의 지수 함수에 비례하여 증가하기 때문에 높은 해상도를 요구하는 ADC의 경우, 많은 수의 비교기에 의해 면적 및 전력 소모가 커지는 문제점이 있다.
한편, ADC의 다른 일 예로, 디지털 출력 비트 수의 증가에 따라 지수적으로 늘어나는 비교기의 수를 줄이기 위해, 인터폴레이션(Interpolation) 기법을 적용한 ADC가 있다.
도 1은 종래 인터폴레이팅(Interpolating) 플래시 ADC를 나타낸 도면이다.
도 1을 참고하면, 인터폴레이팅(Interpolating) 플래시 ADC는 아날로그 입력 전압과 기준 전압(V1, V2)의 차를 증폭하는 두 비교기(101, 102)의 차동 출력 신호를 수신하는 두 래치(201, 202) 사이에 두 비교기(101, 102)의 차동 출력 신호를 입력받는 중간 래치(20m)를 포함한다. 즉, 중간 래치(20m)의 입력으로 두 비교기(101, 102)의 차동 출력 신호를 이용한다. 이와 같이, 중간 래치(20m)의 입력으로 두 비교기(101, 102)의 차동 출력 신호를 이용하면, 기준 전압(V1, V2) 사이의 새로운 중간 기준 전압 Vm(=V1+V2/2)}이 생성된다. 즉, 중간 기준 전압 Vm과 아날로그 입력 전압의 차를 증폭하여 출력하는 비교기 없이도 중간 래치(20m)는 중간 기준 전압 Vm에서 영점 교차하는 신호를 래치할 수 있다.
결과적으로, 이러한 인터폴레이션 기법을 적용하면, 비교기의 개수를 줄이면서도 앞서 설명한 플래시 ADC와 동일한 해상도를 구현할 수가 있다. 그런데, 비교기는 바이어스 전류원에 의해 정적 전류(Static current)가 흐른다. 따라서, 비교기의 개수가 줄어든다 하여도 여전히 전력 소모가 큰 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 전력 소모를 줄일 수 있는 아날로그 디지털 변환기를 제공하는 것이다.
본 발명의 실시 예에 따르면, 아날로그 입력 신호를 디지털 신호로 변환하는 장치가 제공된다. 이러한 아날로그 디지털 변환기는 복수의 제1 래치, 복수의 제2 래치, 적어도 하나의 제3 래치, 그리고 디지털 처리부를 포함한다. 복수의 제1 래치는 상기 아날로그 입력 신호에 대응하는 아날로그 입력 전압과 각 기준 전압을 래치하고, 래치한 두 전압 차이를 증폭하여 제1 차동 출력 신호쌍을 출력한다. 복수의 제2 래치는 상기 복수의 제1 래치의 제1 차동 출력 신호쌍을 각각 래치하고, 래치한 제1차동 출력 신호쌍의 전압 차이를 각각 증폭하여 제2 차동 출력 신호쌍을 출력한다. 적어도 하나의 제3 래치는 상기 복수의 제1 래치 중 이웃하는 두 래치의 제1 차동 출력 신호쌍을 래치하고, 래치한 두 래치의 제1 차동 출력 신호쌍의 전압 차이를 증폭하여 제3 차동 출력 신호쌍을 출력한다. 그리고 디지털 처리부는 상기 제2 및 제3 차동 출력 신호쌍을 인코딩한다.
본 발명의 다른 실시 예에 따른 아날로그 디지털 변환기는 제1 래치열, 제2 래치열, 그리고 디지털 처리부를 포함한다. 제1 래치열은 상기 아날로그 입력 신호와 각 기준 전압을 입력받아 제1 기준 클록에 동기하여 동작하는 제1 래치 및 제2 래치를 포함한다. 제2 래치열은 상기 제1 래치 및 제2 래치의 출력 신호를 직접 입력받아 상기 제1 기준 클록을 지연시킨 제2 기준 클록에 동작하는 제3 래치 및 제4 래치와, 상기 제1 래치 및 제2 래치의 출력 신호를 이용한 인터폴레이션 기법을 사용하여 상기 제2 기준 클록에 동기하여 동작하는 적어도 하나의 제5 래치를 포함한다. 그리고 디지털 처리부는 상기 제2 래치열의 출력 신호를 인코딩하여 디지털 신호를 생성한다.
본 발명의 실시 예에 의하면, 비교기 대신에 래치를 사용함으로써, 비교기의 바이어스 전류원에 의해 발생하는 정적 전류(Static current)의 소모를 제거할 수 있다. 이로 인해, 전력 소모를 줄일 수 있다.
또한, 래치는 바이어스 전류원을 필요치 않으므로, 아날로그 디지털 변환기의 크기를 줄일 수 있다.
도 1은 종래 인터폴레이팅(Interpolating) 플래시 ADC를 나타낸 도면이고,
도 2 및 도 3은 각각 본 발명의 제1 및 제2 실시 예에 따른 아날로그 디지털 변환기를 나타낸 도면이고,
도 4 및 도 5는 각각 래치의 출력 특성을 나타낸 도면이고,
도 6 및 도 7은 각각 본 발명의 제3 및 제4 실시 예에 따른 아날로그 디지털 변환기를 나타낸 도면이고,
도 8 및 도 9는 각각 래치의 일 예를 나타낸 회로도이고,
도 10은 도 2에 도시된 기준 클록 생성부를 개략적으로 나타낸 도면이고,
도 11은 도 10의 기준 클록 생성부에 의해 생성되는 기준 클록을 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 아날로그 디지털 변환기에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2 및 도 3은 각각 본 발명의 제1 및 제2 실시 예에 따른 아날로그 디지털 변환기를 나타낸 도면이다. 또한, 도 4 및 도 5는 각각 래치의 출력 특성을 나타낸 도면이다. 도 3에서는 설명의 편의상 인터폴레이션 기법을 사용하는 하나의 래치만을 도시하였다.
도 2를 참고하면, 아날로그 디지털 변환기(100)는 제1 래치열(110), 기준 전압 생성부(120), 제2 래치열(130), 기준 클록 생성부(140) 및 디지털 처리부(150)를 포함한다.
제1 래치열(110)은 복수의 래치(1101~110n)를 포함한다. 이들 래치(1101~110n)는 아날로그 입력 신호에 대응하는 아날로그 입력 전압(Vin)과 기준 전압(V1~Vn)의 차를 증폭하여 디지털 레벨로 변환한다.
아날로그 입력 전압(Vin)은 각 래치(1101~110n)의 입력 단자(+)로 입력되고, 아날로그 입력 전압(Vin)과 비교되는 기준 전압(V1~Vn)은 각 래치(1101~110n)의 입력 단자(-)로 입력된다. 이들 래치(1101~110n)는 기준 클록(CLK1)에 동기하여 아날로그 입력 전압(Vin)과 기준 전압(V1~Vn)을 래치하고, 래치한 아날로그 입력 전압(Vin)과 기준 전압(V1~Vn)의 차를 각각 증폭하여 차동 형태의 신호(이하, "제1 차동 출력 신호쌍"이라 함)(A1+, A1-, …, An+, An-)를 출력한다.
기준 전압 생성부(120)는 기준 전압(V1~Vn)을 생성하고, 래치(1101~110n)의 입력 단자(-)로 기준 전압(V1~Vn)을 입력한다. 이러한 기준 전압 생성부(120)는 두 전압(Vrefp, Vrefn)을 각각 공급하는 전원 사이에 직렬로 연결되어 있는 복수의 저항(R1~Rn)을 포함할 수 있다. 각 래치(1101~110n)의 입력 단자(-)로 입력되는 기준 전압(V1~Vn)은 두 전압(Vrefp, Vrefn) 사이를 복수의 저항(R1~Rn)을 사용하여 나누어진 전압에 해당된다. 이때, 두 전압(Vrefp, Vrefn)은 모두 양의 전압일 수 있고, 두 전압(Vrefp, Vrefn) 중 하나(Vrefp)는 양의 전압이고 나머지 하나(Vrefn)는 음의 전압일 수 있다. 또한, 두 전압(Vrefp, Vrefn) 중 하나는 접지 전압일 수 있다.
제2 래치열(130)은 복수의 래치(1301~130n, ML1~MLm)를 포함한다.
제1 래치열(110)의 래치(1101~110n)의 제1 차동 출력 신호쌍(A1+, A1-, …, An+, An-)은 각각 래치(1301~130n)의 입력 단자(+, -)로 그대로 입력된다. 또한, 제1 래치열(110)의 이웃하는 두 래치 즉, 홀수 번째 래치(1101, …, 110n-1)의 제1 차동 출력 신호쌍 중 하나(A1-, …An -1-)는 래치(ML1~MLm)의 입력 단자(-)로 입력되고, 짝수 번째 래치(1102, …, 110n)의 제1 차동 출력 신호쌍 중 하나(A2+, …An+)는 래치(ML1~MLm)의 입력 단자(+)로 입력된다.
복수의 래치(1301~130n, ML1~MLm)는 기준 클록(CLK2)에 동기하여 입력 단자(+, -)로 입력되는 전압을 래치하고, 래치한 두 전압의 차를 각각 증폭하여 차동 형태의 신호(이하, "제2 차동 출력 신호쌍"이라 함)(L1+, L1-, …, Ln+, Ln-, ML1+, ML1-, …, MLm+, MLm-)를 출력한다.
한편, 도 3에 도시한 바와 같이, 아날로그 디지털 변환기(100a)의 래치(ML1)는 제1 래치열(110)의 이웃하는 두 래치 예를 들면, 래치(1101, 1102)의 제1 차동 출력 신호쌍(A1+, A1-, A2+, A2-)을 모두 입력받을 수도 있다.
도 3에서는 하나의 래치(ML1)만을 도시하였지만, 나머지 래치(ML2~MLm)들도 모두 동일하게 적용될 수 있다.
다시, 도 2를 보면, 래치(1101~110n, 1301~130n, ML1~MLm)는 두 입력 단자(+, -)로 입력되는 신호의 전압 차이에 따라 출력이 디지털 레벨로 변환하는 데 걸리는 시간이 달라지는 특성을 가진다.
예를 들어, 아날로그 입력 전압(Vin)과 기준 전압(V1)의 차이가 아날로그 입력 전압(Vin)과 기준 전압(V2)의 차이보다 작은 경우, 래치(1101, 1102)의 차동 출력 신호쌍(A1+, A1-, A2+, A2-)은 도 4와 같은 형태를 가진다.즉, 아날로그 입력 전압(Vin)과 기준 전압(V1)의 차이가 아날로그 입력 전압(Vin)과 기준 전압(V2)의 차이보다 작으므로, 차동 출력 신호쌍(A1+, A1-)이 디지털 레벨로 변화하는 데 걸리는 시간이 차동 출력 신호쌍(A2+, A2-)이 디지털 레벨로 변화하는 데 걸리는 시간보다 길어진다.
또한, 아날로그 입력 전압(Vin)과 기준 전압(V1)의 차이가 아날로그 입력 전압(Vin)과 기준 전압(V2)의 차이보다 큰 경우, 래치(1101, 1102)의 차동 출력 신호쌍(A1+, A1-, A2+, A2-)은 도 5와 같은 형태를 가질 수 있다.
일반적으로, 래치는 전압 영역에서 인터폴레이션 기법을 적용할 수가 없다. 그러나, 래치가 디지털 레벨의 출력을 생성하는 데 걸리는 시간이 입력 단자(+, -)로 입력되는 신호의 전압 차이에 비례하는 특성을 이용하면, 특정 시간 구간(T1)에서 인터폴레이션이 가능해질 수 있다.
따라서, 본 발명의 실시 예에 따르면, 래치(ML1~MLm)는 인터폴레이션 기법으로 제1 래치열(110)의 이웃하는 두 래치(1101~110n)의 제1 차동 출력 신호쌍(A1+, A1-, …, An+, An-)을 입력받아 추가적인 제2 차동 출력 신호쌍(M1+, M1-, …, Mm+, Mm-)을 출력할 수 있다.
예를 들어, 도 4에 도시한 형태의 차동 출력 신호(A1-, A2+)를 입력으로 받는 래치(ML1)는 특정 시간 구간(T1)의 시간(Ta)에서 차동 출력 신호(A1-, A2+)를 래치하여 증폭함으로써, 차동 출력 신호쌍(ML1+, ML1-)을 추가로 생성할 수가 있다. 이때, 차동 출력 신호(A1-, A2+)의 전압 차(
Figure 112010071567078-pat00001
VL1)가 가장 큰 시점에서 래치하면, 빠른 시간에 디지털 레벨을 가지는 차동 출력 신호쌍(ML1+, ML1-)을 생성할 수가 있다.
다시, 도 2를 보면, 기준 클록 생성부(140)는 제1 래치열(110) 및 제2 래치열(130)로 기준 클록(CLK1, CLK2)을 각각 공급한다. 이때, 래치(ML1~MLm)에서 인터폴레이션이 가능하도록 하기 위해서는 시간 구간(도 4의 T1) 내에서 래치(1101~110n)의 제1 차동 출력 신호쌍(A1+, A1-, …, An+, An-)을 래치해야 하므로, 기준 클록 생성부(140)는 제1 래치열(110)에 공급하는 기준 클록(CLK1)을 지연시켜 제2 래치열(130)에 공급하는 기준 클록(CLK2)을 생성하여 이를 제2 래치열(130)로 공급한다.
디지털 처리부(150)는 제2 래치열(130)의 래치(1301~130n, L1~Lm)의 차동 출력 신호쌍(L1+, L1-, …, Ln+, Ln-, M1+, M1-, …, Mm+, Mm-)을 인코딩하여 최종 디지털 신호를 출력한다.
예를 들어, 4비트의 최종 디지털 신호를 출력하기 위해서, 종래 플래시 ADC의 경우, 15(=24-1)개의 비교기를 필요로 한다. 또한, 도 1의 인터폴레이팅 플래시 ADC의 경우는 10개의 비교기를 필요로 한다. 그러나, 10개의 비교기는 바이어스 전류원에 의해 정적 전류(Static current)가 흐르기 때문에 전력 소모가 큰 문제점이 있다. 그러나, 본 발명의 제1 실시 예에 따른 ADC(100)는 정적 전력 소모를 가지는 비교기 대신에 정적 전력 소모가 없는 래치(1101~110n)를 사용하고, 또한, 인터폴레이션 기법의 적용이 가능하므로, 도 1의 인터폴레이팅 플래시 ADC보다 전력 소모를 줄일 수가 있다.
한편, 본 발명의 제1 실시 예와 달리, 이웃하는 래치(예를 들면, 1101, 1102)이 차동 출력 신호쌍(예를 들면, A1+, A1-, A2+, A2-)을 이용하여 둘 이상의 제2 차동 출력 신호쌍을 생성할 수도 있다. 이러한 실시 예에 대하여 도 6 내지 도 9를 참고로 하여 자세하게 설명한다.
도 6 및 도 7은 각각 본 발명의 제3 및 제4 실시 예에 따른 아날로그 디지털 변환기를 나타낸 도면이다. 도 6 및 도 7에서는 설명의 편의상 제1 래치열(110)에서 두 래치(1101, 1102)만을 도시하였다.
도 6를 참고하면, 제2 실시 예에 따른 아날로그 디지털 변환기(100a)는 저항열(160)을 더 포함할 수 있다.
저항열(160)은 복수의 저항(R11~R13, R11'~R13')을 포함한다. 복수의 저항(R11~R13)은 두 래치(1101, 1102)의 제1 차동 출력 신호(A1+, A2+) 사이에 직렬로 연결되어 있고, 복수의 저항(R11'~R13')은 두 래치(1101, 1102)의 제1 차동 출력 신호(A1-, A2-) 사이에 직렬로 연결되어 있다.
그러면, 두 래치(1101, 1102)의 제1 차동 출력 신호(A1+, A2+/A1-, A2-) 사이의 전압이 복수의 저항(R11~R13/R11'~R13')에 의해 나누어지고, 복수의 저항(R11~R13/R11'~R13')에 의해 나누어진 전압이 래치(ML11, ML12)로 입력된다. 그러면, 래치(ML11, ML12)에 의해 제2 차동 출력 신호쌍(ML11+, ML11-, ML12+, ML12-)이 추가로 생성될 수 있다. 즉, 직렬로 연결되어 있는 저항의 수보다 하나 작은 수의 차동 출력 신호쌍이 추가로 생성될 수 있다.
도 6에서는, 직렬로 연결된 세 개의 저항(R11~R13/R11'~R13')에 의해 제2 차동 출력 신호쌍(ML11+, ML11-, ML12+, ML12-)이 추가로 생성되는 것으로 도시하였다.
이러한 제2 실시 예에 따른 ADC(100b)는 제1 실시 예와 동일한 해상도를 구현하기 위해 사용되는 제1 래치열(110)의 래치의 수를 제1 실시 예에 비해 줄일 수가 있다. 그런데, 저항열(160)은 전력 소모를 증가시키는 요인이 된다.
따라서, 도 7에 도시한 바와 같이, 본 발명의 제3 실시 예에 따른 ADC(100c)는 저항열(160)을 사용하지 않고도 제1 래치열(110)의 이웃한 두 래치(1101, 1102)의 제1 차동 출력 신호쌍(A1+, A1-, A2+, A2-)을 이용하여 제2 차동 출력 신호쌍(ML11+, ML11-, ML12+, ML12-)을 추가로 생성할 수가 있다.
구체적으로, 인터폴레이션 기법을 사용하는 래치(ML11, ML12)는 래치(1101)의 제1 차동 출력 신호쌍(A1+, A1-)을 입력 단자(+, -)로 각각 입력받고, 래치(1102)의 제1 차동 출력 신호쌍(A2+, A2-)을 입력단자(+, -)로 각각 입력받아, 제2 차동 출력 신호쌍(ML11+, ML11-, ML12+, ML12-)을 각각 생성한다. 이는 제2 래치열(130)의 래치(1301, L11, L12, 1302)의 입력 단자(+, -)를 형성하는 트랜지스터의 크기를 조절하면 가능해질 수 있다.
도 8 및 도 9는 각각 래치의 일 예를 나타낸 회로도이다. 도 8 및 도 9에서는 하나의 래치(ML1)만을 도시하였으나, 제1 및 제2 래치열(110, 130)의 나머지 래치들도 래치(ML1)와 동일하게 구성될 수 있다.
도 8을 참고하면, 래치(ML1)는 트랜지스터(M1~M9)를 포함한다.
이 경우, 트랜지스터(M1~M9)는 각각 제어 단자, 입력 단자 및 출력 단자를 가지는 스위치이다. 도 8에서는 트랜지스터(M1~M9)를 n-채널 전계 효과 트랜지스터(field effect transistor, FET)를 트랜지스터로 예시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 드레인 및 소스에 해당한다.
또한, 도 8에서는 트랜지스터(M6~M9)를 p-채널 FET를 트랜지스터로 예시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 소스 및 드레인에 해당한다.
이들 트랜지스터(M1~M9)에는 각각 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있을 수 있다. 또한, FET 대신에 이와 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(M1~M9)로 사용될 수도 있다. 예를 들어, 절연 게이트 양극성 트랜지스터(insulated gate bipolar transistor, IGBT)를 트랜지스터(M1~M9)로 사용할 수도 있다.
구체적으로, 트랜지스터(M2, M3)의 게이트는 각각 래치(ML1)의 입력 단자(+, -)를 형성한다.
트랜지스터(M2, M3)의 소스는 트랜지스터(M1)의 드레인에 연결되어 있고, 트랜지스터(M1)의 소스는 접지단에 연결되어 있다. 트랜지스터(M1)의 게이트로는 기준 클록(CLK2)이 입력된다.
또한, 트랜지스터(M2, M3)의 드레인은 트랜지스터(M4, M5)의 소스에 각각 연결되어 있고, 트랜지스터(M4, M5)의 드레인은 래치(ML1)의 두 출력 단자를 형성하는 노드(N1, N2)에 연결되어 있다.
또한, 노드(N1)에는 두 트랜지스터(M6, M7)의 드레인이 연결되어 있고, 노드(N2)에는 두 트랜지스터(M8, M9)의 드레인이 연결되어 있다. 두 트랜지스터(M6, M7)의 소스와 두 트랜지스터(M8, M9)의 소스는 전원(VDD)에 연결되어 있으며, 트랜지스터(M6, M9)의 게이트로는 기준 클록(CLK2)이 입력되고, 트랜지스터(M7, M8)의 게이트는 트랜지스터(M4, M5)에 각각 연결되어 있다.
또한, 트랜지스터(M4, M7)의 게이트는 노드(N2)에 연결되어 있고, 트랜지스터(M5, M8)의 게이트는 노드(N1)에 연결되어 있다.
트랜지스터(M2)의 게이트로 로우 레벨 전압이 입력되고, 트랜지스터(M3)의 게이트로 하이 레벨의 전압이 입력된다고 가정하여 래치(ML1)의 동작을 설명한다.
기준 클럭(CLK2)이 하이 레벨이면, 트랜지스터(M1, M3)가 턴온되고, 트랜지스터(M2, M6, M9)가 턴오프된다. 그러면, 트랜지스터(M5)의 드레인 전압이 낮아지므로, 트랜지스터(M5)의 드레인 전압 대비 트랜지스터(M5)의 게이트 전압이 높아진다. 따라서, 트랜지스터(M5)가 턴온되므로, 노드(N2)의 전압이 0V가 된다.
또한, 노드(N2)의 전압이 0V가 되므로, 트랜지스터(M4)는 턴오프되고 트랜지스터(M7)가 턴온된다. 따라서, 노드(N1)의 전압은 VDD가 된다.
반면, 기준 클럭(CLK2)이 로우 레벨이면, 트랜지스터(M6, M8)가 턴온되고, 트랜지스터(M1)가 턴오프된다. 따라서, 노드(N1, N2)의 전압은 VDD가 된다.
이와 반대로, 트랜지스터(M2)의 게이트로 하이 레벨 전압이 입력되고, 트랜지스터(M3)의 게이트로 로우 레벨의 전압이 입력되는 경우, 기준 클록(CLK2)이 하이 레벨일 때는 노드(N1)의 전압이 0V가 되고, 노드(N2)의 전압이 VDD가 되며, 기준 클록(CLK2)이 로우 레벨일 때는 노드(N1, N2)의 전압이 VDD가 된다.
이러한 구조는 일 예이며, 다른 구조의 래치가 래치(ML1)로 사용될 수도 있다.
한편, 도 7과 같이, 두 래치(1101, 1102)의 차동 출력 신호쌍(A1+, A1-, A2+, A2-)을 모두 입력받는 래치(ML11)는 도 9에 도시한 바와 같이, 래치(1101)의 제1 차동 출력 신호쌍(A1+, A1-)을 입력받는 트랜지스터쌍(M2, M2') 및 래치(1102)의 제1 차동 출력 신호쌍(A2+, A2-)을 입력받는 트랜지스터쌍(M3, M3')에 의해 구현될 수 있다.
이때, 각 트랜지스터(M1~M9, M2', M3')의 크기 즉, 게이트의 폭과 길이(W/L)의 조절이 가능하므로, 도 7에서, 제2 래치열(130)의 래치(1301, ML11, ML12, 1302)의 입력 단자(+, -)와 연결되는 트랜지스터의 크기를 조절하면 저항열(160)을 사용하지 않고도 저항열(160)을 사용하는 것과 동일한 효과를 나타낼 수 있다.
예를 들어, 추가적인 두 개의 제2 차동 출력 신호쌍(ML11+, ML11-, ML12+, ML12-)을 각각 생성하기 위해서, 래치(1301, 1302)의 입력 단자(+, -)와 연결되는 두 트랜지스터(M2, M3)의 크기를 1이라 할 때, 래치(1101)의 제1 차동 출력 신호쌍(A1+, A1-)을 입력받는 입력 단자(+, -)를 형성하는 래치(ML11, ML12)의 두 트랜지스터(M2, M2')는 크기를 각각 2/3, 1/3로 설정하고, 래치(1302)의 제1 차동 출력 신호쌍(A2+, A2-)을 입력받는 입력 단자(+, -)를 형성하는 래치(ML11, ML12)의 두 트랜지스터(M2, M2')는 크기를 각각 1/3, 2/3로 설정하면, 래치(ML11, ML12)는 2개의 제2 차동 출력 신호쌍(ML11+, ML11-, ML12+, ML12-)을 추가로 생성할 수가 있다.
도 10은 도 2에 도시된 기준 클록 생성부를 개략적으로 나타낸 도면이고, 도 11은 도 10의 기준 클록 생성부에 의해 생성되는 기준 클록을 나타낸 도면이다.
도 10을 참고하면, 기준 클록 생성부(140)는 클록 제어부(142, 144)를 포함한다.
클록 제어부(142)는 기준 클록(CLK1)을 생성하고, 기준 클록(CLK1)을 제1 래치열(110)에 공급한다.
클록 제어부(144)는 기준 클록(CLK1)을 이용하여 기준 클록(CLK2)을 생성하고, 기준 클록(CLK2)을 제2 래치열(130)에 공급한다.
기준 클록(CLK1)을 이용하여 기준 클록(CLK2)을 생성하기 위한 일 예로서, 클록 제어부(144)는 인버터(IN1, IN2) 및 지연 제어부(144_2)를 포함할 수 있다. 인버터(IN1)는 기준 클록(CLK1)을 반전시켜 출력하고, 인버터(IN2)는 반전된 기준 클록(CLK1)을 다시 반전하여 출력한다.
지연 제어부(144_2)는 인버터(IN1)에 의해 반전된 기준 클록을 지연시켜 인버터(IN2)로 출력한다. 이때, 지연 제어부(144_2)는 커패시터의 시정수를 지연 시간에 이용할 수 있다.
본 발명의 실시 예에 따른 지연 제어부(144_2)는 제2 래치열(130)의 적절한 동작 타이밍을 위해서, 복수의 커패시터(C1~C3), 복수의 스위치(SW1~SW3) 및 제어부(CNT)를 포함한다. 복수의 커패시터(C1~C3)는 각각 시정수를 가진다. 이때, 커패시터(C1~C3)의 시정수는 다를 수도 있으며, 동일할 수도 있다. 복수의 커패시터(C1~C3)는 인버터(IN1)의 출력 단자와 인버터(IN2)의 입력 단자 사이의 노드(N11)와 접지 단자 사이에 연결되어 있다. 복수의 스위치(SW1~SW3)는 노드(N11)와 대응하는 커패시터(C1~C3) 사이에 연결되어 있다. 제어부(CNT)는 복수의 스위치(SW1~SW3) 중 적어도 하나의 스위치를 턴온한다. 이때, 제어부(CNT)는 복수의 스위치(SW1~SW3) 중 사용자의 명령에 따라 하나의 스위치를 턴온할 수 있다.
이와 같이, 복수의 커패시터(C1~C3)가 각각 시정수를 가지므로, 온도나 외부 환경의 변화에 따른 제2 래치열(130)의 동작 특성을 고려하여 턴온되는 스위치에 의해 적어도 하나의 커패시터의 시정수에 대응하는 시간만큼 기준 클록(CLK1)을 지연시켜 기준 클록(CLK2)을 생성할 수가 있다.
예를 들면, 복수의 커패시터(C1~C3)의 시정수에 따라 도 11에 도시한 바와 같이 지연 시간(D1, D2, D3)만큼 각각 지연된 기준 클록(CLK2)이 생성될 수 있으며, 이 중 하나가 제2 래치열(130)에 공급할 기준 클록(CLK2)으로 사용될 수 있다.
이와 같은 방법으로, 제2 래치열(130)의 동작 특성에 따라 적절한 하나의 기준 클록(CLK2)이 설정되면, 제2 래치열(130)은 좀 더 정확하게 래치를 수행할 수 있다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (8)

  1. 아날로그 입력 신호를 디지털 신호로 변환하는 장치에 있어서,
    제1 기준 클록에 동기하여 상기 아날로그 입력 신호에 대응하는 아날로그 입력 전압과 각 기준 전압을 래치하고, 래치한 두 전압 차이를 증폭하여 제1 차동 출력 신호쌍을 출력하는 복수의 제1 래치,
    상기 제1 기준 클록을 이용하여 생성되는 제2 기준 클록에 동기하여 상기 복수의 제1 래치의 제1 차동 출력 신호쌍을 각각 래치하고, 래치한 제1차동 출력 신호쌍의 전압 차이를 각각 증폭하여 제2 차동 출력 신호쌍을 출력하는 복수의 제2 래치,
    시간 영역의 인터폴레이션 기법을 사용하여 상기 제2 기준 클록에 동기하여 상기 복수의 제1 래치 중 이웃하는 두 래치의 제1 차동 출력 신호쌍을 래치하고, 래치한 두 래치의 제1 차동 출력 신호쌍의 전압 차이를 증폭하여 제3 차동 출력 신호쌍을 출력하는 적어도 하나의 제3 래치, 그리고
    상기 제2 및 제3 차동 출력 신호쌍을 인코딩하는 디지털 처리부
    를 포함하는 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 제1 기준 클록을 생성하고, 상기 제1 기준 클록을 지연시켜서 상기 제2 기준 클록을 생성하는 기준 클록 생성부
    를 더 포함하는 아날로그 디지털 변환기.
  3. 제2항에 있어서,
    상기 기준 클록 생성부는,
    상기 제1 기준 클록을 반전시킨 제1 클록 신호를 출력하는 제1 인버터,
    상기 제1 클록 신호를 지연시킨 제2 클록 신호를 출력하는 지연 제어부, 그리고
    상기 제2 클록 신호를 반전시킨 제3 클록 신호를 출력하는 제2 인버터를 포함하며,
    상기 제3 클록 신호가 상기 제2 기준 클록인 아날로그 디지털 변환기.
  4. 제3항에 있어서,
    상기 지연 제어부는,
    각각의 시정수를 가지는 복수의 커패시터,
    상기 복수의 커패시터와 상기 제2 인버터의 입력 단자 사이에 각각 연결되어 있는 복수의 스위치, 그리고
    상기 복수의 스위치 중 적어도 하나를 턴온시키는 제어부를 포함하는 아날로그 디지털 변환기.
  5. 제1항에 있어서,
    상기 디지털 처리부는 n비트의 디지털 신호로 인코딩하고,
    상기 복수의 제2 래치와 상기 복수의 제3 래치의 개수의 합은 2n-1개이며,
    상기 복수의 제1 래치의 개수는 2n-1개보다 작으며,
    상기 n은 양의 정수인 아날로그 디지털 변환기.
  6. 제1항에 있어서,
    상기 복수의 제2 래치와 상기 적어도 하나의 제3 래치는 각각 입력 단자를 형성하는 트랜지스터의 크기가 다른 아날로그 디지털 변환기.
  7. 아날로그 입력 신호를 디지털 신호로 변환하는 장치에 있어서,
    상기 아날로그 입력 신호와 각 기준 전압을 입력받아 제1 기준 클록에 동기하여 동작하는 제1 래치 및 제2 래치를 포함하는 제1 래치열,
    상기 제1 래치 및 제2 래치의 출력 신호를 직접 입력받아 상기 제1 기준 클록을 지연시킨 제2 기준 클록에 동작하는 제3 래치 및 제4 래치와, 상기 제1 래치 및 제2 래치의 출력 신호를 이용한 인터폴레이션 기법을 사용하여 상기 제2 기준 클록에 동기하여 동작하는 적어도 하나의 제5 래치를 포함하는 제2 래치열, 그리고
    상기 제2 래치열의 출력 신호를 인코딩하여 디지털 신호를 생성하는 디지털 처리부
    를 포함하는 아날로그 디지털 변환기.
  8. 제7항에 있어서,
    상기 제3 래치 및 상기 제4 래치는 입력 단자를 형성하는 트랜지스터의 크기가 동일하고,
    상기 적어도 하나의 제5 래치의 입력 단자를 형성하는 트랜지스터의 크기는 상기 제3 래치 및 상기 제4 래치의 입력 단자를 형성하는 트랜지스터의 크기와 다른 아날로그 디지털 변환기.
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