JP2008061206A - フォールディング回路およびアナログ−デジタル変換器 - Google Patents
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Abstract
【課題】小信号応答性がよく、クロック信号の負荷を軽減でき、面積の増大を防止することができるフォールディング回路およびアナログ−デジタル変換器を提供する。
【解決手段】複数の異なる電圧を基準電圧として発生させる基準電圧発生回路120と、基準電圧とアナログ入力電圧と差電圧を差電流に変換して出力する複数のアンプ140と、を有し、アンプの出力端が交互に接続され、アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
【選択図】図7
【解決手段】複数の異なる電圧を基準電圧として発生させる基準電圧発生回路120と、基準電圧とアナログ入力電圧と差電圧を差電流に変換して出力する複数のアンプ140と、を有し、アンプの出力端が交互に接続され、アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
【選択図】図7
Description
本発明は、フォールディング回路、および、これを含むアナログ−デジタル変換器に関するものである。
図1は、一般的なフォールディング回路を示す回路図である。
このフォールディング回路10は、基準電圧を生成する抵抗ラダー11と、交互に電流出力端が接続された複数のアンプD1〜D5と、負荷抵抗R1,R2とを有する。
抵抗ラダー11は、最大の基準電圧Vrtの供給端子と最小の基準電圧Vrbの供給端子との間に縦続接続されている複数の抵抗R3〜R6を有する。各抵抗間のノードおよび上記2つの供給端子から、値が順次変化する複数の基準電圧Vrb,Vr1,Vr2,Vr3,Vrtが出力される。
複数のアンプD1〜D5は、入力電圧Vinを基準電圧Vr(最大の基準電圧Vrt、最小の基準電圧Vrb、または、基準電圧Vri(i=1,2,3))と比較し、入力電圧Vinと基準電圧Vrとの差に応じて電流を出力する(電流を出力端子から引き込む)。
このフォールディング回路10は、基準電圧を生成する抵抗ラダー11と、交互に電流出力端が接続された複数のアンプD1〜D5と、負荷抵抗R1,R2とを有する。
抵抗ラダー11は、最大の基準電圧Vrtの供給端子と最小の基準電圧Vrbの供給端子との間に縦続接続されている複数の抵抗R3〜R6を有する。各抵抗間のノードおよび上記2つの供給端子から、値が順次変化する複数の基準電圧Vrb,Vr1,Vr2,Vr3,Vrtが出力される。
複数のアンプD1〜D5は、入力電圧Vinを基準電圧Vr(最大の基準電圧Vrt、最小の基準電圧Vrb、または、基準電圧Vri(i=1,2,3))と比較し、入力電圧Vinと基準電圧Vrとの差に応じて電流を出力する(電流を出力端子から引き込む)。
図2は、アンプの回路例を示す図である。
アンプD1〜D5は、図示のように、差動ペアをなす2つのNMOSトランジスタ12aおよび12bと、1つの電流源13とからなる。NMOSトランジスタ12aのゲートに入力信号の電圧(入力電圧Vin)が印加され、他のMOSトランジスタ12bのゲートに基準電圧Vrが入力される。NMOSトランジスタ12aと12bはソース同士が接続され、電流源13を流れる電流によりバイアスされる。
このように、差動ペア(アンプ)が電流源13にてバイアスされると、その入出力特性は図3に示すようになる。
アンプD1〜D5は、図示のように、差動ペアをなす2つのNMOSトランジスタ12aおよび12bと、1つの電流源13とからなる。NMOSトランジスタ12aのゲートに入力信号の電圧(入力電圧Vin)が印加され、他のMOSトランジスタ12bのゲートに基準電圧Vrが入力される。NMOSトランジスタ12aと12bはソース同士が接続され、電流源13を流れる電流によりバイアスされる。
このように、差動ペア(アンプ)が電流源13にてバイアスされると、その入出力特性は図3に示すようになる。
図1の構成において、この入出力特性(図3)を考えると、それぞれのアンプが基準電圧Vrを超える度に差動ペア内で電流を引き込むトランジスタを、図2に示すように基準電圧Vrが印加されているNMOSトランジスタ12b側(以下、正相出力側という)から、入力電圧Vinが印加されているNMOSトランジスタ12a側(以下、逆相出力側)に切り替える。この出力電流の切り替え(ステアリング)により、順次異なる基準電圧Vrの値を各々閾値とするフォールディング波形が生成される。
つぎに、フォールディング波形の生成について、5個のアンプが用いられた例(図1)で説明する。図4のアンプD1〜D5において、―入力端子に対応する端子側が逆相出力側、+入力端子に対応する端子が正相出力側を表す。
まず、入力電圧Vinと最小の基準電圧Vrbとの関係が入力電圧Vin<Vrbの場合、全てのアンプD1〜D5の出力は正相出力側から出力電流Ioを出力する。このため負荷抵抗R1に流れる電流(負荷電流)をIr1、負荷抵抗R2に流れる電流(負荷電流)をIr2とすると、次式(1-1),(1-2)が成り立つ。
[数1]
Ir1=3Io…(1-1)
Ir2=2Io…(1-2)
Ir1=3Io…(1-1)
Ir2=2Io…(1-2)
次に、入力電圧Vinが最小の基準電圧Vrbを超えて、つぎの基準電圧Vr1未満のとき(Vrb<入力電圧Vin<Vr1)、アンプD1に供給された最小の基準電圧Vrbを入力電圧Vinが超えることでアンプD1は、その出力電流Ioを正相出力側から逆相出力側にステアリングし、このとき負荷抵抗R1,R2に流れる負荷電流Ir1,Ir2は、それぞれ次式(2-1),(2-2)のように変化する。
[数2]
Ir1=2Io…(2-1)
Ir2=3Io…(2-2)
Ir1=2Io…(2-1)
Ir2=3Io…(2-2)
次に、入力電圧Vinが基準電圧Vr1を超えて、つぎの基準電圧Vr2未満のとき(Vr1<入力電圧Vin<Vr2)、アンプD2に接続された基準電圧Vr1を入力電圧Vinが超えることでアンプD2は、その出力電流Ioを正相出力側から逆相出力側にステアリングし、このとき負荷抵抗R1,R2に流れる負荷電流Ir1,Ir2は、それぞれ次式(3-1),(3-2)のように変化する。
[数3]
Ir1=3Io…(3-1)
Ir2=2Io…(3-2)
Ir1=3Io…(3-1)
Ir2=2Io…(3-2)
以下、同様に入力電圧Vinが基準電圧Vr2,Vr3を順次超えるたびにアンプD3,D4,D5は、その出力電流Ioを正相出力側から逆相出力側にステアリングし、図4に示すようなフォールディング波形が生成される。
フォールディング回路は前述の通り、入力信号変化が折り返し数分だけ変化分が増すことから入力帯域が低くなる傾向にある。このため入力段に制御クロックに同期して入力信号変化を止めるトラックホールド回路(T/H)を設ける場合が多い。これにより入力帯域はT/Hが有する帯域まで容易に延ばすことができる。
一方、フォールディング波形を生成するアンプは連続系の回路のため、大振幅応答に大変弱いことが一般的に知られている。これはフォールディング回路を構成する差動ペアが過大入力によりバイアス電流が完全にステアリングしてしまい、片方のトランジスタがカットオフすることが大きな原因である。
このような問題点に対し非特許文献1にあるような手法で問題点を解決し、高速応答を達成している。
このような問題点に対し非特許文献1にあるような手法で問題点を解決し、高速応答を達成している。
このアプローチは、図5に示すように、フォールディング波形を生成するアンプの出力端にスイッチ14を設け、T/Hのトラック期間のみスイッチをオンして出力端をリセットすることでアンプのリカバリータイムを改善させるのが狙いである。これにより従来の5倍早くなったとこの非特許文献1には記載されている。
"An 8b 600MS/s 200mW CMOS Folding A/D Converter Using an Amplifier Preset Technique"Govert Geelen etal, ISSCC04 Digest of Technical Paper 14.2, 2004 Feb.
"An 8b 600MS/s 200mW CMOS Folding A/D Converter Using an Amplifier Preset Technique"Govert Geelen etal, ISSCC04 Digest of Technical Paper 14.2, 2004 Feb.
上述したように、アンプの出力端をスイッチ14によりショートリセットすることで、過大入力時の出力飽和を防ぐアプローチは、アンプのレスポンスの高速化に効果があり非常に良い。
しかしながら、出力端にスイッチを設けることからスイッチの寄生容量も出力端に付加することになり、小信号応答を犠牲にする傾向にある。
しかしながら、出力端にスイッチを設けることからスイッチの寄生容量も出力端に付加することになり、小信号応答を犠牲にする傾向にある。
また、フォールディングAD変換器において、パラレル型では、差動アナログ入力信号をトラックホールドが受けトラック時に差動アナログ入力信号に追従した差動出力、ホールド時にCLK信号の立ち上がり(立ち下がり)時の入力信号を維持して差動出力し、差動アンプが増幅し差動出力を行い、差動分散アンプによって所望の折り返し波形を生成している。
さらに、
(1)分散アンプの差動出力にスイッチを設けることにより、トラック時における振幅を抑えて、ホールド時のアンプレスポンスを早める、
(2)カスケード型とし、初段の差動アンプ、差動分散アンプの数を減らし、折り返し波形を生成するノードの寄生容量を減らし、アンプのレスポンスを早める、
ことにより、高速AD変換器を実現する技術がある。
しかし、この技術は以下のような不利益がある。
(1)分散アンプの差動出力にスイッチを設けることにより、トラック時における振幅を抑えて、ホールド時のアンプレスポンスを早める、
(2)カスケード型とし、初段の差動アンプ、差動分散アンプの数を減らし、折り返し波形を生成するノードの寄生容量を減らし、アンプのレスポンスを早める、
ことにより、高速AD変換器を実現する技術がある。
しかし、この技術は以下のような不利益がある。
(1’)分散アンプの差動出力にスイッチを設けることにより、スイッチの寄生容量が付き、この分小信号応答を悪化させている。
(2’)カスケード型とし、各段の差動分散アンプにリセットスイッチを設けることにより、CLK信号の負荷が増え、さらに面積が増大する。
(2’)カスケード型とし、各段の差動分散アンプにリセットスイッチを設けることにより、CLK信号の負荷が増え、さらに面積が増大する。
本発明は、小信号応答性がよく、クロック信号の負荷を軽減でき、面積の増大を防止することができるフォールディング回路およびアナログ−デジタル変換器を提供することにある。
本発明の第1の観点は、複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、上記アンプの出力端が交互に接続されたフォールディング回路であって、上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
好適には、上記アンプの前段には差動ペア入力段とカスコードトランジスタと負荷抵抗で構成されるプリアンプを有しており、上記プリアンプのカスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
本発明の第2の観点は、所定の折り返し数のフォールディング波形を生成するフォールディング回路を有するアナログ−デジタル変換器であって、上記フォールディング回路は、複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、上記アンプの出力端が交互に接続され、上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
本発明によれば、カスコードトランジスタのソース側のノードにリセットスイッチを設けている。
これにより、アンプの差動電流出力へスイッチの寄生容量を付けずに、出力差動振幅が抑えられる。
これにより、アンプの差動電流出力へスイッチの寄生容量を付けずに、出力差動振幅が抑えられる。
本発明によれば、小信号応答性がよく、クロック信号の負荷を軽減でき、面積の増大を防止することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
<第1実施形態>
図6は、本発明の第1の実施形態に係るパラレル型フォールディングAD変換器の構成例を示すブロック図である。
また、図7は、図6のパラレル型フォールディングAD変換器の下位ビットの体的な構成例を示す回路図である。
図6は、本発明の第1の実施形態に係るパラレル型フォールディングAD変換器の構成例を示すブロック図である。
また、図7は、図6のパラレル型フォールディングAD変換器の下位ビットの体的な構成例を示す回路図である。
本フォールディングAD変換器100は、6および図7に示すように、トラックホールド(T/H)回路110、基準電圧発生回路120、プリアンプ群130、分散アンプ群140、負荷抵抗群150、バッファ群160、下位側補間回路170、上位側のマスタコンパレータラッチ群180、および下位側のマスタコンパレータラッチ群190を有する。
なお、図1において、たとえば負荷抵抗群150は、分散アンプ群140に含まれており、バッファ群160は補間回路170に含まれている。
なお、図1において、たとえば負荷抵抗群150は、分散アンプ群140に含まれており、バッファ群160は補間回路170に含まれている。
トラックホールド回路110は、入力段において、制御クロック信号CLKに同期して入力信号Vinの変化を止める機能を有する。トラックホールド回路110は、クロック信号CLKがハイレベルのときトラック、ローレベルのときにホールド出力する。
トラックホールド回路110の出力はプリアンプ群130の各差動アンプの非反転入力(+)に並列に供給される。
トラックホールド回路110の出力はプリアンプ群130の各差動アンプの非反転入力(+)に並列に供給される。
基準電圧発生回路120は、抵抗ラダー121を有する。
抵抗ラダー121は、最大の基準電圧VRTの供給端子と最小の基準電圧VRBの供給端子との間に縦続接続されている複数の抵抗R1101〜R1124を有する。直列接続された2つの抵抗間のノードREF1〜REF1および上記2つの供給端子から、値が順次変化する複数の基準電圧VRB,VR1,VR2,VR3,・・・,VR12が出力される。
抵抗ラダー121は、最大の基準電圧VRTの供給端子と最小の基準電圧VRBの供給端子との間に縦続接続されている複数の抵抗R1101〜R1124を有する。直列接続された2つの抵抗間のノードREF1〜REF1および上記2つの供給端子から、値が順次変化する複数の基準電圧VRB,VR1,VR2,VR3,・・・,VR12が出力される。
プリアンプ群130は、複数、たとえば12個の差動アンプ1301〜1312を有する。
複数の差動アンプ1301〜1312は、入力電圧Vinを基準電圧VR1〜VR12と比較し、入力電圧Vinと基準電圧VR1〜VR12との差に応じて電流を分散アンプ群140に出力する(電流を出力端子から引き込む)。
複数の差動アンプ1301〜1312は、入力電圧Vinを基準電圧VR1〜VR12と比較し、入力電圧Vinと基準電圧VR1〜VR12との差に応じて電流を分散アンプ群140に出力する(電流を出力端子から引き込む)。
分散アンプ群140は、複数、たとえば12個の差動分散アンプ1401〜1412を有する。
各差動分散アンプ1401〜1412は、プリアンプ群130の対応する差動アンプ1301〜1312の負側出力を非反転入力端子(+)に、正側出力を反転入力端子(−)を受けて、いわゆる図8に示すような折り返し波形を生成する。
ここで、図8中のΔVin1は差動分散アンプの入力ダイナミックレンジである。
この線形範囲を第1番目、第5番目、および第9番目の差動分散アンプ1401,1405,1409とで重ね合わせることにより、ディグリー(degree)数が3の第1の折り返し波形WV1を生成する。
同様に、第2番目、第6番目、および第10番目の差動分散アンプ1402,1406,1410とで重ね合わせることにより、ディグリー(degree)数が3の第2の折り返し波形WV2を生成する。
第3番目、第7番目、および第11番目の差動分散アンプ1403,1407,1411とで重ね合わせることにより、ディグリー(degree)数が3の第3の折り返し波形WV3を生成する。
第4番目、第8番目、および第12番目の差動分散アンプ1404,1408,1411とで重ね合わせることにより、ディグリー(degree)数が3の第4の折り返し波形WV4を生成する。
各差動分散アンプ1401〜1412は、プリアンプ群130の対応する差動アンプ1301〜1312の負側出力を非反転入力端子(+)に、正側出力を反転入力端子(−)を受けて、いわゆる図8に示すような折り返し波形を生成する。
ここで、図8中のΔVin1は差動分散アンプの入力ダイナミックレンジである。
この線形範囲を第1番目、第5番目、および第9番目の差動分散アンプ1401,1405,1409とで重ね合わせることにより、ディグリー(degree)数が3の第1の折り返し波形WV1を生成する。
同様に、第2番目、第6番目、および第10番目の差動分散アンプ1402,1406,1410とで重ね合わせることにより、ディグリー(degree)数が3の第2の折り返し波形WV2を生成する。
第3番目、第7番目、および第11番目の差動分散アンプ1403,1407,1411とで重ね合わせることにより、ディグリー(degree)数が3の第3の折り返し波形WV3を生成する。
第4番目、第8番目、および第12番目の差動分散アンプ1404,1408,1411とで重ね合わせることにより、ディグリー(degree)数が3の第4の折り返し波形WV4を生成する。
図9は、差動分散アンプ1401〜1412の構成例を示す回路図である。
図9の差動分散アンプは、NMOSトランジスタNT141〜146により構成されている。
差動ペアを構成するNMOSトランジスタNT141とNT142のソース同士が接続され、その接続点がNMOSトランジスタNT143のドレインに接続され、NMOSトランジスタNT143のソースが基準電位VSSに接続されている。
そして、NMOSトランジスタ141のゲートが信号(電圧)VIPの供給ラインに接続され、NMOSトランジスタNT142のゲートが信号(電圧)VOPの供給ラインに接続され、NMOSトランジスタNT143のゲートがバイアス信号BAISの供給ラインに接続されている。このNMOSトランジスタNT143は電流源として機能する。
差動ペアを構成するNMOSトランジスタNT141とNT142のソース同士が接続され、その接続点がNMOSトランジスタNT143のドレインに接続され、NMOSトランジスタNT143のソースが基準電位VSSに接続されている。
そして、NMOSトランジスタ141のゲートが信号(電圧)VIPの供給ラインに接続され、NMOSトランジスタNT142のゲートが信号(電圧)VOPの供給ラインに接続され、NMOSトランジスタNT143のゲートがバイアス信号BAISの供給ラインに接続されている。このNMOSトランジスタNT143は電流源として機能する。
NMOSトランジスタNT141のドレインにNMOSトランジスタNT144のドレインが接続され、その接続点によりノードN1が形成されている。NMOSトランジスタNT142のドレインにNMOSトランジスタNT144のソースが接続され、その接続点によりノードN2が形成されている。
NMOSトランジスタNT144のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号CLKの供給ラインに接続されている。
このNMOSトランジスタ144がリセットスイッチとして機能する。
NMOSトランジスタNT144のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号CLKの供給ラインに接続されている。
このNMOSトランジスタ144がリセットスイッチとして機能する。
NMOSトランジスタNT145のソースがノードN1(NMOSトランジスタNT141、NT144のドレイン)に接続され、ドレインが負荷抵抗群150の所定の負荷抵抗素子に接続されている。
NMOSトランジスタNT146のソースがノードN2(NMOSトランジスタNT142のドレイン、NT144のソース)に接続され、ドレインが負荷抵抗群150の所定の他の負荷抵抗素子に接続されている。
そして、NMORトランジスタNT145とNT146のゲートが電源電位VDDに接続されている。
NMOSトランジスタNT146のソースがノードN2(NMOSトランジスタNT142のドレイン、NT144のソース)に接続され、ドレインが負荷抵抗群150の所定の他の負荷抵抗素子に接続されている。
そして、NMORトランジスタNT145とNT146のゲートが電源電位VDDに接続されている。
負荷抵抗群150は、一端が電源電位VDDに接続された負荷抵抗素子R151〜R158と、一端が各負荷抵抗素子R151〜158の他端に接続され、他端側が分散アンプ群140の差動分散アンプ1401〜1412の2つの出力のいずれかが接続された出力ラインL1〜L8を有する。
出力ラインL1には第1番目の差動分散アンプ1401の第1出力、第5番目の差動分散アンプ1405の第2出力、第9番目の差動分散アンプ1409の第1出力が接続され、出力ラインL2には第1番目の差動分散アンプ1401の第2出力、第5番目の差動分散アンプ1405の第1出力、第9番目の差動分散アンプ1409の第2出力が接続されている。
出力ラインL3には第2番目の差動分散アンプ1402の第1出力、第6番目の差動分散アンプ1406の第2出力、第10番目の差動分散アンプ1410の第1出力が接続され、出力ラインL4には第2番目の差動分散アンプ1402の第2出力、第6番目の差動分散アンプ1406の第1出力、第10番目の差動分散アンプ1410の第2出力が接続されている。
出力ラインL5には第3番目の差動分散アンプ1403の第1出力、第7番目の差動分散アンプ1407の第2出力、第11番目の差動分散アンプ1411の第1出力が接続され、出力ラインL6には第3番目の差動分散アンプ1403の第2出力、第7番目の差動分散アンプ1407の第1出力、第11番目の差動分散アンプ1411の第2出力が接続されている。
出力ラインL7には第4番目の差動分散アンプ1404の第1出力、第8番目の差動分散アンプ1408の第2出力、第12番目の差動分散アンプ1412の第1出力が接続され、出力ラインL8には第4番目の差動分散アンプ1404の第2出力、第8番目の差動分散アンプ1408の第1出力、第12番目の差動分散アンプ1412の第2出力が接続されている。
バッファ群160は、複数、たとえば4つのバッファ161(I1)〜164(I4)を有する。
バッファ161の入力端子(−)側が負荷抵抗群150の出力ラインL1に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL2に接続されている。
バッファ162の入力端子(−)側が負荷抵抗群150の出力ラインL3に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL4に接続されている。
バッファ163の入力端子(−)側が負荷抵抗群150の出力ラインL5に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL6に接続されている。
バッファ164の入力端子(−)側が負荷抵抗群150の出力ラインL7に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL8に接続されている。
バッファ161の入力端子(−)側が負荷抵抗群150の出力ラインL1に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL2に接続されている。
バッファ162の入力端子(−)側が負荷抵抗群150の出力ラインL3に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL4に接続されている。
バッファ163の入力端子(−)側が負荷抵抗群150の出力ラインL5に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL6に接続されている。
バッファ164の入力端子(−)側が負荷抵抗群150の出力ラインL7に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL8に接続されている。
補間回路170は、バッファ161の第1出力と第2出力との間に直列に接続された抵抗素子R1701〜R1716と、バッファ161の第2出力と第1出力との間に直列に接続された抵抗素子R1717〜R1732により構成されている。
そして、バッファ162の第1出力が抵抗素子R1728とR1729との接続点に接続され、バッファ162の第2出力が抵抗素子R1712とR1713との接続点に接続されている。
バッファ163の第1出力が抵抗素子R1724とR1725との接続点に接続され、バッファ163の第2出力が抵抗素子R1708とR1709との接続点に接続されている。
バッファ164の第1出力が抵抗素子R1720とR1721の接続点に接続され、バッファ164の第2出力が抵抗素子R1704とR1705との接続点に接続されている。
そして、バッファ162の第1出力が抵抗素子R1728とR1729との接続点に接続され、バッファ162の第2出力が抵抗素子R1712とR1713との接続点に接続されている。
バッファ163の第1出力が抵抗素子R1724とR1725との接続点に接続され、バッファ163の第2出力が抵抗素子R1708とR1709との接続点に接続されている。
バッファ164の第1出力が抵抗素子R1720とR1721の接続点に接続され、バッファ164の第2出力が抵抗素子R1704とR1705との接続点に接続されている。
このように、補間回路170は抵抗分割により、図10に示すように。16個の補間波形を出力する。
上位側のマスタコンパレータラッチ群180は、分散アンプ群140の差動出力を比較して所定ビット数の2値の信号を出力する。
下位側のマスタコンパレータ190は、16個のマスタコンパレータ1901〜1916を有し、補間回路170の出力を比較し、2値信号を出力する。
次に、上記構成による動作を説明する。
図6および図7のパラレル型のフォールディングAD変換器100において、差動入力信号Vinをトラックホールド回路110でクロック信号CLKがハイレベル時にトラック、ローレベル時にホールド出力し、その出力をプリアンプ群130に入力する。
プリアンプ群130のプリアンプ1301〜1312においては、基準電圧発生回路120で抵抗分割された差動基準電位との比較を行い、増幅して出力する。
プリアンプ1301〜1312からの差動出力信号を受け、差動分散アンプ1401〜1412により折り返し波形(図8)を生成する。
ここで、前述したように、図8中のΔVin1は差動分散アンプの入力ダイナミックレンジである。この線形範囲を差動分散アンプ1401(第1番目)、1405(第5番目)、1409(第9番目)とで重ね合わせることにより、degree数が3の第1の折り返し波形WV1を生成する。同様に2−6−10番目、3−7−11番目、4−8−12番目の差動分散アンプとで重ね合わせ、合計で4本の折り返し波形を生成する。
次に、折り返し波形をバッファ161(I1)、162(I2)、163(I3)、164(I4)が受け出力し、抵抗分割の補間回路170により、16個の補間波形(図10)を出力する。
ここで、図10はバッファ161,162(I1,I2)の出力から生成される補間波形であり、同様にバッファ162と163(I2とI3)、バッファ163と164(I3とI4)、バッファ164と161(I4とI1)によって補間波形が生成される。この信号をラッチコンパレータ(MCL)が受け、4bitのデジタル信号を出力する。
プリアンプ群130のプリアンプ1301〜1312においては、基準電圧発生回路120で抵抗分割された差動基準電位との比較を行い、増幅して出力する。
プリアンプ1301〜1312からの差動出力信号を受け、差動分散アンプ1401〜1412により折り返し波形(図8)を生成する。
ここで、前述したように、図8中のΔVin1は差動分散アンプの入力ダイナミックレンジである。この線形範囲を差動分散アンプ1401(第1番目)、1405(第5番目)、1409(第9番目)とで重ね合わせることにより、degree数が3の第1の折り返し波形WV1を生成する。同様に2−6−10番目、3−7−11番目、4−8−12番目の差動分散アンプとで重ね合わせ、合計で4本の折り返し波形を生成する。
次に、折り返し波形をバッファ161(I1)、162(I2)、163(I3)、164(I4)が受け出力し、抵抗分割の補間回路170により、16個の補間波形(図10)を出力する。
ここで、図10はバッファ161,162(I1,I2)の出力から生成される補間波形であり、同様にバッファ162と163(I2とI3)、バッファ163と164(I3とI4)、バッファ164と161(I4とI1)によって補間波形が生成される。この信号をラッチコンパレータ(MCL)が受け、4bitのデジタル信号を出力する。
ここで、差動分散アンプについて図9に関連付けて考察する。
前段のプリアンプからの差動出力VIP、VINを受け、差動電流出力IOP、IONを行う。ここで、カスコードトランジスタNT145,145のソース側のノードN1、N2にリセットスイッチ144を設けている。
これにより、差動電流出力IOP、ION側へスイッチの寄生容量を付けずに、出力差動振幅を抑えることができる。
前段のプリアンプからの差動出力VIP、VINを受け、差動電流出力IOP、IONを行う。ここで、カスコードトランジスタNT145,145のソース側のノードN1、N2にリセットスイッチ144を設けている。
これにより、差動電流出力IOP、ION側へスイッチの寄生容量を付けずに、出力差動振幅を抑えることができる。
図11および図12はスイッチがなし、ありの場合で、入力がREF1〜REF9(VR1〜VR9)へ変化したときの差動分散アンプ出力波形を示す図である。
リセットスイッチ144がトラックホールドのクロックと同期し、ハイレベルh時、すなわちトラック時にオン、ローレベル時、すなわちホールド時にオフする。ここで、ホールド時の差動出力は以下のように表される。
リセットスイッチ144がトラックホールドのクロックと同期し、ハイレベルh時、すなわちトラック時にオン、ローレベル時、すなわちホールド時にオフする。ここで、ホールド時の差動出力は以下のように表される。
[数4]
Vhold = (V1-V0)exp(-t/τ) ………(*1)
Vhold = (V1-V0)exp(-t/τ) ………(*1)
ここで、Vholdはホールド時の差動分散アンプ出力、V1は入力をDCゲイン倍した所望の出力電圧値、V0はクロックがトラックからホールドに切替る瞬間の初期出力電圧値、τはアンプ出力の時定数である。
スイッチなしの場合、図11に示すように、差動分散アンプ出力波形のようにトラック時に振幅を持つため、初期電圧値V0からV1へセトリングする。
スイッチがある場合、図12に示すように、差動分散アンプ出力波形のようにトラック時にスイッチがオンとなり、振幅は0となる。よってホールド時のV初期電圧値0=0となり、V0の分だけセトリングが早くなる。
これにより、アンプのレスポンスを向上し、高速なAD変換を可能とする。
スイッチなしの場合、図11に示すように、差動分散アンプ出力波形のようにトラック時に振幅を持つため、初期電圧値V0からV1へセトリングする。
スイッチがある場合、図12に示すように、差動分散アンプ出力波形のようにトラック時にスイッチがオンとなり、振幅は0となる。よってホールド時のV初期電圧値0=0となり、V0の分だけセトリングが早くなる。
これにより、アンプのレスポンスを向上し、高速なAD変換を可能とする。
<第2実施形態>
図13は、本発明の第2の実施形態に係るカスケード型フォールディングAD変換器の構成例を示すブロック図である。
また、図14は、図13のカスケード型フォールディングAD変換器の下位ビットの体的な構成例を示す回路図である。
図13は、本発明の第2の実施形態に係るカスケード型フォールディングAD変換器の構成例を示すブロック図である。
また、図14は、図13のカスケード型フォールディングAD変換器の下位ビットの体的な構成例を示す回路図である。
第2の実施形態のAD変換器100Aが第1の実施形態のAD変換器100と異なる点は、基準電圧発生回路120Aで発生する基準電圧をVR1〜VR9の9個とし、これに対応して第1分散アンプ群140Aの差動分散アンプ1401〜1409として、第1分散アンプ群140Aの出力段に第1負荷抵抗群200を配置し、その出力段に第1バッファ群210を配置し、第1バッファ群210の出力段に第1補間回路220を配置し、第1補間回路220の出力段に第2分散アンプ群230を配置し、第2分散アンプ群230の出力段に第2負荷抵抗素子群150Aを配置し、第2負荷抵抗群150Aの出力段に第2バッファ群160A、さらには第2補間回路170Aを配置したことにある。
これらのうち、第2負荷抵抗群150Aは第1の実施形態の負荷抵抗群150と同様の構成を有し、第2バッファ群160Aは第1の実施形態のバッファ群160と同様の構成を有し、第2補間回路170Aは第1の実施形態の補間回路170と同様の構成を有している。
第1負荷抵抗群200は、一端が電源電位VDDに接続された負荷抵抗素子R201〜R206と、一端が各負荷抵抗素子R201〜208の他端に接続され、他端側が分散アンプ群140Aの差動分散アンプ1401〜1409の2つの出力のいずれかが接続された出力ラインL11〜L16を有する。
出力ラインL11には第1番目の差動分散アンプ1401の第1出力、第5番目の差動分散アンプ1405の第2出力、第9番目の差動分散アンプ1409の第1出力が接続され、出力ラインL12には第1番目の差動分散アンプ1401の第2出力、第5番目の差動分散アンプ1405の第1出力、第9番目の差動分散アンプ1409の第2出力が接続されている。
出力ラインL13には第2番目の差動分散アンプ1402の第1出力、第6番目の差動分散アンプ1406の第2出力、第10番目の差動分散アンプ1410の第1出力が接続され、出力ラインL14には第2番目の差動分散アンプ1402の第2出力、第6番目の差動分散アンプ1406の第1出力、第10番目の差動分散アンプ1410の第2出力が接続されている。
出力ラインL15には第3番目の差動分散アンプ1403の第1出力、第7番目の差動分散アンプ1407の第2出力、第11番目の差動分散アンプ1411の第1出力が接続され、出力ラインL16には第3番目の差動分散アンプ1403の第2出力、第7番目の差動分散アンプ1407の第1出力、第11番目の差動分散アンプ1411の第2出力が接続されている。
第1バッファ群210は、複数、たとえば3つのバッファ211〜213を有する。
バッファ201の入力端子(−)側が第1負荷抵抗群200の出力ラインL13に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL14に接続されている。
バッファ212の入力端子(−)側が第1負荷抵抗群200の出力ラインL15に接続され、入力端子(+)側が第1負荷抵抗群200の出力ラインL15に接続されている。
バッファ213の入力端子(−)側が第1負荷抵抗群200の出力ラインL11に接続され、入力端子(+)側が第1負荷抵抗群200の出力ラインL12に接続されている。
バッファ201の入力端子(−)側が第1負荷抵抗群200の出力ラインL13に接続され、入力端子(+)側が負荷抵抗群150の出力ラインL14に接続されている。
バッファ212の入力端子(−)側が第1負荷抵抗群200の出力ラインL15に接続され、入力端子(+)側が第1負荷抵抗群200の出力ラインL15に接続されている。
バッファ213の入力端子(−)側が第1負荷抵抗群200の出力ラインL11に接続され、入力端子(+)側が第1負荷抵抗群200の出力ラインL12に接続されている。
第1補間回路220は、バッファ213の第1出力と第2出力との間に直列に接続された抵抗素子R2201〜R2212と、バッファ213の第2出力と第1出力との間に直列に接続された抵抗素子R2213〜R2224により構成されている。
そして、バッファ212の第1出力が抵抗素子R2204とR2205との接続点に接続され、バッファ212の第2出力が抵抗素子R2216とR2217との接続点に接続されている。
バッファ211の第1出力が抵抗素子R2208とR2209との接続点に接続され、バッファ211の第2出力が抵抗素子R2220とR2221との接続点に接続されている。
そして、バッファ212の第1出力が抵抗素子R2204とR2205との接続点に接続され、バッファ212の第2出力が抵抗素子R2216とR2217との接続点に接続されている。
バッファ211の第1出力が抵抗素子R2208とR2209との接続点に接続され、バッファ211の第2出力が抵抗素子R2220とR2221との接続点に接続されている。
第2分散アンプ群230は、12個の差動分散アンプ2301〜2312を有する。
差動分散アンプ2301の入力端子(−)側がバッファ213の第2出力に接続され、入力端子(+)側がバッファ213の第1出力に接続されている。
差動分散アンプ2302の入力端子(−)側が抵抗素子R2211とR2212との接続点に接続され、入力端子(+)側が抵抗素子R2223とR2224との接続点に接続されている。
差動分散アンプ2303の入力端子(−)側が抵抗素子R2210とR2211との接続点に接続され、入力端子(+)側が抵抗素子R2222とR2223との接続点に接続されている。
差動分散アンプ2304の入力端子(−)側が抵抗素子R2209とR2210との接続点に接続され、入力端子(+)側が抵抗素子R2221とR2222との接続点に接続されている。
差動分散アンプ2305の入力端子(−)側が抵抗素子R2208とR2209との接続点に接続され、入力端子(+)側が抵抗素子R2220とR2221との接続点に接続されている。
差動分散アンプ2306の入力端子(−)側が抵抗素子R2207とR2208との接続点に接続され、入力端子(+)側が抵抗素子R2219とR2220との接続点に接続されている。
差動分散アンプ2307の入力端子(−)側が抵抗素子R2206とR2207との接続点に接続され、入力端子(+)側が抵抗素子R2218とR2219との接続点に接続されている。
差動分散アンプ2308の入力端子(−)側が抵抗素子R2205とR2206との接続点に接続され、入力端子(+)側が抵抗素子R2217とR2218との接続点に接続されている。
差動分散アンプ2309の入力端子(−)側が抵抗素子R2204とR2205との接続点に接続され、入力端子(+)側が抵抗素子R2216とR2217との接続点に接続されている。
差動分散アンプ2310の入力端子(−)側が抵抗素子R2203とR2204との接続点に接続され、入力端子(+)側が抵抗素子R2215とR2216との接続点に接続されている。
差動分散アンプ2311の入力端子(−)側が抵抗素子R2202とR2203との接続点に接続され、入力端子(+)側が抵抗素子R2214とR2215との接続点に接続されている。
差動分散アンプ2312の入力端子(−)側が抵抗素子R2201とR2202との接続点に接続され、入力端子(+)側が抵抗素子R2213とR2214との接続点に接続されている。
差動分散アンプ2301の入力端子(−)側がバッファ213の第2出力に接続され、入力端子(+)側がバッファ213の第1出力に接続されている。
差動分散アンプ2302の入力端子(−)側が抵抗素子R2211とR2212との接続点に接続され、入力端子(+)側が抵抗素子R2223とR2224との接続点に接続されている。
差動分散アンプ2303の入力端子(−)側が抵抗素子R2210とR2211との接続点に接続され、入力端子(+)側が抵抗素子R2222とR2223との接続点に接続されている。
差動分散アンプ2304の入力端子(−)側が抵抗素子R2209とR2210との接続点に接続され、入力端子(+)側が抵抗素子R2221とR2222との接続点に接続されている。
差動分散アンプ2305の入力端子(−)側が抵抗素子R2208とR2209との接続点に接続され、入力端子(+)側が抵抗素子R2220とR2221との接続点に接続されている。
差動分散アンプ2306の入力端子(−)側が抵抗素子R2207とR2208との接続点に接続され、入力端子(+)側が抵抗素子R2219とR2220との接続点に接続されている。
差動分散アンプ2307の入力端子(−)側が抵抗素子R2206とR2207との接続点に接続され、入力端子(+)側が抵抗素子R2218とR2219との接続点に接続されている。
差動分散アンプ2308の入力端子(−)側が抵抗素子R2205とR2206との接続点に接続され、入力端子(+)側が抵抗素子R2217とR2218との接続点に接続されている。
差動分散アンプ2309の入力端子(−)側が抵抗素子R2204とR2205との接続点に接続され、入力端子(+)側が抵抗素子R2216とR2217との接続点に接続されている。
差動分散アンプ2310の入力端子(−)側が抵抗素子R2203とR2204との接続点に接続され、入力端子(+)側が抵抗素子R2215とR2216との接続点に接続されている。
差動分散アンプ2311の入力端子(−)側が抵抗素子R2202とR2203との接続点に接続され、入力端子(+)側が抵抗素子R2214とR2215との接続点に接続されている。
差動分散アンプ2312の入力端子(−)側が抵抗素子R2201とR2202との接続点に接続され、入力端子(+)側が抵抗素子R2213とR2214との接続点に接続されている。
なお、第2分散アンプ群230の差動分散アンプ2301〜2312の出力は、第1の実施形態(図7)の差動分散アンプ1401〜1412と負荷抵抗群150の出力ラインL1〜L8と同様の関係をもって接続される。したがって、ここではその詳細な説明は省略する。
本第2の実施形態において、基本的に、第1補間回路220までの処理は第1の実施形態と同様に行われる。
そして、図15に示すように、第1補間回路220からのdegreeに折り返されたアンプ出力を第2分散アンプ群230の差動分散アンプ2301〜2312が受け、1番目、5番目、9番目とで重ね合わせることにより、degree数が9の折り返し波形WV2を生成する。
次に、上記折り返し波形をバッファ161〜164が受け出力し、抵抗を用いた4分割の第2補間回路170Aにより、16個の補間波形(図15)を出力し、ラッチコンパレータMCLが受け、4bitのデジタル信号を出力する。
そして、図15に示すように、第1補間回路220からのdegreeに折り返されたアンプ出力を第2分散アンプ群230の差動分散アンプ2301〜2312が受け、1番目、5番目、9番目とで重ね合わせることにより、degree数が9の折り返し波形WV2を生成する。
次に、上記折り返し波形をバッファ161〜164が受け出力し、抵抗を用いた4分割の第2補間回路170Aにより、16個の補間波形(図15)を出力し、ラッチコンパレータMCLが受け、4bitのデジタル信号を出力する。
ここで、カスケード型フォールディングAD変換器100Aの第2分散アンプ群230の差動分散アンプ2301〜2312のゲインをA2、出力信号をVO2、第1分散アンプ群140Aの差動分散アンプ1401〜1409のゲインをA1、出力信号をVO1、プリアンプ群130Aのプリアンプ1301〜1309のゲインをAP、出力信号をVOP、入力信号をVinとすると、次の関係式が得られる。
[数5]
VOP = AP*Vin………(*1)
VO1 = A1*VOP………(*2)
VO2 = A2*VO1………(*3)
VOP = AP*Vin………(*1)
VO1 = A1*VOP………(*2)
VO2 = A2*VO1………(*3)
ここで初段のプリアンプにリセットスイッチを入れることにより、トラック時にVOP=0となり、各アンプ出力信号VO1、VO2も0となる。
よって初段のプリアンプのみにリセットスイッチを設けることにより、各分散アンプの出力振幅を抑え、アナログセトリングを早めることができる。
よって初段のプリアンプのみにリセットスイッチを設けることにより、各分散アンプの出力振幅を抑え、アナログセトリングを早めることができる。
図17は、第2の実施形態における初段のプリアンプの回路例を示す図である。
図17の差動アンプは、NMOSトランジスタNT1301〜NT1312、および負荷抵抗素子Rout1、Rout2により構成されている。
差動ペアを構成するNMOSトランジスタNT1301とNT1302のソース同士が接続され、その接続点がNMOSトランジスタNT1303のドレインに接続され、NMOSトランジスタNT1303のソースが基準電位VSSに接続されている。
そして、NMOSトランジスタ1301のゲートが信号(電圧)VIPの供給ラインに接続され、NMOSトランジスタNT1302のゲートが信号(電圧)REFPの供給ラインに接続され、NMOSトランジスタNT1303のゲートがバイアス信号BAISの供給ラインに接続されている。このNMOSトランジスタNT1303は電流源として機能する。
そして、NMOSトランジスタ1301のゲートが信号(電圧)VIPの供給ラインに接続され、NMOSトランジスタNT1302のゲートが信号(電圧)REFPの供給ラインに接続され、NMOSトランジスタNT1303のゲートがバイアス信号BAISの供給ラインに接続されている。このNMOSトランジスタNT1303は電流源として機能する。
NMOSトランジスタNT1301のドレインにNMOSトランジスタNT1304のドレインが接続され、その接続点によりノードN11が形成されている。NMOSトランジスタNT1302のドレインにNMOSトランジスタNT1304のソースが接続され、その接続点によりノードN12が形成されている。
NMOSトランジスタNT1304のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号CLKの供給ラインに接続されている。
このNMOSトランジスタ1304がリセットスイッチとして機能する。
NMOSトランジスタNT1305のソースがノードN11(NMOSトランジスタNT1301、NT1304のドレイン)に接続され、ドレインが負荷抵抗Rout1に接続されている。
NMOSトランジスタNT1306のソースがノードN12(NMOSトランジスタNT1302のドレイン、NT1304のソース)に接続され、ドレインが負荷抵抗素子Rout2に接続されている。
そして、NMORトランジスタNT1305とNT1306のゲートが電源電位VDDに接続されている。
NMOSトランジスタNT1304のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号CLKの供給ラインに接続されている。
このNMOSトランジスタ1304がリセットスイッチとして機能する。
NMOSトランジスタNT1305のソースがノードN11(NMOSトランジスタNT1301、NT1304のドレイン)に接続され、ドレインが負荷抵抗Rout1に接続されている。
NMOSトランジスタNT1306のソースがノードN12(NMOSトランジスタNT1302のドレイン、NT1304のソース)に接続され、ドレインが負荷抵抗素子Rout2に接続されている。
そして、NMORトランジスタNT1305とNT1306のゲートが電源電位VDDに接続されている。
差動ペアを構成するNMOSトランジスタNT1307とNT1308のソース同士が接続され、その接続点がNMOSトランジスタNT1309のドレインに接続され、NMOSトランジスタNT13039ソースが基準電位に接続されている。
そして、NMOSトランジスタ1307のゲートが信号(電圧)PEFNの供給ラインに接続され、NMOSトランジスタNT1308のゲートが信号(電圧)VINの供給ラインに接続され、NMOSトランジスタNT1309のゲートがバイアス信号BAISの供給ラインに接続されている。このNMOSトランジスタNT1309は電流源として機能する。
そして、NMOSトランジスタ1307のゲートが信号(電圧)PEFNの供給ラインに接続され、NMOSトランジスタNT1308のゲートが信号(電圧)VINの供給ラインに接続され、NMOSトランジスタNT1309のゲートがバイアス信号BAISの供給ラインに接続されている。このNMOSトランジスタNT1309は電流源として機能する。
NMOSトランジスタNT1307のドレインにNMOSトランジスタNT1310のドレインが接続され、その接続点によりノードN13が形成されている。NMOSトランジスタNT1308のドレインにNMOSトランジスタNT1310のソースが接続され、その接続点によりノードN14が形成されている。
NMOSトランジスタNT1310のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号CLKの供給ラインに接続されている。
このNMOSトランジスタ1310がリセットスイッチとして機能する。
NMOSトランジスタNT1311のソースがノードN13(NMOSトランジスタNT1307、NT1310のドレイン)に接続され、ドレインが負荷抵抗Rout1に接続されている。
NMOSトランジスタNT1312のソースがノードN14(NMOSトランジスタNT1308のドレイン、NT1310のソース)に接続され、ドレインが負荷抵抗素子Rout2に接続されている。
そして、NMORトランジスタNT1311とNT1312のゲートが電源電位VDDに接続されている。
NMOSトランジスタNT1310のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号CLKの供給ラインに接続されている。
このNMOSトランジスタ1310がリセットスイッチとして機能する。
NMOSトランジスタNT1311のソースがノードN13(NMOSトランジスタNT1307、NT1310のドレイン)に接続され、ドレインが負荷抵抗Rout1に接続されている。
NMOSトランジスタNT1312のソースがノードN14(NMOSトランジスタNT1308のドレイン、NT1310のソース)に接続され、ドレインが負荷抵抗素子Rout2に接続されている。
そして、NMORトランジスタNT1311とNT1312のゲートが電源電位VDDに接続されている。
出力の差動ペアVOPとVONにカスコードトランジスタNT1305,NT1306,NT1311,1312を入れ、そのソース側にリセットスイッチNT1304,NT1310を入れ、第1の実施形態と同様にトラックホールドのクロック信号CLKと同期し、クロック信号CLKがハイレベル時、すなわちトラック時にオン、ローレベル時、すなわちホールド時にオフする。
これにより、トラック時に後段の信号振幅を抑え、アンプのレスポンスを向上し、高速なAD変換を可能とする。
これにより、トラック時に後段の信号振幅を抑え、アンプのレスポンスを向上し、高速なAD変換を可能とする。
本実施形態によれば、以下の効果を得ることができる。
フォールディング方式のAD変換器において、アンプ内のカスコードトランジスタのソース側にスイッチを入れることにより、スイッチの寄生容量を出力ノードにつけることなく、アンプのレスポンスを改善することができる。
カスケード型のフォールディングAD変換器において、初段のプリアンプのみにスイッチを導入することにより、高速動作を可能とするAD変換器を提供する。
フォールディング方式のAD変換器において、アンプ内のカスコードトランジスタのソース側にスイッチを入れることにより、スイッチの寄生容量を出力ノードにつけることなく、アンプのレスポンスを改善することができる。
カスケード型のフォールディングAD変換器において、初段のプリアンプのみにスイッチを導入することにより、高速動作を可能とするAD変換器を提供する。
上述の実施形態では下位4ビットの変換器の例を説明したが、この構成に限定されるものではなく4ビット以上の変換器にも本発明は適用可能である。
100・・・パラレル型フォールディングAD変換器、100A・・・カスケード型フォールディングAD変換器、110・・・トラックホールド(T/H)回路、120,120A・・・基準電圧発生回路、130,130A・・・プリアンプ群、140・・・分散アンプ群、140A・・・第1分散アンプ群、150・・・負荷抵抗群、150A・・・第2負荷抵抗群、160・・・バッファ群、160A・・・第2バッファ群、170・・・補間回路、170A・・・第2補間回路、180・・・上位側のマスタコンパレータラッチ群、190・・・下位側のマスタコンパレータラッチ群、200・・・第1負荷抵抗群、210・・・第1バッファ群、220・・・第1補間回路、230・・・第2分散アンプ群、144・・・リセットスイッチ、145,146・・・カスコードトランジスタ(NMOSトランジスタ)、NT1304,NT1310・・・リセットスイッチ、NT1305,NT1305,NT1311,NT1312・・・カスコードトランジスタ。
Claims (4)
- 複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、
上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、
上記アンプの出力端が交互に接続されたフォールディング回路であって、
上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
フォールディング回路。 - 上記アンプの前段には差動ペア入力段とカスコードトランジスタと負荷抵抗で構成されるプリアンプを有しており、
上記プリアンプのカスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
請求項1記載のフォールディング回路。 - 所定の折り返し数のフォールディング波形を生成するフォールディング回路を有するアナログ−デジタル変換器であって、
上記フォールディング回路は、複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、
上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、
上記アンプの出力端が交互に接続され、
上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
アナログ−デジタル変換器。 - 上記アンプの前段には差動ペア入力段とカスコードトランジスタと負荷抵抗で構成されるプリアンプを有しており、
上記プリアンプのカスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
請求項3記載のアナログ−デジタル変換器。
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