JP2005057717A - チョッパー型コンパレータ回路 - Google Patents

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満 新井
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守 近藤
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Abstract

【課題】高い分解能を必要としない場合には、ゲインを下げて消費電力を抑えるチョッパー型コンパレータ回路を提供する。
【解決手段】入力端子11,13と、コンデンサC11,13と、スイッチSW11,13,15,17と、コンデンサC11,13の各後段の１乃至複数のインバータ回路部と、出力端子19とを有する回路で、各インバータ回路部は、第1導電型第1論理回路用T11-1,2,T15-1,2と第2導電型第2論理回路用T13-1,2,T17-1,2の各トランジスタと、第１導電型第１電流制御用T111-1,2,T-115-1,2と、第2導電型第2電流制御用T113-1,2,T117-1,2の各トランジスタによって構成された、１乃至複数のゲーテッドインバータ回路115,117,119,121を備え、第1論理回路用と第2論理回路用トランジスタは、直列に接続されるとともに、第１論理回路用、第2論理回路用トランジスタは、各々、主電極が第1電流制御用、第2電流制御用トランジスタを介し、それぞれ、第1電源ライン、第2電源ラインに接続される。
【選択図】図１−２

Description

この発明は、例えばＣＭＯＳ半導体回路に用いられるチョッパー型コンパレータ回路に関するものである。
ＣＭＯＳ半導体回路に内蔵されるアナログ／デジタル・コンバータ（以下、ＡＤＣという）は、チョッパー型コンパレータ回路と呼ばれるアナログ電圧レベル比較器を多用している。図２−１に、従来のチョッパー型コンパレータ回路の構成を示す。また、図２−２に、その詳細な構成を示す。なお、ここでは、２個のインバータ回路部を有する構成について説明するが、インバータ回路部が３個以上の場合もある。
チョッパー型コンパレータ回路１０は、アナログ入力電圧Ｖinを入力する入力端子１１と、基準電圧Ｖrefを入力する入力端子１３とを有している。入力端子１１は、アナログ
スイッチからなる第１スイッチＳＷ１１を介してノードＮ１１に接続されている。また、入力端子１３は、アナログスイッチからなる第２スイッチＳＷ１３を介してノードＮ１１に接続されている。ノードＮ１１は、第１コンデンサＣ１１を介してノードＮ１３に接続されている。ノードＮ１３は、第１インバータ回路部である第１ＣＭＯＳインバータ１５を介してノードＮ１５に接続されているとともに、アナログスイッチからなる第３スイッチＳＷ１５を介してノードＮ１５に接続されている。第１ＣＭＯＳインバータ１５は、図２−２に示すように、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｔ１１と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｔ１３とを有している。ＰＭＯＳトランジスタＴ１１は、ゲートがノードＮ２１を介してノードＮ１３に接続され、ソースが＋側電源ＶDDに接続され、ドレインがノードＮ２３を介してノードＮ１５に接続されている。ＮＭＯＳトランジスタＴ１３は、ゲートがノードＮ２１を介してノードＮ１３に接続され、ドレインがノードＮ２３を介してノードＮ１５に接続され、ソースがグランドに接続されている。ノードＮ１５は、第２コンデンサＣ１３を介してノードＮ１７に接続されている。ノードＮ１７は、第２インバータ回路部である第２ＣＭＯＳインバータ１７を介してノードＮ１９に接続されているとともに、アナログスイッチからなる第４スイッチＳＷ１７を介してノードＮ１９に接続されている。第２ＣＭＯＳインバータ１７は、図２−２に示すように、ＰＭＯＳトランジスタＴ１５と、ＮＭＯＳトランジスタＴ１７とを有している。ＰＭＯＳトランジスタＴ１５は、ゲートがノードＮ１７に接続され、ソースが＋側電源ＶDDに接続され、ドレインがノードＮ１９に接続されている。ＮＭＯＳトランジスタＴ１７は、ゲートがノードＮ１７に接続され、ドレインがノードＮ１９に接続され、ソースがグランドに接続されている。ノードＮ１９は、出力電圧Ｖoutを出力する出力端子１９に接続されている。
チョッパー型コンパレータ回路１０は、第１及び第２ＣＭＯＳインバータ１５，１７を増幅器として用いるとともに、第１ＣＭＯＳインバータ１５と第２ＣＭＯＳインバータ１７の間を第２コンデンサＣ１３で結合することによって、オフセット補償や、比較、サンプルホールドなどの動作を実行する。
このようなチョッパー型コンパレータ回路１０は、通常、以下のように動作する。
まず、第１〜第４スイッチＳＷ１１〜ＳＷ１７が、図示しないクロック信号に基づいて、動作する。初期時では、第１，第３及び第４スイッチＳＷ１１，ＳＷ１５，ＳＷ１７が閉（オン）状態となり、第２スイッチＳＷ１３が開（オフ）状態となる。このとき、ノードＮ１１の電圧はＶinとなり、ノードＮ１３の電圧は第１ＣＭＯＳインバータ１５の閾値
電圧Ｖth1となり、ノードＮ１５の電圧はノードＮ１３と同じ値（すなわち、Ｖth1）となり、ノードＮ１７の電圧は第２ＣＭＯＳインバータ１７の閾値電圧Ｖth2となり、ノード
Ｎ１９の電圧はノードＮ１７と同じ値（すなわち、Ｖth2）となり、ノードＮ１９の電圧
は出力電圧Ｖoutとして出力端子１９から出力される。
このときの第１コンデンサＣ１１の電荷Ｑ1は、以下の式（１）となり、また、第２コ
ンデンサＣ１３の電荷Ｑ2は、以下の式（２）となる。なお、ここでは、第１コンデンサ
Ｃ１１の容量をＣ1とし、第２コンデンサ１３の容量をＣ2とする。
Ｑ1＝Ｃ1（Ｖin−Ｖth1） …（１）
Ｑ2＝Ｃ2（Ｖth1−Ｖth2） …（２）
これにより、第１コンデンサＣ１１には入力電圧Ｖinと第１ＣＭＯＳインバータ１５の閾値電圧Ｖth1の電位差が、第２コンデンサＣ１３には第１ＣＭＯＳインバータ１５と第
２ＣＭＯＳインバータ１７のオフセット電圧の電位差（すなわち、第１ＣＭＯＳインバータ１５の閾値電圧Ｖth1と第２ＣＭＯＳインバータ１７の閾値電圧Ｖth2の電位差）が保存される。
次に、第１〜第４スイッチＳＷ１１〜ＳＷ１７が、図示しないクロック信号に基づいて、動作する。ここでは、第１，第３及び第４スイッチＳＷ１１，ＳＷ１５，ＳＷ１７がオフ状態となり、第２スイッチＳＷ１３がオン状態となる。これにより、ノードＮ１１の電圧がＶrefとなり、各ノードＮ１３，Ｎ１５，Ｎ１７，Ｎ１９の電圧が変化する。その結果、チョッパー型コンパレータ回路１０は、出力端子１９から、以下のようにして算出される値の出力電圧Ｖoutを出力することになる。
このときのノードＮ１３の電圧をＶx1とすると、第１コンデンサＣ１１の電荷Ｑ1’は
、以下の式（３）となる。
Ｑ1’＝Ｃ1（Ｖref−Ｖx1） …（３）
ここで、Ｑ1＝Ｑ1’である。そのため、式（１）と式（３）より、Ｖx1は、以下の式（４）となる。
Ｖx1＝Ｖref−Ｖin＋Ｖth1 …（４）
また、第１ＣＭＯＳインバータ１５のゲインをＡ1とするとノードＮ１５の電圧Ｖ15は
、以下の式（５−１）となり、式（５−１）は式（４）より式（５−２）となる。
Ｖ15＝Ａ1（Ｖx1−Ｖth1）＋Ｖth1 …（５−１）
Ｖ15＝Ａ1（Ｖref−Ｖin）＋Ｖth1 …（５−２）
また、ノードＮ１７の電圧をＶx2とすると、第２コンデンサＣ１３の電荷Ｑ2’は、以
下の式（６）となる。
Ｑ2’＝Ｃ2（Ｖ15−Ｖx2） …（６）
ここで、Ｑ2＝Ｑ2’である。そのため、式（２）と式（６）と式（５−２）より、Ｖx2は、以下の式（７）となる。
Ｖx2＝Ａ1（Ｖref−Ｖin）＋Ｖth2 …（７）
また、第２ＣＭＯＳインバータ１７のゲインをＡ2とするとノードＮ１９のコンパレー
タ出力電圧Ｖoutは、以下の式（８−１）となり、式（８−１）は式（７）より式（８−
２）となる。
Ｖout＝Ａ2（Ｖx2−Ｖth2）＋Ｖth2 …（８−１）
Ｖout＝Ａ1Ａ2（Ｖref−Ｖin）＋Ｖth2 …（８−２）
このように、チョッパー型コンパレータ回路１０は、出力端子１９から、式（８−２）によって算出される値の出力電圧Ｖoutを出力することになる。
したがって、チョッパー型コンパレータ回路１０は、第１ＣＭＯＳインバータ１５と第２ＣＭＯＳインバータ１７を、ゲインＡ1Ａ2の増幅器として稼働させることになり、入力電圧Ｖinと基準電圧Ｖref間の電位差（Ｖref−Ｖin）を増幅させることになる。これによって、チョッパー型コンパレータ回路１０は、比較動作を行う。
このようなチョッパー型コンパレータ回路１０は、例えば特開平１０−６５５０２号公報（特許文献１）に開示されている。
特開平１０−６５５０２号公報 （図９）
従来のチョッパー型コンパレータ回路は、ゲインが高く設定されているため、消費電力が大きくなり、消費電力を抑える必要があった。
すなわち、例えば、ＡＤＣは、高い分解能を必要とする用途に使用される場合があるため、高いゲインが得られるように、チョッパー型コンパレータ回路１０のゲイン（すなわち、ＣＭＯＳインバータ１５，１７のゲイン）が高く設定されている。
しかしながら、ＣＭＯＳインバータ１５，１７のゲインを高く設定するためには、ＣＭＯＳインバータ１５，１７を構成する各トランジスタＴ１１〜Ｔ１７のサイズを大きくする必要がある。各トランジスタＴ１１〜Ｔ１７のサイズを大きくすると、チョッパー型コンパレータ回路１０の消費電力は増大することになる。そのため、従来のチョッパー型コンパレータ回路１０は、消費電力を抑える必要があった。
この発明は、このような課題を解決するために、高い分解能を必要とする場合にはゲインを上げて高速な比較動作を行い、高い分解能を必要としない場合にはゲインを下げて消費電力を抑えるチョッパー型コンパレータ回路を提供することを目的とする。
この発明は、アナログ入力電圧を入力する第１入力端子と、基準電圧を入力する第２入力端子と、１乃至複数のコンデンサと、第１入力端子と初段のコンデンサとを接続する第１スイッチと、第２入力端子と初段のコンデンサとを接続する第２スイッチと、コンデンサの各後段に配置されている１乃至複数のインバータ回路部と、インバータ回路部の各入出力端子間を接続する１乃至複数の入出力端子間スイッチと、最後段のインバータ回路部に接続され、出力電圧を外部に出力する出力端子とを有するチョッパー型コンパレータ回路において、各々のインバータ回路部は、第１導電型の第１論理回路用トランジスタと第２導電型の第２論理回路用トランジスタと、第１導電型の第１電流制御用トランジスタと、第２導電型の第２電流制御用トランジスタとによって構成された、１乃至複数のゲーテッドインバータ回路を備えており、第１論理回路用トランジスタと第２論理回路用トランジスタは、直列に接続されているとともに、第１論理回路用トランジスタは、主電極が、第１電流制御用トランジスタを介して、第１電源ラインに接続され、第２論理回路用トランジスタは、主電極が、第２電流制御用トランジスタを介して、第２電源ラインに接続されていることを特徴とする。
この発明に係るチョッパー型コンパレータ回路は、回路のゲインを多段階に変更するこ
とができるため、使用用途に応じて、高い分解能を必要とする場合にはゲインを上げて高速な比較動作を行い、高い分解能を必要としない場合にはゲインを下げて消費電力を抑えることが可能となる。
この発明は、各インバータ回路部における論理回路用のＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に、電流制御用のトランジスタを接続することで、インバータ回路部のゲインやスレッショルド電圧をより細かに調整できるようにしたものである。
なお、前述の特許文献１（特開１０−６５５０２号公報）に開示された発明は、変換速度と消費電力の関係に着目してなされているため、ゲイン（変換精度）と消費電流の関係が考慮されていない。そのため、ゲインやスレッショルド電圧を細かく調整することができない。これに対し、この発明は、ゲインと消費電流の関係に着目してなされているため、ゲイン（変換精度）と消費電流の関係が考慮されている。そのため、ゲインやスレッショルド電圧を細かく調整することができる。
以下に、図を参照して、この発明の実施例を説明する。なお、各図は、この発明を理解できる程度に概略的に示してあるに過ぎない。したがって、この発明は、図示例のみに限定されるものではない。また、各図に共通する要素や同様な機能を有する要素については、同一の符号を付し、それらの重複する説明を省略する。
図１−１に、実施例１に係るチョッパー型コンパレータ回路の構成を示す。また、図１−２に、その詳細な構成を示す。
実施例１に係るチョッパー型コンパレータ回路１００−１は、従来のチョッパー型コンパレータ回路１０における第１及び第２インバータ回路部である第１及び第２ＣＭＯＳインバータ１５，１７のそれぞれを、複数の、ゲート化されたインバータ（以下、ゲーテッドインバータという）に代えている。なお、図１−１では、第１ＣＭＯＳインバータ１５を２個のゲーテッドインバータ（すなわち、第１及び第２ゲーテッドインバータ１１５，１１７）に代え、第２ＣＭＯＳインバータ１７を２個のゲーテッドインバータ（すなわち、第３及び第４ゲーテッドインバータ１１９，１２１）に代えた例を示している。第１ゲーテッドインバータ１１５と第２ゲーテッドインバータ１１７は、並列に配置されているとともに、電圧レベルが異なる制御電源ラインに接続されている。また、同様に、第３ゲーテッドインバータ１１９と第４ゲーテッドインバータ１２１も、並列に配置されているとともに、電圧レベルが異なる制御電源ラインに接続されている。以下に、チョッパー型コンパレータ回路１００−１の構成を詳述する。
図１−２に示すように、チョッパー型コンパレータ回路１００−１は、アナログ入力電圧Ｖinを入力する第１入力端子である入力端子１１と、基準電圧Ｖrefを入力する第２入
力端子である入力端子１３と、電圧レベルをＸとする第１制御電源ラインに接続されている入力端子１１１と、電圧レベルをＹとする第２制御電源ラインに接続されている入力端子１１３とを有している。入力端子１１は、アナログスイッチからなる第１スイッチＳＷ１１を介してノードＮ１１に接続されている。また、入力端子１３は、アナログスイッチからなる第２スイッチＳＷ１３を介してノードＮ１１に接続されている。ノードＮ１１は、第１コンデンサＣ１１を介してノードＮ１３に接続されている。ノードＮ１３は、第１インバータ回路部（すなわち、第１及び第２ゲーテッドインバータ１１５，１１７）を介してノードＮ１５に接続されているとともに、アナログスイッチからなる第３スイッチＳＷ１５を介してノードＮ１５に接続されている。ノードＮ１５は、第２コンデンサＣ１３を介してノードＮ１７に接続されている。ノードＮ１７は、第２インバータ回路部（すな
わち、第３及び第４ゲーテッドインバータ１１９，１２１）を介してノードＮ１９に接続されているとともに、アナログスイッチからなる第４スイッチＳＷ１７を介してノードＮ１９に接続されている。ノードＮ１９は、出力電圧Ｖoutを出力する出力端子１９に接続
されている。
なお、第１〜第４ゲーテッドインバータ１１５，１１７，１１９，１２１は、以下のように構成されている。
すなわち、各第１〜第４ゲーテッドインバータ１１５，１１７，１１９，１２１は、第１導電型の第１論理回路用トランジスタと、第１導電型の第１電流制御用トランジスタと、第２導電型の第２論理回路用トランジスタと、第２導電型の第２電流制御用トランジスタとによって構成されている。第１論理回路用トランジスタと第２論理回路用トランジスタは、直列に接続されている。また、第１論理回路用トランジスタは、主電極が、第１電流制御用トランジスタを介して、第１電源ライン（ここでは、＋側電源ＶDD）に接続され、第２論理回路用トランジスタは、主電極が、第２電流制御用トランジスタを介して、第２電源ライン（ここでは、グランド）に接続されている。
なお、ここでは、第１導電型のトランジスタをＰＭＯＳトランジスタとし、第２導電型のトランジスタをＮＭＯＳトランジスタとして説明する。また、第１導電型の第１論理回路用トランジスタを第１ＰＭＯＳトランジスタとし、第１導電型の第１電流制御用トランジスタを第２ＰＭＯＳトランジスタとし、第２導電型の第２論理回路用トランジスタを第１ＮＭＯＳトランジスタとし、第２導電型の第２電流制御用トランジスタを第２ＮＭＯＳトランジスタとして説明する。さらに、第１電源ラインを＋側電源ＶDDとし、第２電源ラインをグランドとして説明する。
第１ＰＭＯＳトランジスタは、第１ＮＭＯＳトランジスタとともにインバータ回路を構成するトランジスタであり、ゲートが、第１ＮＭＯＳトランジスタのゲートに接続されているとともに、前段に配置された構成物に接続されている。また、ソースが、第２ＰＭＯＳトランジスタのドレインに接続されている。また、ドレインが、第１ＮＭＯＳトランジスタのドレインに接続されているとともに、後段に配置された構成物に接続されている。
第２ＰＭＯＳトランジスタは、第１ＰＭＯＳトランジスタに対する電流制御用のトランジスタであり、ゲートが、第２ＮＭＯＳトランジスタのゲートに接続されているとともに、複数の制御電極の中の対応するものに接続されている。また、ソースが、第１電極に接続されている。また、ドレインが、第１ＰＭＯＳトランジスタのソースに接続されている。
第１ＮＭＯＳトランジスタは、第１ＰＭＯＳトランジスタとともにインバータ回路を構成するトランジスタであり、ゲートが、第１ＰＭＯＳトランジスタのゲートに接続されているとともに、前段に配置された構成物に接続されている。また、ソースが、第２ＮＭＯＳトランジスタのドレインに接続されている。また、ドレインが、第１ＰＭＯＳトランジスタのドレインに接続されているとともに、後段に配置された構成物に接続されている。
第２ＮＭＯＳトランジスタは、第１ＮＭＯＳトランジスタに対する電流制御用のトランジスタであり、ゲートが、第２ＰＭＯＳトランジスタのゲートに接続されているとともに、複数の制御電極の中の対応するものに接続されている。また、ソースが、第２電極に接続されている。また、ドレインが、第１ＮＭＯＳトランジスタのソースに接続されている。
同じゲーテッドインバータ回路部内における第２ＰＭＯＳトランジスタのゲートと第２
ＮＭＯＳトランジスタのゲートは、同じ電圧レベルの制御電源ラインに接続されている。すなわち、各第１〜第４ゲーテッドインバータ１１５，１１７，１１９，１２１内における第２ＰＭＯＳトランジスタのゲートと第２ＮＭＯＳトランジスタのゲートは、同じ電圧レベルの制御電源ラインに接続されている。
また、同じインバータ回路部内における各々のゲーテッドインバータ回路は、互いに、異なる電圧レベルの制御電源ラインに接続されている。すなわち、第１ゲーテッドインバータ１１５と第２ゲーテッドインバータ１１７は、異なる電圧レベルの制御電源ラインに接続されている。また、第３ゲーテッドインバータ１１９と第４ゲーテッドインバータ１２１は、異なる電圧レベルの制御電源ラインに接続されている。なお、各インバータ回路部内における各ゲーテッドインバータ回路部は、並列に配置されているので、第１ゲーテッドインバータ１１５と第３ゲーテッドインバータ１１９は、同じ電圧レベルの制御電源ラインに接続されていることが好ましい。ここでは、第１ゲーテッドインバータ１１５と第３ゲーテッドインバータ１１９は、電圧レベルをＸとする制御電源ラインに接続されているものとする。また、第２ゲーテッドインバータ１１７と第４ゲーテッドインバータ１２１も、同じ電圧レベルの制御電源ライン（ただし、第１ゲーテッドインバータ１１５と第３ゲーテッドインバータ１１９に接続されているものとは異なる電圧レベルの制御電源ライン）に接続されていることが好ましい。ここでは、第２ゲーテッドインバータ１１７と第４ゲーテッドインバータ１２１は、電圧レベルをＹとする制御電源ラインに接続されているものとする。
以下に、第１〜第４ゲーテッドインバータ１１５，１１７，１１９，１２１の構成を詳述する。
第１ゲーテッドインバータ１１５は、２個のＰＭＯＳトランジスタ（すなわち、第１及び第２ＰＭＯＳトランジスタＴ１１−１，Ｔ１１１−１）と、２個のＮＭＯＳトランジスタ（すなわち、第１及び第２ＮＭＯＳトランジスタＴ１３−１，Ｔ１１３−１）とからなる。
第１ＰＭＯＳトランジスタＴ１１−１は、ゲートが、ノードＮ２１を介して、第１ＮＭＯＳトランジスタＴ１３−１のゲートに接続されている。また、ノードＮ２１，Ｎ１３を介して、前段に配置された構成物である第１コンデンサＣ１１に接続されている。さらに、ノードＮ２１，Ｎ１２７を介して、後段に配置された構成物である第２ゲーテッドインバータ１１７内における第１ＰＭＯＳトランジスタＴ１１−２のゲート及び第１ＮＭＯＳトランジスタＴ１３−２のゲートに接続されている。
第１ＰＭＯＳトランジスタＴ１１−１のソースは、第２ＰＭＯＳトランジスタＴ１１１−１のドレインに接続されている。
第１ＰＭＯＳトランジスタＴ１１−１のドレインは、ノードＮ１１５を介して、第１ＮＭＯＳトランジスタＴ１３−１のドレインに接続されている。また、ノードＮ１１５，Ｎ１２５を介して、第２ゲーテッドインバータ１１７内における第１ＰＭＯＳトランジスタＴ１１−２のドレイン及び第１ＮＭＯＳトランジスタＴ１３−２のドレインに接続されている。
第２ＰＭＯＳトランジスタＴ１１１−１は、ゲートが、インバータＩ１１１及びノードＮ１１３を介して、第２ＮＭＯＳトランジスタＴ１１３−１のゲートに接続されている。また、インバータＩ１１１及びノードＮ１１３，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＰＭＯＳトランジスタＴ１１１−１のソースは、第１電源ラインである＋側電源ＶDDに接続されている。
第２ＰＭＯＳトランジスタＴ１１１−１のドレインは、第１ＰＭＯＳトランジスタＴ１１−１のソースに接続されている。
第１ＮＭＯＳトランジスタＴ１３−１は、ゲートが、ノードＮ２１を介して、第１ＰＭＯＳトランジスタＴ１１−１のゲートに接続されている。また、ノードＮ２１，Ｎ１３を介して、前段に配置された構成物である第１コンデンサＣ１１に接続されている。さらに、ノードＮ２１，Ｎ１２７を介して、後段に配置された構成物である第２ゲーテッドインバータ１１７内における第１ＰＭＯＳトランジスタＴ１１−２のゲート及び第１ＮＭＯＳトランジスタＴ１３−２のゲートに接続されている。
第１ＮＭＯＳトランジスタＴ１３−１のソースは、第２ＮＭＯＳトランジスタＴ１１３−１のドレインに接続されている。
第１ＮＭＯＳトランジスタＴ１３−１のドレインは、ノードＮ１１５を介して、第１ＰＭＯＳトランジスタＴ１１−１のドレインに接続されている。また、ノードＮ１１５，Ｎ１２５を介して、第２ゲーテッドインバータ１１７内における第１ＰＭＯＳトランジスタＴ１１−２のドレイン及び第１ＮＭＯＳトランジスタＴ１３−２のドレインに接続されている。
第２ＮＭＯＳトランジスタＴ１１３−１は、ゲートが、ノードＮ１１３及びインバータＩ１１１を介して、第２ＰＭＯＳトランジスタＴ１１１−１のゲートに接続されている。また、ノードＮ１１３，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＮＭＯＳトランジスタＴ１１３−１のソースは、第２電源ラインであるグランドに接続されている。
第２ＮＭＯＳトランジスタＴ１１３−１のドレインは、第１ＮＭＯＳトランジスタＴ１３−１のソースに接続されている。
第２ゲーテッドインバータ１１７は、２個のＰＭＯＳトランジスタ（すなわち、第１及び第２ＰＭＯＳトランジスタＴ１１−２，Ｔ１１１−２）と、２個のＮＭＯＳトランジスタ（すなわち、第１及び第２ＮＭＯＳトランジスタＴ１３−２，Ｔ１１３−２）とからなる。
第１ＰＭＯＳトランジスタＴ１１−２は、ゲートが、ノードＮ１２７を介して、第１ＮＭＯＳトランジスタＴ１３−２のゲートに接続されている。また、ノードＮ１２７，Ｎ２１，Ｎ１３を介して、第１コンデンサＣ１１に接続されている。さらに、ノードＮ１２７，Ｎ２１を介して、前段に配置された構成物である第１ゲーテッドインバータ１１５内における第１ＰＭＯＳトランジスタＴ１１−１のゲート及び第１ＮＭＯＳトランジスタＴ１３−１のゲートに接続されている。
第１ＰＭＯＳトランジスタＴ１１−２のソースは、第２ＰＭＯＳトランジスタＴ１１１−２のドレインに接続されている。
第１ＰＭＯＳトランジスタＴ１１−２のドレインは、ノードＮ１２５，Ｎ２３を介して、第１ＮＭＯＳトランジスタＴ１３−２のドレインに接続されている。また、ノードＮ１
２５，Ｎ１１５を介して、第１ゲーテッドインバータ１１５内における第１ＰＭＯＳトランジスタＴ１１−１のドレイン及び第１ＮＭＯＳトランジスタＴ１３−１のドレインに接続されている。さらに、ノードＮ１２５，Ｎ２３，Ｎ１５を介して、後段に配置された構成物である第２コンデンサＣ１３に接続されている。
第２ＰＭＯＳトランジスタＴ１１１−２は、ゲートが、インバータＩ１１３及びノードＮ１２３を介して、第２ＮＭＯＳトランジスタＴ１１３−２のゲートに接続されている。また、インバータＩ１１３及びノードＮ１２３，Ｎ１２１を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第２ＰＭＯＳトランジスタＴ１１１−２のソースは、第１電源ラインである＋側電源ＶDDに接続されている。
第２ＰＭＯＳトランジスタＴ１１１−２のドレインは、第１ＰＭＯＳトランジスタＴ１１−２のソースに接続されている。
第１ＮＭＯＳトランジスタＴ１３−２は、ゲートが、ノードＮ１２７を介して、第１ＰＭＯＳトランジスタＴ１１−２のゲートに接続されている。また、ノードＮ１２７，Ｎ２１，Ｎ１３を介して、第１コンデンサＣ１１に接続されている。さらに、ノードＮ１２７，Ｎ２１を介して、前段に配置された構成物である第１ゲーテッドインバータ１１５内における第１ＰＭＯＳトランジスタＴ１１−１のゲート及び第１ＮＭＯＳトランジスタＴ１３−１のゲートに接続されている。
第１ＮＭＯＳトランジスタＴ１３−２のソースは、第２ＮＭＯＳトランジスタＴ１１３−２のドレインに接続されている。
第１ＮＭＯＳトランジスタＴ１３−２のドレインは、ノードＮ２３，Ｎ１２５を介して、第１ＰＭＯＳトランジスタＴ１１−２のドレインに接続されている。また、ノードＮ２３，Ｎ１２５，Ｎ１１５を介して、第１ゲーテッドインバータ１１５内における第１ＰＭＯＳトランジスタＴ１１−１のドレイン及び第１ＮＭＯＳトランジスタＴ１３−１のドレインに接続されている。さらに、ノードＮ２３，Ｎ１５を介して、後段に配置された構成物である第２コンデンサＣ１３に接続されている。
第２ＮＭＯＳトランジスタＴ１１３−２は、ゲートが、ノードＮ１２３及びインバータＩ１１３を介して、第２ＰＭＯＳトランジスタＴ１１１−２のゲートに接続されている。また、ノードＮ１２３，Ｎ１２１を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第２ＮＭＯＳトランジスタＴ１１３−２のソースは、第２電源ラインであるグランドに接続されている。
第２ＮＭＯＳトランジスタＴ１１３−２のドレインは、第１ＮＭＯＳトランジスタＴ１３−２のソースに接続されている。
第３ゲーテッドインバータ１１９は、２個のＰＭＯＳトランジスタ（すなわち、第１及び第２ＰＭＯＳトランジスタＴ１５−１，Ｔ１１５−１）と、２個のＮＭＯＳトランジスタ（すなわち、第１及び第２ＮＭＯＳトランジスタＴ１７−１，Ｔ１１７−１）とからなる。
第１ＰＭＯＳトランジスタＴ１５−１は、ゲートが、ノードＮ２５を介して、第１ＮＭ
ＯＳトランジスタＴ１７−１のゲートに接続されている。また、ノードＮ２５，Ｎ１７を介して、前段に配置された構成物である第２コンデンサＣ１３に接続されている。さらに、ノードＮ２５，Ｎ１４７を介して、後段に配置された構成物である第４ゲーテッドインバータ１２１内における第１ＰＭＯＳトランジスタＴ１５−２のゲート及び第１ＮＭＯＳトランジスタＴ１７−２のゲートに接続されている。
第１ＰＭＯＳトランジスタＴ１５−１のソースは、第２ＰＭＯＳトランジスタＴ１１５−１のドレインに接続されている。
第１ＰＭＯＳトランジスタＴ１５−１のドレインは、ノードＮ１３５を介して第１ＮＭＯＳトランジスタＴ１７−１のドレインに接続されている。また、ノードＮ１３５，Ｎ１４５を介して、第４ゲーテッドインバータ１２１内における第１ＰＭＯＳトランジスタＴ１５−２のドレイン及び第１ＮＭＯＳトランジスタＴ１７−２のドレインに接続されている。
第２ＰＭＯＳトランジスタＴ１１５−１は、ゲートが、インバータＩ１１５及びノードＮ１３３を介して、第２ＮＭＯＳトランジスタＴ１１７−１のゲートに接続されている。また、インバータＩ１１５及びノードＮ１３３，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＰＭＯＳトランジスタＴ１１５−１のソースは、第１電源ラインである＋側電源ＶDDに接続されている。
第２ＰＭＯＳトランジスタＴ１１５−１のドレインは、第１ＰＭＯＳトランジスタＴ１５−１のソースに接続されている。
第１ＮＭＯＳトランジスタＴ１７−１は、ゲートが、ノードＮ２５を介して、第１ＰＭＯＳトランジスタＴ１５−１のゲートに接続されている。また、ノードＮ２５，Ｎ１７を介して、前段に配置された構成物である第２コンデンサＣ１３に接続されている。さらに、ノードＮ２５，Ｎ１４７を介して、後段に配置された構成物である第４ゲーテッドインバータ１２１内における第１ＰＭＯＳトランジスタＴ１５−２のゲート及び第１ＮＭＯＳトランジスタＴ１７−２のゲートに接続されている。
第１ＮＭＯＳトランジスタＴ１７−１のソースは、第２ＮＭＯＳトランジスタＴ１１７−１のドレインに接続されている。
第１ＮＭＯＳトランジスタＴ１７−１のドレインは、ノードＮ１３５を介して、第１ＰＭＯＳトランジスタＴ１５−１のドレインに接続されている。また、ノードＮ１３５，Ｎ１４５を介して、第４ゲーテッドインバータ１２１内における第１ＰＭＯＳトランジスタＴ１５−２のドレイン及び第１ＮＭＯＳトランジスタＴ１７−２のドレインに接続されている。
第２ＮＭＯＳトランジスタＴ１１７−１は、ゲートが、ノードＮ１３３及びインバータＩ１１５を介して、第２ＰＭＯＳトランジスタＴ１１５−１のゲートに接続されている。また、ノードＮ１３３，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＮＭＯＳトランジスタＴ１１７−１のソースは、第２電源ラインであるグランドに接続されている。
第２ＮＭＯＳトランジスタＴ１１７−１のドレインは、第１ＮＭＯＳトランジスタＴ１７−１のソースに接続されている。
第４ゲーテッドインバータ１２１は、２個のＰＭＯＳトランジスタ（すなわち、第１及び第２ＰＭＯＳトランジスタＴ１５−２，Ｔ１１５−２）と、２個のＮＭＯＳトランジスタ（すなわち、第１及び第２ＮＭＯＳトランジスタＴ１７−２，Ｔ１１７−２）とからなる。
第１ＰＭＯＳトランジスタＴ１５−２は、ゲートが、ノードＮ１４７を介して、第１ＮＭＯＳトランジスタＴ１７−２のゲートに接続されている。また、ノードＮ１４７，Ｎ２５，Ｎ１７を介して、第２コンデンサＣ１３に接続されている。さらに、ノードＮ１４７，Ｎ２５を介して、前段に配置された構成物である第３ゲーテッドインバータ１１９内における第１ＰＭＯＳトランジスタＴ１５−１のゲート及び第１ＮＭＯＳトランジスタＴ１７−１のゲートに接続されている。
第１ＰＭＯＳトランジスタＴ１５−２のソースは、第２ＰＭＯＳトランジスタＴ１１５−２のドレインに接続されている。
第１ＰＭＯＳトランジスタＴ１５−２のドレインは、ノードＮ１４５，Ｎ２７を介して、第１ＮＭＯＳトランジスタＴ１７−２のドレインに接続されている。また、ノードＮ１４５，Ｎ１３５を介して、第３ゲーテッドインバータ１１９内における第１ＰＭＯＳトランジスタＴ１５−１のドレイン及び第１ＮＭＯＳトランジスタＴ１７−１のドレインに接続されている。さらに、ノードＮ１４５，Ｎ２７，Ｎ１９を介して、後段に配置された構成物である出力端子１９に接続されている。
第２ＰＭＯＳトランジスタＴ１１５−２は、ゲートが、インバータＩ１１７及びノードＮ１４３を介して、第２ＮＭＯＳトランジスタＴ１１７−２のゲートに接続されている。また、インバータＩ１１７及びノードＮ１４３，Ｎ１２１を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第２ＰＭＯＳトランジスタＴ１１５−２のソースは、第１電源ラインである＋側電源ＶDDに接続されている。
第２ＰＭＯＳトランジスタＴ１１５−２のドレインは、第１ＰＭＯＳトランジスタＴ１５−２のソースに接続されている。
第１ＮＭＯＳトランジスタＴ１７−２は、ゲートが、ノードＮ１４７を介して、第１ＰＭＯＳトランジスタＴ１５−２のゲートに接続されている。また、ノードＮ１４７，Ｎ２５，Ｎ１７を介して、第２コンデンサＣ１３に接続されている。さらに、ノードＮ１４７，Ｎ２５を介して、前段に配置された構成物である第３ゲーテッドインバータ１１９内における第１ＰＭＯＳトランジスタＴ１５−１のゲート及び第１ＮＭＯＳトランジスタＴ１７−１のゲートに接続されている。
第１ＮＭＯＳトランジスタＴ１７−２のソースは、第２ＮＭＯＳトランジスタＴ１１７−２のドレインに接続されている。
第１ＮＭＯＳトランジスタＴ１７−２のドレインは、ノードＮ２７，Ｎ１４５を介して、第１ＰＭＯＳトランジスタＴ１５−２のドレインに接続されている。また、ノードＮ２７，Ｎ１４５，Ｎ１３５を介して、第３ゲーテッドインバータ１１９内における第１ＰＭＯＳトランジスタＴ１５−１のドレイン及び第１ＮＭＯＳトランジスタＴ１７−１のドレ
インに接続されている。さらに、ノードＮ２７，Ｎ１９を介して、後段に配置された構成物である出力端子１９に接続されている。
第２ＮＭＯＳトランジスタＴ１１７−２は、ゲートが、ノードＮ１４３及びインバータＩ１１７を介して、第２ＰＭＯＳトランジスタＴ１１５−２のゲートに接続されている。また、ノードＮ１４３，Ｎ１２１を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第２ＮＭＯＳトランジスタＴ１１７−２のソースは、第２電源ラインであるグランドに接続されている。
第２ＮＭＯＳトランジスタＴ１１７−２のドレインは、第１ＮＭＯＳトランジスタＴ１７−２のソースに接続されている。
ここで、第１ゲーテッドインバータ１１５のゲインをｇ1とし、第２ゲーテッドインバ
ータ１１７のゲインをｇ2とし、第３ゲーテッドインバータ１１９のゲインをｇ3とし、第４ゲーテッドインバータ１２１のゲインをｇ4とする。このとき、第１ゲーテッドインバ
ータ１１５と第２ゲーテッドインバータ１１７とを合わせたゲーテッドインバータの出力電圧は、（ｇ1Ｘ＋ｇ2Ｙ）となる。また、第３ゲーテッドインバータ１１９と第４ゲーテッドインバータ１２１とを合わせたゲーテッドインバータの出力電圧は、（ｇ3Ｘ＋ｇ4Ｙ）となる。したがって、チョッパー型コンパレータ回路１００−１の出力電圧は、（ｇ1Ｘ＋ｇ2Ｙ）×（ｇ3Ｘ＋ｇ4Ｙ）となる。
ここで、第１〜第４ゲーテッドインバータ１１５，１１７，１１９，１２１の各ゲインは、例えば、ｇ2＝ｇ4＝１，ｇ1＝ｇ3＝２のような固定値に設定されているものとする。このような場合において、チョッパー型コンパレータ回路１００−１は、図１−３（ａ）〜（ｄ）に示すように動作する。なお、図１−３（ａ）〜（ｄ）は、実施例１に係る回路の動作を示す図である。すなわち、Ｘ＝Ｙ＝０のとき、チョッパー型コンパレータ回路１００−１のゲインは０となり（図１−３（ａ）参照）、チョッパー型コンパレータ回路１００−１は動作しない。また、Ｘ＝１，Ｙ＝０のとき、チョッパー型コンパレータ回路１００−１のゲインはｇ1ｇ3となる（図１−３（ｂ）参照）。また、Ｘ＝０，Ｙ＝１のとき、チョッパー型コンパレータ回路１００−１のゲインはｇ2ｇ4となる（図１−３（ｃ）参照）。また、Ｘ＝１，Ｙ＝１のとき、チョッパー型コンパレータ回路１００−１のゲインはｇ1ｇ3＋ｇ1ｇ4＋ｇ2ｇ3＋ｇ2ｇ4となる（図１−３（ｄ）参照）。このように、実施例１に係るチョッパー型コンパレータ回路１００−１は、図１−４に示すように、入力端子１１と入力端子１３に入力されるＸとＹの組み合わせによって、ゲインを３段階に変えることができる。なお、図１−４は、実施例１に係る回路の動作を示す図である。
なお、ゲインが決まった後のチョッパー型コンパレータ回路１００−１の動作は、前述の従来例の動作と同じである。また、ここでは、回路のゲインを３段階に変更する構成について説明したが、各インバータ回路部内におけるゲーテッドインバータの数を増やすと、ゲインをさらに多段階に（すなわち、より細かく）変更することができる。
以上の通り、実施例１に係るチョッパー型コンパレータ回路１００−１は、回路のゲインを多段階に変更することができるため、使用用途に応じて、高い分解能を必要とする場合にはゲインを上げて高速な比較動作を行い、高い分解能を必要としない場合にはゲインを下げて消費電力を抑えることが可能となる。
実施例２に係るチョッパー型コンパレータ回路は、実施例１に開示した回路のソース側
に複数の制御信号を設け、インバータ入力が一つとなるように変形したものである。すなわち、実施例２に係るチョッパー型コンパレータ回路は、実施例１に開示した回路に、第１導電型の第３電流制御用トランジスタと第２導電型の第４電流制御用トランジスタとを付加し、第１論理回路用トランジスタの主電極が、第１電流制御用トランジスタを介して第１電源ラインに接続されているとともに、第３電流制御用トランジスタを介して第１電源ラインに接続され、第２論理回路用トランジスタの主電極が、第２電流制御用トランジスタを介して第２電源ラインに接続されているとともに、第４電流制御用トランジスタを介して第２電源ラインに接続されているように、構成したものである。
図３に、実施例２に係るチョッパー型コンパレータ回路の構成を示す。なお、ここでは、第１導電型のトランジスタをＰＭＯＳトランジスタとし、第２導電型のトランジスタをＮＭＯＳトランジスタとして説明する。また、第１導電型の第１論理回路用トランジスタを第１ＰＭＯＳトランジスタとし、第１導電型の第１電流制御用トランジスタを第２ＰＭＯＳトランジスタとし、第２導電型の第２論理回路用トランジスタを第１ＮＭＯＳトランジスタとし、第２導電型の第２電流制御用トランジスタを第２ＮＭＯＳトランジスタとして説明する。さらに、第１電源ラインを＋側電源ＶDDとし、第２電源ラインをグランドとして説明する。さらに、第１導電型の第３電流制御用トランジスタを第３ＰＭＯＳトランジスタとし、第２導電型の第４電流制御用トランジスタを第３ＮＭＯＳトランジスタとして説明する。
図３に示すように、実施例２に係るチョッパー型コンパレータ回路１００−２は、第１ゲーテッドインバータ１１５における第１ＰＭＯＳトランジスタＴ１１−１と第２ゲーテッドインバータ１１７における第１ＰＭＯＳトランジスタＴ１１−２とが統合されている。また、第１ゲーテッドインバータ１１５における第１ＮＭＯＳトランジスタＴ１３−１と第２ゲーテッドインバータ１１７における第１ＮＭＯＳトランジスタＴ１３−２とが統合されている。同様に、第３ゲーテッドインバータ１１９における第１ＰＭＯＳトランジスタＴ１５−１と第４ゲーテッドインバータ１２１における第１ＰＭＯＳトランジスタＴ１５−２とが統合されている。また、第３ゲーテッドインバータ１１９における第１ＮＭＯＳトランジスタＴ１７−１と第４ゲーテッドインバータ１２１における第１ＮＭＯＳトランジスタＴ１７−２とが統合されている。
第１ゲーテッドインバータ２１１は、電圧レベルが異なる、複数の制御電源ラインに接続されている。また、同様に、第２ゲーテッドインバータ２２１も、電圧レベルが異なる、複数の制御電源ラインに接続されている。第１ゲーテッドインバータ２１１と第２ゲーテッドインバータ２２１は、同様の構成をしており、同様の構成要素同士が、同じ制御電源ラインに接続されていることが好ましい。
以下に、第１及び第２ゲーテッドインバータ２１１，２２１の構成を詳述する。
第１ゲーテッドインバータ２１１は、３個のＰＭＯＳトランジスタ（すなわち、第１〜第３ＰＭＯＳトランジスタＴ１１，Ｔ１１１−１，Ｔ１１１−２）と、３個のＮＭＯＳトランジスタ（すなわち、第１〜第３ＮＭＯＳトランジスタＴ１３，Ｔ１１３−１，Ｔ１１３−２）とからなる。その中の、第２ＰＭＯＳトランジスタＴ１１１−１と第３ＰＭＯＳトランジスタＴ１１１−２は、並列に接続されている。また、第２ＮＭＯＳトランジスタＴ１１３−１と第３ＮＭＯＳトランジスタＴ１１３−２も、並列に接続されている。
第１ＰＭＯＳトランジスタＴ１１は、ゲートが、ノードＮ２１を介して、第１ＮＭＯＳトランジスタＴ１３のゲートに接続されている。また、ノードＮ２１，Ｎ１３を介して、前段に配置された構成物である第１コンデンサＣ１１に接続されている。
第１ＰＭＯＳトランジスタＴ１１のソースは、ノードＮ２１１を介して、第２ＰＭＯＳトランジスタＴ１１１−１のドレイン及び第３ＰＭＯＳトランジスタＴ１１１−２のドレインに接続されている。
第１ＰＭＯＳトランジスタＴ１１のドレインは、ノードＮ２３を介して、第１ＮＭＯＳトランジスタＴ１３のドレインに接続されている。また、ノードＮ２３，Ｎ１５を介して、後段に配置された構成物である第２コンデンサＣ１３に接続されている。
第２ＰＭＯＳトランジスタＴ１１１−１は、ゲートが、インバータＩ１１１及びノードＮ１１３を介して、第２ＮＭＯＳトランジスタＴ１１３−１のゲートに接続されている。また、インバータＩ１１１及びノードＮ１１３，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＰＭＯＳトランジスタＴ１１１−１のソースは、第１電源ラインである＋側電源ＶDDに接続されている。
第２ＰＭＯＳトランジスタＴ１１１−１のドレインは、ノードＮ２１１を介して、第１ＰＭＯＳトランジスタＴ１１のソースに接続されている。
第３ＰＭＯＳトランジスタＴ１１１−２は、ゲートが、インバータＩ１１３及びノードＮ１１９を介して、第３ＮＭＯＳトランジスタＴ１１３−２のゲートに接続されている。また、インバータＩ１１３及びノードＮ１１９，Ｎ１１７を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第３ＰＭＯＳトランジスタＴ１１１−２のソースは、第１電源ラインである＋側電源ＶDDに接続されている。
第３ＰＭＯＳトランジスタＴ１１１−２のドレインは、ノードＮ２１１を介して、第１ＰＭＯＳトランジスタＴ１１のソースに接続されている。
第１ＮＭＯＳトランジスタＴ１３は、ゲートが、ノードＮ２１を介して、第１ＰＭＯＳトランジスタＴ１１のゲートに接続されている。また、ノードＮ２１，Ｎ１３を介して、前段に配置された構成物である第１コンデンサＣ１１に接続されている。
第１ＮＭＯＳトランジスタＴ１３のソースは、ノードＮ２１３を介して、第２ＮＭＯＳトランジスタＴ１１３−１のドレイン及び第３ＮＭＯＳトランジスタＴ１１３−２のドレインに接続されている。
第１ＮＭＯＳトランジスタＴ１３のドレインは、ノードＮ２３を介して、第１ＰＭＯＳトランジスタＴ１１のドレインに接続されている。また、ノードＮ２３，Ｎ１５を介して、後段に配置された構成物である第２コンデンサＣ１３に接続されている。
第２ＮＭＯＳトランジスタＴ１１３−１は、ゲートが、ノードＮ１１３及びインバータＩ１１１を介して、第２ＰＭＯＳトランジスタＴ１１１−１のゲートに接続されている。また、ノードＮ１１３，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＮＭＯＳトランジスタＴ１１３−１のソースは、第２電源ラインであるグランドに接続されている。
第２ＮＭＯＳトランジスタＴ１１３−１のドレインは、ノードＮ２１３を介して、第１ＮＭＯＳトランジスタＴ１３のソースに接続されている。
第３ＮＭＯＳトランジスタＴ１１３−２は、ゲートが、ノードＮ１１９及びインバータＩ１１３を介して、第３ＰＭＯＳトランジスタＴ１１１−２のゲートに接続されている。また、ノードＮ１１９，Ｎ１１７を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第３ＮＭＯＳトランジスタＴ１１３−２のソースは、第２電源ラインであるグランドに接続されている。
第３ＮＭＯＳトランジスタＴ１１３−２のドレインは、ノードＮ２１３を介して、第１ＮＭＯＳトランジスタＴ１３のソースに接続されている。
第２ゲーテッドインバータ２２１は、３個のＰＭＯＳトランジスタ（すなわち、第１〜第３ＰＭＯＳトランジスタＴ１５，Ｔ１１５−１，Ｔ１１５−２）と、３個のＮＭＯＳトランジスタ（すなわち、第１〜第３ＮＭＯＳトランジスタＴ１７，Ｔ１１７−１，Ｔ１１７−２）とからなる。その中の、第２ＰＭＯＳトランジスタＴ１１５−１と第３ＰＭＯＳトランジスタＴ１１５−２は、並列に接続されている。また、第２ＮＭＯＳトランジスタＴ１１７−１と第３ＮＭＯＳトランジスタＴ１１７−２も、並列に接続されている。
第１ＰＭＯＳトランジスタＴ１５は、ゲートが、ノードＮ２５を介して、第１ＮＭＯＳトランジスタＴ１７のゲートに接続されている。また、ノードＮ２５，Ｎ１７を介して、前段に配置された構成物である第２コンデンサＣ１３に接続されている。
第１ＰＭＯＳトランジスタＴ１５のソースは、ノードＮ２１５を介して、第２ＰＭＯＳトランジスタＴ１１５−１のドレイン及びに第３ＰＭＯＳトランジスタＴ１１５−２のドレインに接続されている。
第１ＰＭＯＳトランジスタＴ１５のドレインは、ノードＮ２７を介して、第１ＮＭＯＳトランジスタＴ１７のドレインに接続されている。また、ノードＮ２７，Ｎ１９を介して、後段に配置された構成物である出力端子１９に接続されている。
第２ＰＭＯＳトランジスタＴ１１５−１は、ゲートが、インバータＩ１１５及びノードＮ１２５を介して、第２ＮＭＯＳトランジスタＴ１１７−１のゲートに接続されている。また、インバータＩ１１５及びノードＮ１２５，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＰＭＯＳトランジスタＴ１１５−１のソースは、第１電源ラインである＋側電源ＶDDに接続されている。
第２ＰＭＯＳトランジスタＴ１１５−１のドレインは、ノードＮ２１５を介して、第１ＰＭＯＳトランジスタＴ１５のソースに接続されている。
第３ＰＭＯＳトランジスタＴ１１５−２は、ゲートが、インバータＩ１１７及びノードＮ１２７を介して、第３ＮＭＯＳトランジスタＴ１１７−２のゲートに接続されている。また、インバータＩ１１７及びノードＮ１２７，Ｎ１１７を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第３ＰＭＯＳトランジスタＴ１１５−２のソースは、第１電源ラインである＋側電源Ｖ
DDに接続されている。
第３ＰＭＯＳトランジスタＴ１１５−２のドレインは、ノードＮ２１５を介して、第１ＰＭＯＳトランジスタＴ１５のソースに接続されている。
第１ＮＭＯＳトランジスタＴ１７は、ゲートが、ノードＮ２５を介して、第１ＰＭＯＳトランジスタＴ１５のゲートに接続されている。また、ノードＮ２５，Ｎ１７を介して、前段に配置された構成物である第２コンデンサＣ１３に接続されている。
第１ＮＭＯＳトランジスタＴ１７のソースは、ノードＮ２１７を介して、第２ＮＭＯＳトランジスタＴ１１７−１のドレイン及び第３ＮＭＯＳトランジスタＴ１１７−２のドレインに接続されている。
第１ＮＭＯＳトランジスタＴ１７のドレインは、ノードＮ２７を介して、第１ＰＭＯＳトランジスタＴ１５のドレインに接続されている。また、ノードＮ２７，Ｎ１９を介して、後段に配置された構成物である出力端子１９に接続されている。
第２ＮＭＯＳトランジスタＴ１１７−１は、ゲートが、ノードＮ１２５及びインバータＩ１１５を介して、第２ＰＭＯＳトランジスタＴ１１５−１のゲートに接続されている。また、ノードＮ１２５，Ｎ１１１を介して、第１制御電源ライン用の入力端子１１１に接続されている。
第２ＮＭＯＳトランジスタＴ１１７−１のソースは、第２電源ラインであるグランドに接続されている。
第２ＮＭＯＳトランジスタＴ１１７−１のドレインは、ノードＮ２１７を介して、第１ＮＭＯＳトランジスタＴ１７のソースに接続されている。
第３ＮＭＯＳトランジスタＴ１１７−２は、ゲートが、ノードＮ１２７及びインバータＩ１１７を介して、第３ＰＭＯＳトランジスタＴ１１５−２のゲートに接続されている。また、ノードＮ１２７，Ｎ１１７を介して、第２制御電源ライン用の入力端子１１３に接続されている。
第３ＮＭＯＳトランジスタＴ１１７−２のソースは、第２電源ラインであるグランドに接続されている。
第３ＮＭＯＳトランジスタＴ１１７−２のドレインは、ノードＮ２１７を介して、第１ＮＭＯＳトランジスタＴ１７のソースに接続されている。
第１ゲーテッドインバータ２１１の第２ＰＭＯＳトランジスタＴ１１１−１と第２ＮＭＯＳトランジスタＴ１１３−１のゲート巾／ゲート長の比（すなわち、Ｗ／Ｌ比）は、第２ゲーテッドインバータ２２１の第２ＰＭＯＳトランジスタＴ１１５−１と第２ＮＭＯＳトランジスタＴ１１７−１のＷ／Ｌ比と同じである。同様に、第１ゲーテッドインバータ２１１の第３ＰＭＯＳトランジスタＴ１１１−２と第３ＮＭＯＳトランジスタＴ１１３−２のＷ／Ｌ比は、第２ゲーテッドインバータ２２１の第３ＰＭＯＳトランジスタＴ１１５−２と第３ＮＭＯＳトランジスタＴ１１７−２のＷ／Ｌ比と同じである。
このような実施例２に係るチョッパー型コンパレータ回路１００−２は、実施例１に係るチョッパー型コンパレータ回路１００−１と同様に、動作する。そのため、チョッパー型コンパレータ回路１００−２は、４種類の組み合わせの制御信号（すなわち、（Ｘ，Ｙ
）＝（０，０）、（０，１）、（１，０）、（１，１））の中の所定のものを入力端子１１１，１１３に入力することで、回路のゲインを３段階に変更することができる。
以上の通り、実施例２に係るチョッパー型コンパレータ回路１００−２は、実施例１と同様に、回路のゲインを多段階に変更することができるため、使用用途に応じて、高い分解能を必要とする場合にはゲインを上げて高速な比較動作を行い、高い分解能を必要としない場合にはゲインを下げて消費電力を抑えることが可能となる。しかも、実施例１に比べて、トランジスタの数が少ないので、回路のサイズを小さくすることができる。
従来のチョッパー型コンパレータ回路１０は、プロセスバラツキの影響を受け易いＣＭＯＳインバータ１５，１７を用いているために、プロセスバラツキの影響を受け易かった。そこで、実施例３，４では、プロセスバラツキの影響を受け易いＣＭＯＳインバータを用いるものの、その影響を排除したチョッパー型コンパレータ回路を提供するものとする。
実施例３に係るチョッパー型コンパレータ回路は、以下のように構成されたゲーテッドインバータ３１１，３２１を備えている。すなわち、各ゲーテッドインバータ３１１，３２１は、第１導電型の第１論理回路用トランジスタと、第１導電型の第１電流制御用トランジスタと、第２導電型の第２論理回路用トランジスタと、第２導電型の第２電流制御用トランジスタとによって構成されている。第１論理回路用トランジスタと第２論理回路用トランジスタは、直列に接続されている。また、第１論理回路用トランジスタは、主電極が、第１電流制御用トランジスタを介して、第１電源ライン（ここでは、＋側電源ＶDD）に接続され、第２論理回路用トランジスタは、主電極が、第２電流制御用トランジスタを介して、第２電源ライン（ここでは、グランド）に接続されている。さらに、第１電流制御用トランジスタは、制御電極が、第１電流制御用トランジスタの閾値電圧を基準とする基準電圧出力に接続され、第２電流制御用トランジスタは、制御電極が、第２電流制御用トランジスタの閾値電圧を基準とする基準電圧出力に接続されている。
図４−１に、実施例３に係るチョッパー型コンパレータ回路の構成を示す。なお、ここでは、第１導電型のトランジスタをＰＭＯＳトランジスタとし、第２導電型のトランジスタをＮＭＯＳトランジスタとして説明する。また、第１導電型の第１論理回路用トランジスタを第１ＰＭＯＳトランジスタとし、第１導電型の第１電流制御用トランジスタを第２ＰＭＯＳトランジスタとし、第２導電型の第２論理回路用トランジスタを第１ＮＭＯＳトランジスタとし、第２導電型の第２電流制御用トランジスタを第２ＮＭＯＳトランジスタとして説明する。さらに、第１電源ラインを＋側電源ＶDDとし、第２電源ラインをグランドとして説明する。さらに、第１電流制御用トランジスタの閾値電圧を基準とする基準電圧出力をＶＲＰとし、第２電流制御用トランジスタの閾値電圧を基準とする基準電圧出力をＶＲＮとして説明する。
図４−１に示すように、実施例３に係るチョッパー型コンパレータ回路１００−３は、実施例１に係るチョッパー型コンデンサ１００−１と似た構成となっているが、各ゲーテッドインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの働きが異なる。
第１及び第２ゲーテッドインバータ３１１，３２１を構成する第２ＰＭＯＳトランジスタＴ１１１，Ｔ１１５のゲートは、入力端子３１３，３２３を介して、基準電圧出力ＶＲＰを出力する基準電圧回路３０１が接続されるため、電流源としての働きをする。また、同様に、第１及び第２ゲーテッドインバータ３１１，３２１を構成する第２ＮＭＯＳトランジスタＴ１１３，Ｔ１１７のゲートは、入力端子３１５，３２５を介して、基準電圧出力ＶＲＮを出力する基準電圧回路３０２が接続されるため、電流源としての働きをする。
図４−２に、基準電圧回路３０１の構成を示す。また、図４−３に、基準電圧回路３０３の構成を示す。図４−１及び図４−２に示す基準電圧回路３０１，３０３は、ＰＭＯＳトランジスタＴ１１１，Ｔ１１５またはＮＭＯＳトランジスタＴ１１３，Ｔ１１７の閾値電圧値Ｖthを基準とする一般的な基準電圧源の回路である。基準電圧回路３０１は、抵抗Ｒ1を含み、基準電圧回路３０２は、抵抗Ｒ2を含む構成となっているが、これらの構成は一般的なものであるので、ここでは説明を割愛する。
基準電圧回路３０１が出力する基準電圧出力ＶＲＰは、ＰＭＯＳトランジスタＴ１１１，Ｔ１１５の｜Ｖth｜が低い場合に、高くなる。この場合、ＰＭＯＳトランジスタＴ１１１，Ｔ１１５のゲートソース電圧Ｖgsは、小さくなり、電流を抑える方向に働く。
逆に、基準電圧回路３０１が出力する基準電圧出力ＶＲＰは、ＰＭＯＳトランジスタＴ１１１，Ｔ１１５の｜Ｖth｜が高い場合に、低くなる。この場合、ＰＭＯＳトランジスタＴ１１１，Ｔ１１５のゲートソース電圧Ｖgsは、大きくなり、電流をより流す方向に働く。そのため、ＰＭＯＳトランジスタＴ１１１，Ｔ１１５の能力を上げる方向に動作する。
また、基準電圧回路３０２が出力する基準電圧出力ＶＲＮは、ＮＭＯＳトランジスタＴ１１３，Ｔ１１７の｜Ｖth｜が低い場合に、低くなる。この場合、ＮＭＯＳトランジスタＴ１１３，Ｔ１１７のゲートソース電圧Ｖgsは、小さくなり、電流を抑える方向に働く。
逆に、基準電圧回路３０２が出力する基準電圧出力ＶＲＮは、ＮＭＯＳトランジスタＴ１１３，Ｔ１１７の｜Ｖth｜が高い場合に、高くなる。この場合、ＮＭＯＳトランジスタＴ１１３，Ｔ１１７のゲートソース電圧Ｖgsは、大きくなり、電流をより流す方向に働く。そのため、ＮＭＯＳトランジスタＴ１１３，Ｔ１１７の能力を上げる方向に動作する。
以上の通り、実施例３に係るチョッパー型コンパレータ回路１００−３は、トランジスタＴ１１１，Ｔ１１３，Ｔ１１５，Ｔ１１７を有する。これらの各トランジスタＴ１１１，Ｔ１１３，Ｔ１１５，Ｔ１１７は、基準電圧出力ＶＲＰまたは基準電圧出力ＶＲＮがゲートに接続されており、基準電流源として動作する。基準電圧源は、電源電圧ＶDDの変動を受けにくい。そのため、実施例３に係るチョッパー型コンパレータ回路１００−３は、プロセス変動によるＶthのバラツキの影響を受けにくくなるという効果が得られる。また、コンパレータ回路自体も電源電圧変動の影響を受けにくくするという効果が得られる。さらに、コンパレータ回路は、消費電力を抑えつつコンパレータ回路自体のゲインを上げるという効果も得られる。
実施例４に係るチョッパー型コンパレータ回路は、実施例３に係るチョッパー型コンパレータ回路１００−３において、第１導電型の第１論理回路用トランジスタのバルク電位をソース電位にする接続を施したものである。
図５に、実施例４に係るチョッパー型コンパレータ回路の構成を示す。なお、ここでは、第１導電型のトランジスタをＰＭＯＳトランジスタとし、第１導電型の第１論理回路用トランジスタを第１ＰＭＯＳトランジスタとして説明する。
図５に示すように、実施例４に係るチョッパー型コンパレータ回路１００−４は、実施例３に係るチョッパー型コンパレータ回路１００−３と似た構成となっており、同様の動作を行うが、インバータ回路部のスイッチ動作をする第１ＰＭＯＳトランジスタＴ１１，
Ｔ１５のバルク電位をソース電位４１１，４１３としている点が異なる。
第１ＰＭＯＳトランジスタＴ１１，Ｔ１５は、バルク電位をソース電位４１１，４１３に接続することにより、能力が向上し、これにより、コンパレータ回路のゲインを上げる動作をする。
以上の通り、実施例４に係るチョッパー型コンパレータ回路１００−４は、インバータ回路部のスイッチ動作をするＰＭＯＳトランジスタＴ１１，Ｔ１５のバルク電位をソース電位４１１，４１３に接続することにより、ＰＭＯＳトランジスタＴ１１，Ｔ１５の能力が向上し、これにより、コンパレータ回路のゲインを上げるという効果が得られる。しかも、トランジスタのサイズを大きくすることなく、接続を変更するのみで、コンパレータ回路のゲインを上げるという効果が得られる。
実施例５では、実施例１〜４に係るチョッパー型コンパレータ回路１００−１，１００−２，１００−３，１００−４において、最後段のインバータ回路部に第１導電型の第１ヒステリシス保持用トランジスタと第２導電型の第２ヒステリシス保持用トランジスタを接続することによって、最後段のインバータ回路部にヒステリシス特性を持つシュミットトリガーインバータ回路を構成したものである。
図６に、実施例５に係るチョッパー型コンパレータ回路の構成を示す。なお、ここでは、第１導電型のトランジスタをＰＭＯＳトランジスタとし、第２導電型のトランジスタをＮＭＯＳトランジスタとして説明する。また、第１導電型の第１ヒステリシス保持用トランジスタをヒステリシス保持用ＰＭＯＳトランジスタとし、第２導電型の第２ヒステリシス保持用トランジスタをヒステリシス保持用ＮＭＯＳトランジスタとして説明する。
図６に示すように、実施例５に係るチョッパー型コンパレータ回路１００−５は、実施例３，４に係るチョッパー型コンデンサ１００−３，１００−４と似た構成となっており、同様の動作を行うが、最後段側のインバータ回路部にヒステリシス保持用ＰＭＯＳトランジスタとヒステリシス保持用ＮＭＯＳトランジスタを接続することによって、ヒステリシス特性を持つシュミットトリガーインバータを構成している点が異なる。
最後段側のインバータ回路部３２１は、第１ＰＭＯＳトランジスタＴ１５のソースと第２ＰＭＯＳトランジスタＴ１１５のドレインとの間に配置されたノードＮ５１１で、ヒステリシス保持用ＮＭＯＳトランジスタＴ５１１のドレインに接続されている。
ヒステリシス保持用ＮＭＯＳトランジスタＴ５１１は、ゲートが、ノードＮ１９と出力端子１９との間に配置されたノードＮ５１５を介して、ヒステリシス保持用ＰＭＯＳトランジスタＴ５１３のゲートに接続されている。また、ソースが、グランドに接続されている。また、ドレインが、インバータ回路部３２１のノードＮ５１１を介して、インバータ回路部３２１の第１ＰＭＯＳトランジスタＴ１５のソース及び第２ＰＭＯＳトランジスタＴ１１５のドレインに接続されている。
ヒステリシス保持用ＰＭＯＳトランジスタＴ５１３は、ゲートが、ノードＮ１９と出力端子１９との間に配置されたノードＮ５１５を介して、ヒステリシス保持用ＮＭＯＳトランジスタＴ５１１のゲートに接続されている。また、ソースが、＋側電源ＶDDに接続されている。また、ドレインが、インバータ回路部３２１のノードＮ５１３を介して、インバータ回路部３２１の第１ＮＭＯＳトランジスタＴ１７のソース及び第２ＮＭＯＳトランジスタＴ１１７のドレインに接続されている。
最後段側のインバータ回路部３２１は、第１ＮＭＯＳトランジスタＴ１７のソースと第２ＮＭＯＳトランジスタＴ１１７のドレインとの間に配置されたノードＮ５１３で、ヒステリシス保持用ＰＭＯＳトランジスタＴ５１３のドレインに接続されている。
これにより、チョッパー型コンパレータ回路１００−５は、最後段側のインバータ回路部３２１が、ヒステリシス幅を持つシュミットトリガーインバータとして機能する。
チョッパー型コンパレータ回路１００−５は、最後段側のインバータ回路部３２１が、ヒステリシス幅を持つシュミットトリガーインバータとして機能するので、初段側のインバータ回路部３１１で増幅された微小な振幅信号の一定のノイズによる変動を受けにくくなる。
以上の通り、実施例５に係るチョッパー型コンパレータ回路１００−５は、最後段のインバータ回路部３２１にヒステリシス保持用ＮＭＯＳトランジスタＴ５１１とヒステリシス保持用ＰＭＯＳトランジスタＴ５１３を接続することにより、最後段側のインバータ回路部３２１がヒステリシス幅を持つシュミットトリガーインバータとなる。そのため、微小な振幅信号を扱う際のノイズによる誤動作を少なくするという効果が得られる。
この発明は、前述の実施例１〜５に限定されることなく、この発明の要旨を逸脱しない範囲で種々の応用や変形が考えられる。
例えば、実施例１及び２では、２種類のゲーテッドインバータを接続したコンパレータ回路を示したが、任意のＮビットデコーダと併用することでＮ種類のゲーテッドインバータを接続することが可能である。
また、実施例１〜５では、コンパレータ回路の構成のみを示したが、これらのコンパレータ回路を用いたＡＤＣやデジタル／アナログ・コンバータ（ＤＡＣ）に適用することが可能である。
実施例１に係る回路の構成を示す図である。 実施例１に係る回路の構成を示す図である。 実施例１に係る回路の動作を示す図である。 実施例１に係る回路の動作を示す図である。 従来例を示す図である。 従来例を示す図である。 実施例２に係る回路の構成を示す図である。 実施例３に係る回路の構成を示す図である。 基準電圧回路の一構成例を示す図である。 基準電圧回路の他の構成例を示す図である。 実施例４に係る回路の構成を示す図である。 実施例５に係る回路の構成を示す図である。
符号の説明
１０，１００−１〜１００−５ チョッパー型コンパレータ回路
１１，１３，１１１，１１３ 入力端子
１９ 出力端子
１１５，１１７，１１９，１２１ インバータ回路部
Ｃ コンデンサ
Ｎ ノード
ＳＷ スイッチ
Ｔ トランジスタ

Claims (12)

  1. アナログ入力電圧を入力する第１入力端子と、基準電圧を入力する第２入力端子と、１乃至複数のコンデンサと、前記第１入力端子と初段の前記コンデンサとを接続する第１スイッチと、前記第２入力端子と初段の前記コンデンサとを接続する第２スイッチと、前記コンデンサの各後段に配置されている１乃至複数のインバータ回路部と、前記インバータ回路部の各入出力端子間を接続する１乃至複数の入出力端子間スイッチと、最後段の前記インバータ回路部に接続され、出力電圧を外部に出力する出力端子とを有するチョッパー型コンパレータ回路において、
    各々の前記インバータ回路部は、第１導電型の第１論理回路用トランジスタと、第２導電型の第２論理回路用トランジスタと、第１導電型の第１電流制御用トランジスタと、第２導電型の第２電流制御用トランジスタとによって構成された、１乃至複数のゲーテッドインバータ回路を備えており、
    前記第１論理回路用トランジスタと前記第２論理回路用トランジスタは、直列に接続されているとともに、
    前記第１論理回路用トランジスタは、主電極が、前記第１電流制御用トランジスタを介して、第１電源ラインに接続され、
    前記第２論理回路用トランジスタは、主電極が、前記第２電流制御用トランジスタを介して、第２電源ラインに接続されていることを特徴とするチョッパー型コンパレータ回路。
  2. 請求項１に記載のチョッパー型コンパレータ回路において、
    前記コンデンサの数と、前記インバータ回路部の数と、前記入出力端子間スイッチの数は、それぞれ２個ずつであり、
    初段の前記コンデンサは、一端が、前記第１スイッチを介して前記第１入力端子に接続されているとともに、前記第２スイッチを介して第２入力端子に接続され、
    初段の前記インバータ回路部及び初段の前記入出力間スイッチは、一端が、初段の前記コンデンサの他端に接続され、
    後段の前記コンデンサは、一端が、初段の前記インバータ回路部及び初段の前記入出力間スイッチの他端に接続され、
    後段の前記インバータ回路部及び後段の前記入出力間スイッチは、一端が、後段の前記コンデンサに接続され、
    前記出力端子は、後段の前記インバータ回路部及び後段の前記入出力間スイッチの他端に接続されていることを特徴とするチョッパー型コンパレータ回路。
  3. 請求項１に記載のチョッパー型コンパレータ回路において、
    電圧レベルの異なる複数の制御電源ラインを有し、
    前記第１論理回路用トランジスタは、制御電極が、前記第２論理回路用トランジスタの制御電極に接続されているとともに、前段に配置された構成物に接続され、第１主電極が、前記第１電流制御用トランジスタの第２主電極に接続され、第２主電極が、前記第２論理回路用トランジスタの第２主電極に接続されているとともに、後段に配置された構成物に接続され、
    前記第２論理回路用トランジスタは、制御電極が、前記第１論理回路用トランジスタの制御電極に接続されているとともに、前段に配置された構成物に接続され、第１主電極が、前記第２電流制御用トランジスタの第２主電極に接続され、第２主電極が、前記第１論理回路用トランジスタの第２主電極に接続されているとともに、後段に配置された構成物に接続され、
    前記第１電流制御用トランジスタは、制御電極が、前記第２電流制御用トランジスタの制御電極に接続されているとともに、複数の前記制御電源ラインのいずれかに接続され、第１主電極が、前記第１電源ラインに接続され、第２主電極が、前記第１論理回路用トラ
    ンジスタの第１主電極に接続され、
    前記第２電流制御用トランジスタは、制御電極が、前記第１電流制御用トランジスタの制御電極に接続されているとともに、複数の前記制御電源ラインのいずれかに接続され、第１主電極が、前記第２電源ラインに接続され、第２主電極が、前記第２論理回路用トランジスタの第１主電極に接続され、
    同一の前記ゲーテッドインバータ回路内における前記第１電流制御用トランジスタの制御電極と前記第２電流制御用トランジスタの制御電極は、同じ電圧レベルの前記制御電源ラインに接続されているとともに、
    同一の前記インバータ回路部内における各々の前記ゲーテッドインバータ回路は、互いに、異なる電圧レベルの前記制御電源ラインに接続されていることを特徴とするチョッパー型コンパレータ回路。
  4. 請求項３に記載のチョッパー型コンパレータ回路において、
    前記第１電源ラインは、＋側電源であり、
    前記第２電源ラインは、グランドであることを特徴とするチョッパー型コンパレータ回路。
  5. 請求項３に記載のチョッパー型コンパレータ回路において、
    前記第１電流制御用トランジスタの制御電極と前記第２電流制御用トランジスタの制御電極との間にインバータが配置されていることを特徴とするチョッパー型コンパレータ回路。
  6. 請求項３に記載のチョッパー型コンパレータ回路において、
    各々の前記インバータ回路部は、２個のゲーテッドインバータ回路を備えており、
    各々の前記インバータ回路部における初段の前記ゲーテッドインバータ回路同士は、同じ電圧レベルの前記制御電源ラインに接続されているとともに、
    各々の前記インバータ回路部における後段の前記ゲーテッドインバータ回路同士は、同じ電圧レベルで、かつ、初段の前記ゲーテッドインバータ回路に接続された前記制御電源ラインとは異なる電圧レベルの前記制御電源ラインに接続されていることを特徴とするチョッパー型コンパレータ回路。
  7. 請求項１に記載のチョッパー型コンパレータ回路において、
    前記ゲーテッドインバータ回路は、さらに、第１導電型の第３電流制御用トランジスタと、第２導電型の第４電流制御用トランジスタとが付加されて構成されており、
    前記第１論理回路用トランジスタは、主電極が、前記第１電流制御用トランジスタを介して前記第１電源ラインに接続されているとともに、前記第３電流制御用トランジスタを介して前記第１電源ラインに接続され、
    前記第２論理回路用トランジスタは、主電極が、前記第２電流制御用トランジスタを介して前記第２電源ラインに接続されているとともに、前記第４電流制御用トランジスタを介して前記第２電源ラインに接続されていることを特徴とするチョッパー型コンパレータ回路。
  8. 請求項７に記載のチョッパー型コンパレータ回路において、
    電圧レベルの異なる複数の制御電源ラインを有し、
    前記第１論理回路用トランジスタは、制御電極が、前記第２論理回路用トランジスタの制御電極に接続されているとともに、前段に配置された構成物に接続され、第１主電極が、前記第１及び第３電流制御用トランジスタの第２主電極に接続され、第２主電極が、前記第２論理回路用トランジスタの第２主電極に接続されているとともに、後段に配置された構成物に接続され、
    前記第２論理回路用トランジスタは、制御電極が、前記第１論理回路用トランジスタの
    制御電極に接続されているとともに、前段に配置された構成物に接続され、第１主電極が、前記第２及び第４電流制御用トランジスタの第２主電極に接続され、第２主電極が、前記第１論理回路用トランジスタの第２主電極に接続されているとともに、後段に配置された構成物に接続され、
    前記第１電流制御用トランジスタは、制御電極が、前記第２電流制御用トランジスタの制御電極に接続されているとともに、複数の前記制御電源ラインのいずれかに接続され、第１主電極が、前記第１電源ラインに接続され、第２主電極が、前記第１論理回路用トランジスタの第１主電極に接続され、
    前記第２電流制御用トランジスタは、制御電極が、前記第１電流制御用トランジスタの制御電極に接続されているとともに、複数の前記制御電源ラインのいずれかに接続され、第１主電極が、前記第２電源ラインに接続され、第２主電極が、前記第２論理回路用トランジスタの第１主電極に接続され、
    前記第３電流制御用トランジスタは、制御電極が、前記第４電流制御用トランジスタの制御電極に接続されているとともに、複数の前記制御電源ラインのいずれかに接続され、第１主電極が、前記第１電源ラインに接続され、第２主電極が、前記第１論理回路用トランジスタの第１主電極に接続され、
    前記第４電流制御用トランジスタは、制御電極が、前記第３電流制御用トランジスタの制御電極に接続されているとともに、複数の前記制御電源ラインのいずれかに接続され、第１主電極が、前記第２電源ラインに接続され、第２主電極が、前記第２論理回路用トランジスタの第１主電極に接続され、
    同一の前記ゲーテッドインバータ回路内における前記第１電流制御用トランジスタの制御電極と前記第２電流制御用トランジスタの制御電極は、同じ電圧レベルの前記制御電源ラインに接続されているとともに、
    同一の前記ゲーテッドインバータ回路内における前記第３電流制御用トランジスタの制御電極と前記第４電流制御用トランジスタの制御電極は、同じ電圧レベルで、かつ、前記第１電流制御用トランジスタの制御電極と前記第２電流制御用トランジスタの制御電極に接続された前記制御電源ラインとは異なる電圧レベルの前記制御電源ラインに接続されていることを特徴とするチョッパー型コンパレータ回路。
  9. 請求項１に記載のチョッパー型コンパレータ回路において、
    前記第１電流制御用トランジスタは、制御電極が、前記第１電流制御用トランジスタの閾値電圧を基準とする基準電圧出力に接続され、
    前記第２電流制御用トランジスタは、制御電極が、前記第２電流制御用トランジスタの閾値電圧を基準とする基準電圧出力に接続されていることを特徴とするチョッパー型コンパレータ回路。
  10. 請求項９に記載のチョッパー型コンパレータ回路において、
    前記第１論理回路用トランジスタは、バルク電位を第１主電極の電位にする接続が施されていることを特徴とするチョッパー型コンパレータ回路。
  11. 請求項１に記載のチョッパー型コンパレータ回路において、
    前記インバータ回路部を複数有し、
    最後段の前記インバータ回路部に第１導電型の第１ヒステリシス保持用トランジスタと第２導電型の第２ヒステリシス保持用トランジスタを接続することによって、最後段の前記インバータ回路部にヒステリシス特性を持つシュミットトリガーインバータ回路を構成していることを特徴とするチョッパー型コンパレータ回路。
  12. 請求項１１に記載のチョッパー型コンパレータ回路において、
    前記第１ヒステリシス保持用トランジスタは、制御電極が、前記第２ヒステリシス保持用トランジスタの制御電極、最後段の前記インバータ回路部内における前記第１論理回路
    用トランジスタの第２主電極と前記第２論理回路用トランジスタの第２主電極、及び前記出力端子に接続され、第１主電極が、前記第１電源ラインに接続され、第２主電極が、最後段の前記インバータ回路部内における前記第２論理回路用トランジスタの第１主電極と前記第２電流制御用トランジスタの第２主電極に接続され、
    前記第２ヒステリシス保持用トランジスタは、制御電極が、前記第１ヒステリシス保持用トランジスタの制御電極、最後段の前記インバータ回路部内における前記第１論理回路用トランジスタの第２主電極と前記第２論理回路用トランジスタの第２主電極、及び前記出力端子に接続され、第１主電極が、前記第２電源ラインに接続され、第２主電極が、最後段の前記インバータ回路部内における前記第１論理回路用トランジスタの第１主電極と前記第１電流制御用トランジスタの第２主電極に接続されていることを特徴とするチョッパー型コンパレータ回路。


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