JP2004194066A - 増幅回路、比較回路、及びａｄ変換回路 - Google Patents
増幅回路、比較回路、及びａｄ変換回路 Download PDFInfo
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Abstract
【課題】本発明は、比較回路内部の貫通電流を削減すると共に次段に接続した回路の貫通電流をも削減することが可能な比較回路を提供することを目的とする。
【解決手段】比較回路の増幅回路は、第１の期間において所定の電位であり第２の期間において所定の電位と異なる電位である入力アナログ信号を増幅してデジタル信号を出力する増幅器と、増幅器への電源供給を第１の期間において停止する第１のスイッチと、増幅器の出力を第１の期間において所定の電位に固定する第２のスイッチを含む。
【選択図】図５
【解決手段】比較回路の増幅回路は、第１の期間において所定の電位であり第２の期間において所定の電位と異なる電位である入力アナログ信号を増幅してデジタル信号を出力する増幅器と、増幅器への電源供給を第１の期間において停止する第１のスイッチと、増幅器の出力を第１の期間において所定の電位に固定する第２のスイッチを含む。
【選択図】図５
Description
【０００１】
【発明の属する技術分野】
本発明は、一般にＡＤ変換器（アナログ・ディジタル変換器）に関し、詳しくは消費電力を削減したＡＤ変換器に関する。
【従来の技術】
図１は、従来の比較回路の構成の一例を示す。
【０００２】
この比較回路は特許文献１に示されるものであり、ＡＤ変換用のインバータ１１及びオートゼロ付き比較器１２を含む。オートゼロ付き比較器１２は、増幅器として機能するインバータ１４、比較スイッチ１５、オートゼロスイッチ１６及び１７、及びコンデンサ１８を含む。コンデンサ１８の片側の端子に、比較スイッチ１５又はオートゼロスイッチ１６を介してそれぞれ入力電圧Ｖｉ又は基準電圧Ｖｒが供給される。ここでコンデンサ１８の容量値をＣとする。
【０００３】
図２は、比較スイッチ１５とオートゼロスイッチ１６及び１７を制御するタイミング信号を示す図である。
【０００４】
図２に示されるタイミング信号φ０は、オートゼロスイッチ１６及び１７に供給される。またタイミング信号φ１は比較スイッチ１５に供給される。オートゼロ期間において、タイミング信号φ０はＨＩＧＨであり、オートゼロスイッチ１６及び１７がオン（導通状態）になる。このときタイミング信号φ１はＬＯＷであり、比較スイッチ１５はオフ（開放状態）である。
【０００５】
上記のようにオートゼロスイッチ１７がオンすることで、インバータ１４の入出力が短絡される。これにより、図３（ａ）のインバータ１４の入出力特性において、入出力電圧はゲインが一番高い電圧にバイアスされる。この電圧は通常は電源電圧の約１／２に設定されており、ここではＶＴＨとして示してある。
【０００６】
このようにして、コンデンサ１８のインバータ１４側の端子の電位はＶＴＨとなる。このときオートゼロスイッチ１６がオンされているので、コンデンサ１８のオートゼロスイッチ１６側の端子の電圧はＶｒであり、コンデンサ１８に蓄えられる電荷は、
Ｑ ＝ Ｃ（ Ｖｒ‐ＶＴＨ）
となる。
【０００７】
次の比較期間において、タイミング信号φ０はＬＯＷであり、オートゼロスイッチ１６及び１７がオフ（開放状態）になる。このときタイミング信号φ１はＨＩＧＨであり、比較スイッチ１５がオン（導通状態）になる。比較スイッチ１５が導通することで、コンデンサ１８の比較スイッチ１５側の端子の電位は、ＶｒからＶｉに変化する。このときコンデンサ１８の電荷に充放電パスは存在しないので、上記電荷Ｑはスイッチの切り換え前後で保存される。
【０００８】
従って、コンデンサ１８の比較スイッチ１５側の端子にＶｉ−Ｖｒの電位変化が生じると、インバータ１４側の端子にも同様にＶｉ−Ｖｒの電位変化が生じることになる。オートゼロ期間におけるインバータ１４側の端子の電位はＶＴＨであったので、比較期間においては、
Ｖｉ‐Ｖｒ＋ＶＴＨ
の電位に設定される。
【０００９】
インバータ１１及びインバータ１４のゲインをそれぞれＡ１及びＡ４とおくと、図１の比較回路の出力電圧Ｖｏは、
Ｖｏ ＝ Ａ４ Ａ１（Ｖｉ‐Ｖｒ＋ＶＴＨ ）
と表される。即ち、入力関係がＶｉ＞Ｖｒの時には出力ＶｏがＨＩＧＨ（＞ＶＴＨ）となり、入力関係がＶｉ＜Ｖｒの時には出力ＶｏがＬＯＷ（＜ＶＴＨ）となり、入力ＶｉとＶｒとの大小関係を判定する比較器として動作する。
【００１０】
上記のような比較回路を用いた場合、オートゼロ期間中にインバータ１４の入出力電圧がゲインの一番高い電圧にバイアスされる。このとき、図３（ｂ）の電流特性に示すように、インバータ１４には最大の貫通電流が流れる。またインバータ１１の入力もＶＴＨとなるので、同様にインバータ１１を流れる貫通電流も最大となる。このようにして比較回路の消費電流が大きくなると、ノイズ発生の原因ともなり、比較回路をＡＤ変換回路に使用した場合に変換精度が低下する等の問題が生じる。
【００１１】
このような問題を解決するために、インバータ１１又は１４の貫通電流を削減させる方法が提案されている（特許文献２乃至１２）。
【００１２】
図４は、インバータ１１の低電力化を実現する比較回路の一例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照する。
【００１３】
図４の比較回路は特許文献２に示されるものであり、インバータ１１の代わりにクロックドインバータ１１Ａが設けられることが図１の比較回路と異なる。クロックドインバータ１１Ａは、ＰＭＯＳトランジスタ２１及び２２とＮＭＯＳトランジスタ２３及び２４を含む。ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３とが、オートゼロ期間中でオフになる電源供給スイッチとして機能する。
【００１４】
この電源供給スイッチは、オートゼロ期間中では開放状態になることによりクロックドインバータ１１Ａに流れる貫通電流を削減し、比較期間中では導通状態となることにより通常のインバータと同様の振る舞いをする。
【００１５】
【特許文献１】
特開平１−１２０１１７号公報
【００１６】
【特許文献２】
特開平１−１２０１１７号公報
【００１７】
【特許文献３】
特開昭５８‐７９３３３号公報
【００１８】
【特許文献４】
特開昭６１‐８４１１０号公報
【００１９】
【特許文献５】
特開昭６１−２５２７０７号公報
【００２０】
【特許文献６】
特開昭６１‐１９６６１４号公報
【００２１】
【特許文献７】
特開平１−１３３４１０号公報
【００２２】
【特許文献８】
特開平３‐８５０１３号公報
【００２３】
【特許文献９】
特開平３‐９８３１０号公報
【００２４】
【特許文献１０】
特開平８‐４６４９５号公報
【００２５】
【特許文献１１】
特開平７‐８６９４５号公報
【００２６】
【特許文献１２】
特開２００１‐１９６９０２号公報
【発明が解決しようとする課題】
一般的に、ＡＤ変換回路等に用いられる比較回路の出力は、エンコーダ等のデジタル回路に接続される。図４の回路構成では、クロックドインバータ１１Ａの貫通電流を削減させる目的で電源供給スイッチをオフさせるため、クロックドインバータ１１Ａの出力電位Ｖｏはフローティング状態となってしまう。従って、次段に接続されたデジタル回路には、フローティングの電圧が入力されることになり、次段のデジタル回路にて貫通電流が増大する可能性がある。
【００２７】
以上を鑑みて、本発明は、比較回路内部の貫通電流を削減すると共に次段に接続した回路の貫通電流をも削減することが可能な比較回路を提供することを目的とする。
【課題を解決するための手段】
本発明による増幅回路は、第１の期間において所定の電位であり第２の期間において該所定の電位と異なる電位である入力アナログ信号を増幅してデジタル信号を出力する増幅器と、該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチを含むことを特徴とする。
【００２８】
本発明による比較回路は、第１の電位と第２の電位とを外部から受け取り、第１の期間において所定の上下限間の中間レベルの電位を出力し、第２の期間において該第１の電位と該第２の電位との大小関係を示す該中間レベルと異なる電位を出力する比較器と、該比較器の出力信号を増幅してデジタル信号として出力する増幅器と、該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチを含むことを特徴とする。
【００２９】
上記増幅回路及び比較回路においては、第１の期間（オートゼロ期間）で中間値をとり第２の期間（比較期間）で中間値以外の値をとるアナログ信号を増幅器によりデジタル信号に変換する際に、オートゼロ期間においては、第１のスイッチをオフにして貫通電流を無くすと共に第２のスイッチをオンにして増幅器の出力電位を所定の電位（グランド又は電源電位）に固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００３０】
また本発明によるＡＤ変換回路は、それぞれ異なった参照電位を受け取ると共に同一の入力電位を受け取る複数の比較回路と、該比較回路のデジタル信号出力をエンコードするエンコーダを含み、該比較回路の各々は、第１の期間において所定の上下限間の中間レベルの電位を出力し、第２の期間において対応する参照電位と該入力電位との大小関係を示す該中間レベルと異なる電位を出力する比較器と、該比較器の出力信号を増幅してデジタル信号として出力する増幅器と、該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、 該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチ
を含むことを特徴とする。
【００３１】
上記ＡＤ変換回路は、それぞれ異なる参照電位と入力電位との大小関係を示す複数のデジタル信号をエンコードして、入力電位の電位レベルを指し示すデジタルコードを出力する。この際、本発明による増幅回路を使用しているので、比較回路での貫通電流を削減し、また比較回路の次段に接続されるエンコーダにおける貫通電流を低下させることができる。従って、消費電流の増大によりノイズが発生しＡＤ変換精度が低下することを避けることができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００３２】
図５は、本発明による増幅回路の構成の一例を示す図である。
【００３３】
図５の増幅回路３１は、図１のＡＤ変換用のインバータ１１の代わりに使用される装置であり、アナログ入力をデジタル出力に変換するための増幅器３２、電源供給スイッチ３３、出力信号固定スイッチ３４を含む。増幅器３２として、図５の例においてはインバータを使用している。電源供給スイッチ３３は増幅器３２に所定のタイミングで電源を供給する役割を有し、出力信号固定スイッチ３４は増幅器３２の出力を所定のタイミングで所定の電位（図５の例ではグランド電位）に固定する役割を有する。
【００３４】
図６は、電源供給スイッチ３３を制御するタイミング信号φ２と出力信号固定スイッチ３４を制御するタイミング信号φ３を示す図である。
【００３５】
図６に示されるように、タイミング信号φ２は図１のオートゼロ付き比較器１２の比較スイッチ１５を制御するタイミング信号φ１と同一であり、オートゼロ期間でＬＯＷであり比較期間でＨＩＧＨになる。即ち電源供給スイッチ３３は、オートゼロ期間でオフであり比較期間でオンされる。これにより増幅器３２は、オートゼロ期間で非動作状態であり比較期間で動作状態となる。
【００３６】
タイミング信号φ３は図１のオートゼロ付き比較器１２のオートゼロスイッチ１６及び１７を制御するタイミング信号φ０と同一であり、オートゼロ期間でＨＩＧＨであり比較期間でＬＯＷになる。即ち出力信号固定スイッチ３４は、オートゼロ期間でオンであり比較期間でオフされる。これにより増幅器３２の出力は、オートゼロ期間で所定電位（グランド電位）に固定され、比較期間で増幅器３２が出力する信号レベルとなる。
【００３７】
増幅回路３１への入力は、オートゼロ期間においては中間レベルのアナログ信号であり、比較期間においては入力信号と基準信号との大小関係を示すアナログ信号となる。増幅器３２は、入力されるアナログ信号をＨＩＧＨ又はＬＯＷの２値表現をとるデジタル信号に近づけるために、入力アナログ信号を増幅して波形を整形する。オートゼロ期間においては、電源供給スイッチ３３をオフにして増幅器３２の貫通電流を無くし、出力信号固定スイッチ３４をオンにして増幅器３２の出力電位をグランドに固定する。これにより増幅回路３１における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００３８】
電源供給スイッチ３３は、図５の例では増幅器３２と電源との間の位置に配置されるが、代わりにＡとして示される増幅器３２とグランド間の位置に配置されてもよい。また出力信号固定スイッチ３４は、増幅器３２の出力電位をオートゼロ期間中に所定の電位に接続するためのものであり、接続先の電位は図５の例ではグランド電位であるが、代わりに電源電位であってもよい。
【００３９】
このように本発明による増幅回路においては、オートゼロ期間で中間値をとり比較期間で中間値以外の値をとるアナログ信号を増幅器によりデジタル信号に変換する際に、オートゼロ期間においては、電源供給スイッチをオフにして貫通電流を無くすと共に出力信号固定スイッチをオンにして増幅器の出力電位をグランドに固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００４０】
図７は、図５の増幅回路の第１の実施例を示す図である。
【００４１】
図７において、増幅回路３１Ａは、アナログ入力をデジタル出力に変換するための増幅器３２、電源供給スイッチ３３Ａ、及び出力信号固定スイッチ３４Ａを含む。増幅器３２は、図７の例においてはインバータであり、ＰＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ３７を含む。電源供給スイッチ３３ＡはＰＭＯＳトランジスタで実現され、出力信号固定スイッチ３４ＡはＮＭＯＳトランジスタで実現される。
【００４２】
図８は、図５の増幅回路の第２の実施例を示す図である。
【００４３】
図８において、増幅回路３１Ｂは、アナログ入力をデジタル出力に変換するための増幅器３２、電源供給スイッチ３３Ｂ、及び出力信号固定スイッチ３４Ｂを含む。増幅器３２は、図８の例においてはインバータであり、ＰＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ３７を含む。電源供給スイッチ３３ＢはＮＭＯＳトランジスタで実現され、増幅器３２とグランド電位との間に配置される。出力信号固定スイッチ３４ＢはＰＭＯＳトランジスタで実現され、増幅器３２の出力を電源電位に接続する位置に設けられる。
【００４４】
上記第１及び第２実施例の構成においては、増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００４５】
また以下に説明するように、電源供給スイッチ及び出力信号固定スイッチのチャネル幅を適切な幅に設定すれば、動作速度の低下を抑制する効果が得られる。
【００４６】
図７の構成において、電源供給スイッチ３３Ａのチャネル幅を、増幅器３２を構成するＰＭＯＳトランジスタ３６のチャネル幅の２倍以上とし、さらに出力信号固定スイッチ３４Ａのチャネル幅を、増幅器３２を構成するＮＭＯＳトランジスタ３７のチャネル幅と同等或いはそれ以下にする。また図８の構成において、電源供給スイッチ３３Ｂのチャネル幅を、増幅器３２を構成するＮＭＯＳトランジスタ３７のチャネル幅の２倍以上とし、さらに出力信号固定スイッチ３４Ｂのチャネル幅を、増幅器３２を構成するＰＭＯＳトランジスタ３６のチャネル幅と同等或いはそれ以下にする。
【００４７】
上記のような構成にすることで、電源供給スイッチ３３Ａ又は３３ＢによりＯＮ抵抗の増加によって出力負荷への電流供給が減少することを可能な限り回避し、また出力信号固定スイッチ３４Ａ又は３４Ｂにより出力負荷容量の増加によって出力信号の変化速度が低下することを抑えることができる。
【００４８】
図９は、本発明による比較回路の第１実施例の構成を示す図である。図８において、図１及び図５と同一の構成要素は同一の番号で参照する。
【００４９】
図９の比較回路は、オートゼロ付き比較器１２と増幅回路３１を含む。オートゼロ付き比較器１２は、図１に示されるように入力信号Ｖｉと基準信号Ｖｒを入力とし、オートゼロ期間では中間レベルのアナログ信号を出力し、比較期間では入力信号Ｖｉと基準信号Ｖｒの大小関係を示すアナログ信号を出力する。増幅回路３１は、オートゼロ期間においては、電源供給スイッチをオフにして貫通電流を無くすと共に出力信号固定スイッチをオンにして増幅器の出力電位をグランドに固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００５０】
図１０は、本発明による比較回路の第２実施例の構成を示す図である。図１０において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５１】
図１０の比較回路は、オートゼロ付き比較器１２Ａと増幅回路３１を含む。オートゼロ付き比較器１２Ａは、差動信号Ｖｉｐ及びＶｉｍを入力とする回路であり、差動増幅器４１、第１の差動入力スイッチ４２、第２の差動入力スイッチ４３、コンデンサ４４及び４５、オートゼロスイッチ４６及び４７を含む。オートゼロスイッチ４６及び４７は、図２に示すタイミング信号φ０により制御されてオートゼロ期間に導通される。第１の差動入力スイッチ４２及び第２の差動入力スイッチ４３は、図２に示すタイミング信号φ１により制御されて比較期間に導通される。
【００５２】
図１１は、本発明による比較回路の第３実施例の構成を示す図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５３】
図１１の比較回路は、オートゼロ付き比較器１２、増幅回路３１、及びアナログ信号変換器５１を含む。アナログ信号変換器５１は、レベルシフタや増幅器等であり、アナログ信号入力に何らかの変換を施してアナログ信号を出力する回路である。オートゼロ付き比較器１２の後段には、比較回路内に存在する複数の増幅器の閾値が異なる場合にレベルシフタを挿入したり、入力信号と基準信号の差が微差である場合に高速且つ正確な比較結果が得られるように増幅器を挿入したりすることがある。アナログ信号変換器５１は、このような目的のために挿入される回路である。なお図１１において、オートゼロ付き比較器１２を設ける構成ではなく、図１０に示されるオートゼロ付き比較器１２Ａを設ける構成としてもよい。
【００５４】
図１２は、アナログ信号変換器５１の一例を示す図である。図１２において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５５】
図１２のアナログ信号変換器５１は、増幅器であり、ＰＭＯＳトランジスタ５２及び定電流源５３を含む。この増幅器は、入力信号と基準信号の差が非常に小さい場合でも、より高速かつ正確な比較結果が得られるように、信号を増幅する目的で挿入されている。
【００５６】
図１３は、本発明による比較回路の第４実施例の構成を示す図である。図１３において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５７】
図１３の比較回路は、オートゼロ付き比較器１２Ｂと２つの増幅回路３１を含む。オートゼロ付き比較器１２Ｂは、差動信号Ｖｉｐ及びＶｉｍを入力とする回路であり、オートゼロ期間で中間レベルの差動アナログ信号を出力し、比較期間で差動入力信号間の大小関係を示す差動アナログ信号を出力する。オートゼロ付き比較器１２Ｂは、差動増幅器６１、第１の差動入力スイッチ６２、第２の差動入力スイッチ６３、コンデンサ６４及び６５、オートゼロスイッチ６６及び６７を含む。オートゼロスイッチ６６及び６７は、図２に示すタイミング信号φ０により制御されてオートゼロ期間に導通される。第１の差動入力スイッチ６２及び第２の差動入力スイッチ６３は、図２に示すタイミング信号φ１により制御されて比較期間に導通される。
【００５８】
図１４は、本発明によるＡＤ変換回路の構成の一例を示す図である。
【００５９】
図１４のＡＤ変換回路は、複数の比較回路７１とエンコーダ７２を含む。比較回路７１は、例えば図９又は図１１に示される本発明による比較回路であり、オートゼロ付き比較器と本発明の増幅回路３１とを含む。比較回路７１は、単独で用いられる際には、アナログ入力信号である入力電位Ｖｉと参照電位Ｖｒとを比較して、これらの大小関係を示す電位レベルをデジタル信号として出力する。図１４では、４つの比較回路７１が設けられており、それぞれ対応する参照電位Ｖｒ１、Ｖｒ２、Ｖｒ３、及びＶｒ４を受け取ると共に、同一の入力電位Ｖｉを受け取る。比較回路７１の各々は、対応する参照電位と入力電位Ｖｉとを比較して、両電位の大小関係を示すデジタル信号を出力する。
【００６０】
比較回路７１が出力するデジタル信号は、エンコーダ７２に入力される。エンコーダ７２は、参照電位Ｖｒ１、Ｖｒ２、Ｖｒ３、及びＶｒ４と入力電位Ｖｉとの大小関係を示す複数のデジタル信号をエンコードして、入力電位Ｖｉの電位レベルを指し示すデジタルコードを出力する。
【００６１】
図１４のＡＤ変換回路においては、比較回路７１の増幅回路部分に、本発明による増幅回路を使用しているので、比較回路７１での貫通電流を削減し、また比較回路７１の次段に接続されるエンコーダ７２における貫通電流を低下させることができる。従って、消費電流の増大によりノイズが発生しＡＤ変換精度が低下することを避けることができる。
【００６２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
上記説明した増幅回路及び比較回路においては、オートゼロ期間で中間値をとり比較期間で中間値以外の値をとるアナログ信号を増幅器によりデジタル信号に変換する際に、オートゼロ期間においては、第１のスイッチをオフにして貫通電流を無くすと共に第２のスイッチをオンにして増幅器の出力電位を所定の電位に固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００６３】
またＡＤ変換回路は、それぞれ異なる参照電位と入力電位との大小関係を示す複数のデジタル信号をエンコードして、入力電位の電位レベルを指し示すデジタルコードを出力する。この際、本発明による増幅回路を使用しているので、比較回路での貫通電流を削減し、また比較回路の次段に接続されるエンコーダにおける貫通電流を低下させることができる。従って、消費電流の増大によりノイズが発生しＡＤ変換精度が低下することを避けることができる。
【図面の簡単な説明】
【図１】従来の比較回路の構成の一例を示す回路図である。
【図２】比較スイッチとオートゼロスイッチとを制御するタイミング信号を示すタイミング図である。
【図３】（ａ）はインバータの入出力特性を示す図であり、（ｂ）はインバータの電流特性を示す図である。
【図４】インバータの低電力化を実現する比較回路の公知例を示す回路図である。
【図５】本発明による増幅回路の構成の一例を示す回路図である。
【図６】電源供給スイッチを制御するタイミング信号と出力信号固定スイッチを制御するタイミング信号とを示すタイミング図である。
【図７】図５の増幅回路の第１の実施例を示す図である。
【図８】図５の増幅回路の第２の実施例を示す図である。
【図９】本発明による比較回路の第１実施例の構成を示す図である。
【図１０】本発明による比較回路の第２実施例の構成を示す図である。
【図１１】本発明による比較回路の第３実施例の構成を示す図である。
【図１２】アナログ信号変換器の一例を示す図である。
【図１３】本発明による比較回路の第４実施例の構成を示す図である。
【図１４】本発明によるＡＤ変換回路の構成の一例を示す図である。
【符号の説明】
１１ ＡＤ変換用のインバータ
１２ オートゼロ付き比較器
１４ インバータ
１５ 比較スイッチ
１６、１７ オートゼロスイッチ
１８ コンデンサ
３１ 増幅回路
３２ 増幅器
３３ 電源供給スイッチ
３４ 出力信号固定スイッチ
【発明の属する技術分野】
本発明は、一般にＡＤ変換器（アナログ・ディジタル変換器）に関し、詳しくは消費電力を削減したＡＤ変換器に関する。
【従来の技術】
図１は、従来の比較回路の構成の一例を示す。
【０００２】
この比較回路は特許文献１に示されるものであり、ＡＤ変換用のインバータ１１及びオートゼロ付き比較器１２を含む。オートゼロ付き比較器１２は、増幅器として機能するインバータ１４、比較スイッチ１５、オートゼロスイッチ１６及び１７、及びコンデンサ１８を含む。コンデンサ１８の片側の端子に、比較スイッチ１５又はオートゼロスイッチ１６を介してそれぞれ入力電圧Ｖｉ又は基準電圧Ｖｒが供給される。ここでコンデンサ１８の容量値をＣとする。
【０００３】
図２は、比較スイッチ１５とオートゼロスイッチ１６及び１７を制御するタイミング信号を示す図である。
【０００４】
図２に示されるタイミング信号φ０は、オートゼロスイッチ１６及び１７に供給される。またタイミング信号φ１は比較スイッチ１５に供給される。オートゼロ期間において、タイミング信号φ０はＨＩＧＨであり、オートゼロスイッチ１６及び１７がオン（導通状態）になる。このときタイミング信号φ１はＬＯＷであり、比較スイッチ１５はオフ（開放状態）である。
【０００５】
上記のようにオートゼロスイッチ１７がオンすることで、インバータ１４の入出力が短絡される。これにより、図３（ａ）のインバータ１４の入出力特性において、入出力電圧はゲインが一番高い電圧にバイアスされる。この電圧は通常は電源電圧の約１／２に設定されており、ここではＶＴＨとして示してある。
【０００６】
このようにして、コンデンサ１８のインバータ１４側の端子の電位はＶＴＨとなる。このときオートゼロスイッチ１６がオンされているので、コンデンサ１８のオートゼロスイッチ１６側の端子の電圧はＶｒであり、コンデンサ１８に蓄えられる電荷は、
Ｑ ＝ Ｃ（ Ｖｒ‐ＶＴＨ）
となる。
【０００７】
次の比較期間において、タイミング信号φ０はＬＯＷであり、オートゼロスイッチ１６及び１７がオフ（開放状態）になる。このときタイミング信号φ１はＨＩＧＨであり、比較スイッチ１５がオン（導通状態）になる。比較スイッチ１５が導通することで、コンデンサ１８の比較スイッチ１５側の端子の電位は、ＶｒからＶｉに変化する。このときコンデンサ１８の電荷に充放電パスは存在しないので、上記電荷Ｑはスイッチの切り換え前後で保存される。
【０００８】
従って、コンデンサ１８の比較スイッチ１５側の端子にＶｉ−Ｖｒの電位変化が生じると、インバータ１４側の端子にも同様にＶｉ−Ｖｒの電位変化が生じることになる。オートゼロ期間におけるインバータ１４側の端子の電位はＶＴＨであったので、比較期間においては、
Ｖｉ‐Ｖｒ＋ＶＴＨ
の電位に設定される。
【０００９】
インバータ１１及びインバータ１４のゲインをそれぞれＡ１及びＡ４とおくと、図１の比較回路の出力電圧Ｖｏは、
Ｖｏ ＝ Ａ４ Ａ１（Ｖｉ‐Ｖｒ＋ＶＴＨ ）
と表される。即ち、入力関係がＶｉ＞Ｖｒの時には出力ＶｏがＨＩＧＨ（＞ＶＴＨ）となり、入力関係がＶｉ＜Ｖｒの時には出力ＶｏがＬＯＷ（＜ＶＴＨ）となり、入力ＶｉとＶｒとの大小関係を判定する比較器として動作する。
【００１０】
上記のような比較回路を用いた場合、オートゼロ期間中にインバータ１４の入出力電圧がゲインの一番高い電圧にバイアスされる。このとき、図３（ｂ）の電流特性に示すように、インバータ１４には最大の貫通電流が流れる。またインバータ１１の入力もＶＴＨとなるので、同様にインバータ１１を流れる貫通電流も最大となる。このようにして比較回路の消費電流が大きくなると、ノイズ発生の原因ともなり、比較回路をＡＤ変換回路に使用した場合に変換精度が低下する等の問題が生じる。
【００１１】
このような問題を解決するために、インバータ１１又は１４の貫通電流を削減させる方法が提案されている（特許文献２乃至１２）。
【００１２】
図４は、インバータ１１の低電力化を実現する比較回路の一例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照する。
【００１３】
図４の比較回路は特許文献２に示されるものであり、インバータ１１の代わりにクロックドインバータ１１Ａが設けられることが図１の比較回路と異なる。クロックドインバータ１１Ａは、ＰＭＯＳトランジスタ２１及び２２とＮＭＯＳトランジスタ２３及び２４を含む。ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３とが、オートゼロ期間中でオフになる電源供給スイッチとして機能する。
【００１４】
この電源供給スイッチは、オートゼロ期間中では開放状態になることによりクロックドインバータ１１Ａに流れる貫通電流を削減し、比較期間中では導通状態となることにより通常のインバータと同様の振る舞いをする。
【００１５】
【特許文献１】
特開平１−１２０１１７号公報
【００１６】
【特許文献２】
特開平１−１２０１１７号公報
【００１７】
【特許文献３】
特開昭５８‐７９３３３号公報
【００１８】
【特許文献４】
特開昭６１‐８４１１０号公報
【００１９】
【特許文献５】
特開昭６１−２５２７０７号公報
【００２０】
【特許文献６】
特開昭６１‐１９６６１４号公報
【００２１】
【特許文献７】
特開平１−１３３４１０号公報
【００２２】
【特許文献８】
特開平３‐８５０１３号公報
【００２３】
【特許文献９】
特開平３‐９８３１０号公報
【００２４】
【特許文献１０】
特開平８‐４６４９５号公報
【００２５】
【特許文献１１】
特開平７‐８６９４５号公報
【００２６】
【特許文献１２】
特開２００１‐１９６９０２号公報
【発明が解決しようとする課題】
一般的に、ＡＤ変換回路等に用いられる比較回路の出力は、エンコーダ等のデジタル回路に接続される。図４の回路構成では、クロックドインバータ１１Ａの貫通電流を削減させる目的で電源供給スイッチをオフさせるため、クロックドインバータ１１Ａの出力電位Ｖｏはフローティング状態となってしまう。従って、次段に接続されたデジタル回路には、フローティングの電圧が入力されることになり、次段のデジタル回路にて貫通電流が増大する可能性がある。
【００２７】
以上を鑑みて、本発明は、比較回路内部の貫通電流を削減すると共に次段に接続した回路の貫通電流をも削減することが可能な比較回路を提供することを目的とする。
【課題を解決するための手段】
本発明による増幅回路は、第１の期間において所定の電位であり第２の期間において該所定の電位と異なる電位である入力アナログ信号を増幅してデジタル信号を出力する増幅器と、該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチを含むことを特徴とする。
【００２８】
本発明による比較回路は、第１の電位と第２の電位とを外部から受け取り、第１の期間において所定の上下限間の中間レベルの電位を出力し、第２の期間において該第１の電位と該第２の電位との大小関係を示す該中間レベルと異なる電位を出力する比較器と、該比較器の出力信号を増幅してデジタル信号として出力する増幅器と、該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチを含むことを特徴とする。
【００２９】
上記増幅回路及び比較回路においては、第１の期間（オートゼロ期間）で中間値をとり第２の期間（比較期間）で中間値以外の値をとるアナログ信号を増幅器によりデジタル信号に変換する際に、オートゼロ期間においては、第１のスイッチをオフにして貫通電流を無くすと共に第２のスイッチをオンにして増幅器の出力電位を所定の電位（グランド又は電源電位）に固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００３０】
また本発明によるＡＤ変換回路は、それぞれ異なった参照電位を受け取ると共に同一の入力電位を受け取る複数の比較回路と、該比較回路のデジタル信号出力をエンコードするエンコーダを含み、該比較回路の各々は、第１の期間において所定の上下限間の中間レベルの電位を出力し、第２の期間において対応する参照電位と該入力電位との大小関係を示す該中間レベルと異なる電位を出力する比較器と、該比較器の出力信号を増幅してデジタル信号として出力する増幅器と、該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、 該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチ
を含むことを特徴とする。
【００３１】
上記ＡＤ変換回路は、それぞれ異なる参照電位と入力電位との大小関係を示す複数のデジタル信号をエンコードして、入力電位の電位レベルを指し示すデジタルコードを出力する。この際、本発明による増幅回路を使用しているので、比較回路での貫通電流を削減し、また比較回路の次段に接続されるエンコーダにおける貫通電流を低下させることができる。従って、消費電流の増大によりノイズが発生しＡＤ変換精度が低下することを避けることができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００３２】
図５は、本発明による増幅回路の構成の一例を示す図である。
【００３３】
図５の増幅回路３１は、図１のＡＤ変換用のインバータ１１の代わりに使用される装置であり、アナログ入力をデジタル出力に変換するための増幅器３２、電源供給スイッチ３３、出力信号固定スイッチ３４を含む。増幅器３２として、図５の例においてはインバータを使用している。電源供給スイッチ３３は増幅器３２に所定のタイミングで電源を供給する役割を有し、出力信号固定スイッチ３４は増幅器３２の出力を所定のタイミングで所定の電位（図５の例ではグランド電位）に固定する役割を有する。
【００３４】
図６は、電源供給スイッチ３３を制御するタイミング信号φ２と出力信号固定スイッチ３４を制御するタイミング信号φ３を示す図である。
【００３５】
図６に示されるように、タイミング信号φ２は図１のオートゼロ付き比較器１２の比較スイッチ１５を制御するタイミング信号φ１と同一であり、オートゼロ期間でＬＯＷであり比較期間でＨＩＧＨになる。即ち電源供給スイッチ３３は、オートゼロ期間でオフであり比較期間でオンされる。これにより増幅器３２は、オートゼロ期間で非動作状態であり比較期間で動作状態となる。
【００３６】
タイミング信号φ３は図１のオートゼロ付き比較器１２のオートゼロスイッチ１６及び１７を制御するタイミング信号φ０と同一であり、オートゼロ期間でＨＩＧＨであり比較期間でＬＯＷになる。即ち出力信号固定スイッチ３４は、オートゼロ期間でオンであり比較期間でオフされる。これにより増幅器３２の出力は、オートゼロ期間で所定電位（グランド電位）に固定され、比較期間で増幅器３２が出力する信号レベルとなる。
【００３７】
増幅回路３１への入力は、オートゼロ期間においては中間レベルのアナログ信号であり、比較期間においては入力信号と基準信号との大小関係を示すアナログ信号となる。増幅器３２は、入力されるアナログ信号をＨＩＧＨ又はＬＯＷの２値表現をとるデジタル信号に近づけるために、入力アナログ信号を増幅して波形を整形する。オートゼロ期間においては、電源供給スイッチ３３をオフにして増幅器３２の貫通電流を無くし、出力信号固定スイッチ３４をオンにして増幅器３２の出力電位をグランドに固定する。これにより増幅回路３１における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００３８】
電源供給スイッチ３３は、図５の例では増幅器３２と電源との間の位置に配置されるが、代わりにＡとして示される増幅器３２とグランド間の位置に配置されてもよい。また出力信号固定スイッチ３４は、増幅器３２の出力電位をオートゼロ期間中に所定の電位に接続するためのものであり、接続先の電位は図５の例ではグランド電位であるが、代わりに電源電位であってもよい。
【００３９】
このように本発明による増幅回路においては、オートゼロ期間で中間値をとり比較期間で中間値以外の値をとるアナログ信号を増幅器によりデジタル信号に変換する際に、オートゼロ期間においては、電源供給スイッチをオフにして貫通電流を無くすと共に出力信号固定スイッチをオンにして増幅器の出力電位をグランドに固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００４０】
図７は、図５の増幅回路の第１の実施例を示す図である。
【００４１】
図７において、増幅回路３１Ａは、アナログ入力をデジタル出力に変換するための増幅器３２、電源供給スイッチ３３Ａ、及び出力信号固定スイッチ３４Ａを含む。増幅器３２は、図７の例においてはインバータであり、ＰＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ３７を含む。電源供給スイッチ３３ＡはＰＭＯＳトランジスタで実現され、出力信号固定スイッチ３４ＡはＮＭＯＳトランジスタで実現される。
【００４２】
図８は、図５の増幅回路の第２の実施例を示す図である。
【００４３】
図８において、増幅回路３１Ｂは、アナログ入力をデジタル出力に変換するための増幅器３２、電源供給スイッチ３３Ｂ、及び出力信号固定スイッチ３４Ｂを含む。増幅器３２は、図８の例においてはインバータであり、ＰＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ３７を含む。電源供給スイッチ３３ＢはＮＭＯＳトランジスタで実現され、増幅器３２とグランド電位との間に配置される。出力信号固定スイッチ３４ＢはＰＭＯＳトランジスタで実現され、増幅器３２の出力を電源電位に接続する位置に設けられる。
【００４４】
上記第１及び第２実施例の構成においては、増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００４５】
また以下に説明するように、電源供給スイッチ及び出力信号固定スイッチのチャネル幅を適切な幅に設定すれば、動作速度の低下を抑制する効果が得られる。
【００４６】
図７の構成において、電源供給スイッチ３３Ａのチャネル幅を、増幅器３２を構成するＰＭＯＳトランジスタ３６のチャネル幅の２倍以上とし、さらに出力信号固定スイッチ３４Ａのチャネル幅を、増幅器３２を構成するＮＭＯＳトランジスタ３７のチャネル幅と同等或いはそれ以下にする。また図８の構成において、電源供給スイッチ３３Ｂのチャネル幅を、増幅器３２を構成するＮＭＯＳトランジスタ３７のチャネル幅の２倍以上とし、さらに出力信号固定スイッチ３４Ｂのチャネル幅を、増幅器３２を構成するＰＭＯＳトランジスタ３６のチャネル幅と同等或いはそれ以下にする。
【００４７】
上記のような構成にすることで、電源供給スイッチ３３Ａ又は３３ＢによりＯＮ抵抗の増加によって出力負荷への電流供給が減少することを可能な限り回避し、また出力信号固定スイッチ３４Ａ又は３４Ｂにより出力負荷容量の増加によって出力信号の変化速度が低下することを抑えることができる。
【００４８】
図９は、本発明による比較回路の第１実施例の構成を示す図である。図８において、図１及び図５と同一の構成要素は同一の番号で参照する。
【００４９】
図９の比較回路は、オートゼロ付き比較器１２と増幅回路３１を含む。オートゼロ付き比較器１２は、図１に示されるように入力信号Ｖｉと基準信号Ｖｒを入力とし、オートゼロ期間では中間レベルのアナログ信号を出力し、比較期間では入力信号Ｖｉと基準信号Ｖｒの大小関係を示すアナログ信号を出力する。増幅回路３１は、オートゼロ期間においては、電源供給スイッチをオフにして貫通電流を無くすと共に出力信号固定スイッチをオンにして増幅器の出力電位をグランドに固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００５０】
図１０は、本発明による比較回路の第２実施例の構成を示す図である。図１０において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５１】
図１０の比較回路は、オートゼロ付き比較器１２Ａと増幅回路３１を含む。オートゼロ付き比較器１２Ａは、差動信号Ｖｉｐ及びＶｉｍを入力とする回路であり、差動増幅器４１、第１の差動入力スイッチ４２、第２の差動入力スイッチ４３、コンデンサ４４及び４５、オートゼロスイッチ４６及び４７を含む。オートゼロスイッチ４６及び４７は、図２に示すタイミング信号φ０により制御されてオートゼロ期間に導通される。第１の差動入力スイッチ４２及び第２の差動入力スイッチ４３は、図２に示すタイミング信号φ１により制御されて比較期間に導通される。
【００５２】
図１１は、本発明による比較回路の第３実施例の構成を示す図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５３】
図１１の比較回路は、オートゼロ付き比較器１２、増幅回路３１、及びアナログ信号変換器５１を含む。アナログ信号変換器５１は、レベルシフタや増幅器等であり、アナログ信号入力に何らかの変換を施してアナログ信号を出力する回路である。オートゼロ付き比較器１２の後段には、比較回路内に存在する複数の増幅器の閾値が異なる場合にレベルシフタを挿入したり、入力信号と基準信号の差が微差である場合に高速且つ正確な比較結果が得られるように増幅器を挿入したりすることがある。アナログ信号変換器５１は、このような目的のために挿入される回路である。なお図１１において、オートゼロ付き比較器１２を設ける構成ではなく、図１０に示されるオートゼロ付き比較器１２Ａを設ける構成としてもよい。
【００５４】
図１２は、アナログ信号変換器５１の一例を示す図である。図１２において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５５】
図１２のアナログ信号変換器５１は、増幅器であり、ＰＭＯＳトランジスタ５２及び定電流源５３を含む。この増幅器は、入力信号と基準信号の差が非常に小さい場合でも、より高速かつ正確な比較結果が得られるように、信号を増幅する目的で挿入されている。
【００５６】
図１３は、本発明による比較回路の第４実施例の構成を示す図である。図１３において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５７】
図１３の比較回路は、オートゼロ付き比較器１２Ｂと２つの増幅回路３１を含む。オートゼロ付き比較器１２Ｂは、差動信号Ｖｉｐ及びＶｉｍを入力とする回路であり、オートゼロ期間で中間レベルの差動アナログ信号を出力し、比較期間で差動入力信号間の大小関係を示す差動アナログ信号を出力する。オートゼロ付き比較器１２Ｂは、差動増幅器６１、第１の差動入力スイッチ６２、第２の差動入力スイッチ６３、コンデンサ６４及び６５、オートゼロスイッチ６６及び６７を含む。オートゼロスイッチ６６及び６７は、図２に示すタイミング信号φ０により制御されてオートゼロ期間に導通される。第１の差動入力スイッチ６２及び第２の差動入力スイッチ６３は、図２に示すタイミング信号φ１により制御されて比較期間に導通される。
【００５８】
図１４は、本発明によるＡＤ変換回路の構成の一例を示す図である。
【００５９】
図１４のＡＤ変換回路は、複数の比較回路７１とエンコーダ７２を含む。比較回路７１は、例えば図９又は図１１に示される本発明による比較回路であり、オートゼロ付き比較器と本発明の増幅回路３１とを含む。比較回路７１は、単独で用いられる際には、アナログ入力信号である入力電位Ｖｉと参照電位Ｖｒとを比較して、これらの大小関係を示す電位レベルをデジタル信号として出力する。図１４では、４つの比較回路７１が設けられており、それぞれ対応する参照電位Ｖｒ１、Ｖｒ２、Ｖｒ３、及びＶｒ４を受け取ると共に、同一の入力電位Ｖｉを受け取る。比較回路７１の各々は、対応する参照電位と入力電位Ｖｉとを比較して、両電位の大小関係を示すデジタル信号を出力する。
【００６０】
比較回路７１が出力するデジタル信号は、エンコーダ７２に入力される。エンコーダ７２は、参照電位Ｖｒ１、Ｖｒ２、Ｖｒ３、及びＶｒ４と入力電位Ｖｉとの大小関係を示す複数のデジタル信号をエンコードして、入力電位Ｖｉの電位レベルを指し示すデジタルコードを出力する。
【００６１】
図１４のＡＤ変換回路においては、比較回路７１の増幅回路部分に、本発明による増幅回路を使用しているので、比較回路７１での貫通電流を削減し、また比較回路７１の次段に接続されるエンコーダ７２における貫通電流を低下させることができる。従って、消費電流の増大によりノイズが発生しＡＤ変換精度が低下することを避けることができる。
【００６２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
上記説明した増幅回路及び比較回路においては、オートゼロ期間で中間値をとり比較期間で中間値以外の値をとるアナログ信号を増幅器によりデジタル信号に変換する際に、オートゼロ期間においては、第１のスイッチをオフにして貫通電流を無くすと共に第２のスイッチをオンにして増幅器の出力電位を所定の電位に固定する。これにより増幅回路における消費電流を少なくすると共に、次段に接続される回路における貫通電流を削減することができる。
【００６３】
またＡＤ変換回路は、それぞれ異なる参照電位と入力電位との大小関係を示す複数のデジタル信号をエンコードして、入力電位の電位レベルを指し示すデジタルコードを出力する。この際、本発明による増幅回路を使用しているので、比較回路での貫通電流を削減し、また比較回路の次段に接続されるエンコーダにおける貫通電流を低下させることができる。従って、消費電流の増大によりノイズが発生しＡＤ変換精度が低下することを避けることができる。
【図面の簡単な説明】
【図１】従来の比較回路の構成の一例を示す回路図である。
【図２】比較スイッチとオートゼロスイッチとを制御するタイミング信号を示すタイミング図である。
【図３】（ａ）はインバータの入出力特性を示す図であり、（ｂ）はインバータの電流特性を示す図である。
【図４】インバータの低電力化を実現する比較回路の公知例を示す回路図である。
【図５】本発明による増幅回路の構成の一例を示す回路図である。
【図６】電源供給スイッチを制御するタイミング信号と出力信号固定スイッチを制御するタイミング信号とを示すタイミング図である。
【図７】図５の増幅回路の第１の実施例を示す図である。
【図８】図５の増幅回路の第２の実施例を示す図である。
【図９】本発明による比較回路の第１実施例の構成を示す図である。
【図１０】本発明による比較回路の第２実施例の構成を示す図である。
【図１１】本発明による比較回路の第３実施例の構成を示す図である。
【図１２】アナログ信号変換器の一例を示す図である。
【図１３】本発明による比較回路の第４実施例の構成を示す図である。
【図１４】本発明によるＡＤ変換回路の構成の一例を示す図である。
【符号の説明】
１１ ＡＤ変換用のインバータ
１２ オートゼロ付き比較器
１４ インバータ
１５ 比較スイッチ
１６、１７ オートゼロスイッチ
１８ コンデンサ
３１ 増幅回路
３２ 増幅器
３３ 電源供給スイッチ
３４ 出力信号固定スイッチ
Claims (10)
- 第１の期間において所定の電位であり第２の期間において該所定の電位と異なる電位である入力アナログ信号を増幅してデジタル信号を出力する増幅器と、
該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、
該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチを含むことを特徴とする増幅回路。 - 該所定の電位は所定の上下限間の中間レベルの電位であり、該所定の電位と異なる電位は該中間レベル以外の該所定の上下限間にある電位であることを特徴とする請求項１記載の増幅回路。
- 該増幅器はインバータであることを特徴とする請求項１記載の増幅回路。
- 該第１のスイッチはＭＯＳトランジスタであり、該増幅器を構成するＭＯＳトランジスタの２倍以上のチャネル幅を有することを特徴とする請求項１記載の増幅回路。
- 該第２のスイッチはＭＯＳトランジスタであり、該増幅器を構成するＭＯＳトランジスタのチャネル幅以下のチャネル幅を有することを特徴とする請求項１記載の増幅回路。
- 第１の電位と第２の電位とを外部から受け取り、第１の期間において所定の上下限間の中間レベルの電位を出力し、第２の期間において該第１の電位と該第２の電位との大小関係を示す該中間レベルと異なる電位を出力する比較器と、
該比較器の出力信号を増幅してデジタル信号として出力する増幅器と、
該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、
該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチを含むことを特徴とする比較回路。 - 該第１の電位と該第２の電位とは差動信号を構成する一対の電位であることを特徴とする請求項６記載の比較回路。
- 該増幅器の出力信号を変換する信号変換回路を更に含み、該増幅器は、該信号変換回路により変換された該比較器の出力信号を受け取ることを特徴とする請求項６記載の比較回路。
- 該比較器は、
インバータと、
該インバータの入出力を該第１の期間において短絡するスイッチと、
該インバータの入力に第１端が接続されるコンデンサと、
該コンデンサの第２端と該第１の電位との間に設けられ該第１の期間において短絡するスイッチと、
該コンデンサの該第２端と該第２の電位との間に設けられ該第２の期間において短絡するスイッチ
を含むことを特徴とする請求項６記載の比較回路。 - それぞれ異なる参照電位を受け取ると共に同一の入力電位を受け取る複数の比較回路と、
該比較回路のデジタル信号出力をエンコードするエンコーダ
を含み、該比較回路の各々は、
第１の期間において所定の上下限間の中間レベルの電位を出力し、第２の期間において対応する参照電位と該入力電位との大小関係を示す該中間レベルと異なる電位を出力する比較器と、
該比較器の出力信号を増幅してデジタル信号として出力する増幅器と、
該増幅器への電源供給を該第１の期間において停止する第１のスイッチと、
該増幅器の出力を該第１の期間において所定の電位に固定する第２のスイッチを含むことを特徴とするＡＤ変換回路。
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