WO2021256352A1 - レギュレータ - Google Patents

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WO2021256352A1
WO2021256352A1 PCT/JP2021/021971 JP2021021971W WO2021256352A1 WO 2021256352 A1 WO2021256352 A1 WO 2021256352A1 JP 2021021971 W JP2021021971 W JP 2021021971W WO 2021256352 A1 WO2021256352 A1 WO 2021256352A1
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WO
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transistor
analog
current
gate
capacitor
Prior art date
Application number
PCT/JP2021/021971
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English (en)
French (fr)
Inventor
裕之 渡辺
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Definitions

  • This disclosure relates to regulators.
  • LDO Low DropOut
  • Patent Documents 1 and 2 the input / output potential difference between the input voltage and the output voltage can be reduced, and the power consumption of the regulator can be suppressed, so that the life of the battery can be extended. For this reason, LDO regulators are an essential component of battery-powered electronic devices.
  • the LDO regulator can be configured to include an AD converter that outputs a digital signal according to the difference voltage between the output voltage and the threshold voltage, and an impedance variable circuit that controls the output voltage based on the digital signal.
  • a periodic reset operation also called an auto-zero operation
  • the period during which the auto-zero operation is performed is a dead zone time during which the AD converter cannot perform the AD conversion operation. Since the output voltage cannot be controlled during the dead zone time, the output voltage may fluctuate.
  • this disclosure provides a regulator that can suppress fluctuations in output voltage while reducing power consumption.
  • a plurality of analog-to-digital converters that sequentially output digital signals corresponding to the output voltage at different timings by comparing the output voltage with the threshold voltage.
  • An output control circuit that controls the output voltage based on the digital signal.
  • Each of the plurality of analog-to-digital converters converts the output voltage into the digital signal based on at least one of the gate leak current and the channel leak current of the transistors in the plurality of analog-to-digital converters.
  • a regulator including a timing control circuit for controlling a timing for performing a conversion operation and a timing for adjusting the threshold voltage.
  • the timing control circuit adjusts the threshold voltage in the analog-digital converters other than the one during the period in which one of the plurality of analog-digital converters is performing the analog-digital conversion operation. It is also good.
  • the timing control circuit has transistors having the same characteristics as the transistors in the plurality of analog-to-digital converters, and the plurality of timing control circuits are based on at least one of the gate leak current and the channel leak current of the transistors having the same characteristics.
  • the timing at which each of the analog-to-digital converters of the above performs the analog-to-digital conversion operation and the timing at which the threshold voltage is adjusted may be controlled.
  • the transistor having the same characteristics in the timing control circuit may have a gate oxide film having the same thickness as the gate oxide film of the transistors in the plurality of analog-digital converters.
  • the transistor having the same characteristics in the timing control circuit may have the same profile as the impurity concentration profile of the transistors in the plurality of analog-to-digital converters.
  • the timing control circuit may adjust the threshold voltage more frequently as the gate leak current and the channel leak current of the transistors having the same characteristics are larger.
  • the timing control circuit is A capacitor that stores charges according to the gate current when the drain, source, and back gate of the transistor with the same characteristics are short-circuited and connected to the reference voltage node.
  • a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage, and Based on the comparison result of the comparator, a clock generator that generates a clock signal that controls the timing at which each of the plurality of analog-to-digital converters performs the analog-to-digital conversion operation and the timing at which the threshold voltage is adjusted. And may have.
  • the timing control circuit is A capacitor that stores charges according to the drain current when the gate, source, and back gate of the transistor with the same characteristics are short-circuited and connected to the reference voltage node.
  • a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage, and Based on the comparison result of the comparator, a clock generator that generates a clock signal that controls the timing at which each of the plurality of analog-to-digital converters performs the analog-to-digital conversion operation and the timing at which the threshold voltage is adjusted. And may have.
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, The gate current in a state where the drain, source, and back gate of the first transistor are short-circuited and connected to the reference voltage node, and the state in which the gate, source, and back gate of the second transistor are short-circuited and connected to the reference voltage node.
  • a capacitor that stores the drain current and the corresponding charge in
  • a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage, and Based on the comparison result of the comparator, a clock generator that generates a clock signal that controls the timing at which each of the plurality of analog-to-digital converters performs the analog-to-digital conversion operation and the timing at which the threshold voltage is adjusted. And may have.
  • the plurality of analog-to-digital converters include a first analog-to-digital converter and a second analog-to-digital converter.
  • the timing control circuit is While the first analog-to-digital converter is performing the analog-to-digital conversion operation, the second analog-to-digital converter adjusts the threshold voltage.
  • the threshold voltage may be adjusted in the first analog-to-digital converter while the second analog-to-digital converter is performing the analog-to-digital conversion operation.
  • the timing control circuit generates a clock signal having a period corresponding to at least one of the gate leak current and the channel leak current of the transistors in the first analog-digital converter and the second analog-digital converter.
  • the clock signal is the first logic
  • the first analog-to-digital converter performs the analog-to-digital conversion operation
  • the second analog-to-digital converter adjusts the threshold voltage.
  • the second analog-to-digital converter may perform the analog-to-digital conversion operation, and the first analog-to-digital converter may adjust the threshold voltage.
  • the timing control circuit shortens the cycle of the clock signal as at least one of the gate leak current and the channel leak current of the transistors in the first analog-digital converter and the second analog-digital converter is larger. You may.
  • the timing control circuit has transistors having the same characteristics as the transistors in the first analog-digital converter and the second analog-digital converter, and the gate leak current and channel leak current of the transistors having the same characteristics. Based on at least one of the above, the timing at which the transistors in the first analog-digital converter and the second analog-digital converter perform the analog-digital conversion operation and the timing at which the threshold voltage is adjusted are controlled. You may.
  • the timing control circuit is A capacitor that stores charges according to the gate current when the drain, source, and back gate of the transistor with the same characteristics are short-circuited and connected to the reference voltage node. It has a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage. The period of the clock signal may be set according to the comparison result of the comparator.
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, A first current circuit in which the drain, source, and back gate of the first transistor are short-circuited and connected to the first voltage node. A second current circuit in which the drain, source, and back gate of the second transistor are short-circuited and connected to the second voltage node.
  • a first switch that switches whether or not to store an electric charge in the capacitor according to the gate current of the first transistor in the first current circuit. It has a second switch that switches whether or not a current corresponding to the accumulated charge of the capacitor is passed through the gate of the second transistor in the second current circuit.
  • the comparer obtains the current corresponding to the accumulated charge of the capacitor by switching between the first switch and the second switch.
  • the first switch and the said By switching the second switch, the electric charge corresponding to the gate current of the first transistor in the first current circuit may be accumulated in the capacitor.
  • a capacitor that stores charges according to the drain current when the gate, source, and back gate of the transistor with the same characteristics are short-circuited and connected to the reference voltage node. It has a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage. The period of the clock signal may be set according to the comparison result of the comparator.
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, A first current circuit in which the gate, source, and back gate of the first transistor are short-circuited and connected to the first voltage node. A second current circuit in which the gate, source, and back gate of the second transistor are short-circuited and connected to the second voltage node.
  • a first switch that switches whether or not to store an electric charge in the capacitor according to the drain current of the first transistor in the first current circuit. It has a second switch that switches whether or not to flow a discharge current corresponding to the accumulated charge of the capacitor to the second voltage node via the drain of the second transistor in the second current circuit.
  • the comparator When the voltage corresponding to the stored charge of the capacitor is higher than the first reference voltage, the comparator switches the discharge current corresponding to the stored charge of the capacitor by switching between the first switch and the second switch.
  • the first switch and the first switch when the voltage corresponding to the stored charge of the capacitor is equal to or less than the second reference voltage having a voltage level lower than the first reference voltage by flowing through the drain of the second transistor in the second current circuit.
  • the second switch By switching the second switch, the electric charge corresponding to the drain current of the first transistor in the first current circuit may be accumulated in the capacitor.
  • the timing control circuit is The gate current in the state where the drain, source and back gate of the transistor having the same characteristics are short-circuited and connected to the reference voltage node, and the gate, source and back gate of the transistor having the same characteristics are short-circuited to form the reference voltage node.
  • a capacitor that stores an electric charge according to the drain current when connected to It has a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage.
  • the period of the clock signal may be set according to the comparison result of the comparator.
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, A first current circuit in which the drain, source, and back gate of the first transistor are short-circuited and connected to the first voltage node. A second current circuit in which the drain, source, and back gate of the second transistor are short-circuited and connected to the second voltage node. The third transistor and the fourth transistor having the same characteristics, A third current circuit in which the gate, source, and back gate of the third transistor are short-circuited and connected to the first voltage node. A fourth current circuit in which the gate, source, and back gate of the fourth transistor are short-circuited and connected to the second voltage node.
  • a first switch that switches whether or not to store an electric charge in the capacitor according to the gate current of the first transistor in the first current circuit and the drain current of the third transistor in the third current circuit.
  • a second switch for switching whether or not a current corresponding to the accumulated charge of the capacitor is passed through the gate of the second transistor in the second current circuit and the drain of the fourth transistor in the fourth current circuit.
  • the comparator switches the current corresponding to the stored charge of the capacitor by switching between the first switch and the second switch.
  • the voltage corresponding to the accumulated charge of the capacitor is lower than the first reference voltage by flowing through the gate of the second transistor in the two-current circuit and the drain of the fourth transistor in the fourth current circuit.
  • the gate current of the first transistor in the first current circuit and the drain of the third transistor in the third current circuit are caused by switching between the first switch and the second switch. Charges corresponding to the current may be stored in the capacitor.
  • the block diagram which shows the schematic structure of the regulator by 1st Embodiment A block diagram showing a schematic configuration of a regulator according to a comparative example. The figure which shows the operation timing of the 1st ADC and the 2nd ADC.
  • the block diagram which shows the internal structure of the timing control circuit of FIG. The signal waveform diagram of each part in the timing control circuit of FIG.
  • FIG. 1 is a block diagram showing a schematic configuration of a regulator 1 according to the first embodiment
  • FIG. 2 is a block diagram showing a schematic configuration of a regulator 101 according to a comparative example.
  • the regulators 1 and 101 of FIGS. 1 and 2 are LDO regulators having a small input / output voltage difference between the input voltage and the output voltage, but are simply referred to as regulators below. Before explaining the regulator 1 of FIG. 1, the regulator 101 according to the comparative example of FIG. 2 will be described.
  • the regulator 101 of FIG. 2 includes a first analog-digital converter (hereinafter referred to as a first ADC) 2, a second analog-digital converter (hereinafter referred to as a second ADC) 3, and a variable impedance circuit (output).
  • the control circuit) 4 and the oscillator (OSC) 5 are provided.
  • the first ADC 2 and the second ADC 3 each have a plurality of comparators 6, and a reference voltage VREF [0: 6] having a different voltage level is input to each comparator 6.
  • the number of comparator 6 and the reference voltage is arbitrary.
  • the internal configuration of the comparator 6 will be described later, but the comparator 6 compares the output voltage with the threshold voltage and outputs a binary signal indicating the comparison result. Since the threshold voltage fluctuates with the passage of time, the comparator 6 needs to periodically perform a reset operation (also referred to as an auto-zero operation), and a period during which the auto-zero operation is performed is called an auto-zero period.
  • a reset operation also referred to as an auto-zero operation
  • the oscillator 5 generates a clock signal CLK synchronized with the auto-zero period.
  • the period when the clock signal CLK is high level is the auto-zero period of the first ADC2
  • the period when the clock signal CLK is low level is the auto-zero period of the second ADC3.
  • the period when the clock signal CLK is high level is the period during which the second ADC3 performs AD conversion (hereinafter, also referred to as the AD conversion period)
  • the period when the clock signal CLK is low level is the AD conversion period of the first ADC2. Is.
  • FIG. 3 is a diagram showing the operation timings of the first ADC 2 and the second ADC 3.
  • the operation of the first ADC 2 is referred to as the A phase
  • the operation of the second ADC is referred to as the B phase.
  • ON indicates a period during which the AD conversion operation is performed
  • AZ indicates a period during which the auto-zero operation is performed.
  • the first ADC 2 and the second ADC 3 alternately perform the AD conversion operation
  • the second ADC 3 performs the auto-zero operation within the period during which the first ADC 2 performs the AD conversion
  • the second ADC 3 performs the AD conversion within the period.
  • First ADC2 performs an auto-zero operation.
  • the first ADC 2 switches between the AD conversion operation and the auto-zero operation based on the output signal CLK of the oscillator 5, while the second ADC 3 performs the AD conversion operation based on the signal obtained by inverting the output signal CLK of the oscillator 5 with the inverter IV1. Switch auto-zero operation.
  • the impedance variable circuit 4 of FIGS. 1 and 2 has a control circuit 4a and an impedance adjusting circuit 4b.
  • the control circuit 4a outputs a gate control signal composed of a plurality of bits corresponding to the digital signals output from the first ADC 2 and the second ADC 3.
  • the impedance adjustment circuit 4b has a plurality of transistor circuits connected between the input voltage node n1 and the output voltage node n2, and a corresponding gate control signal is input to each transistor circuit and responds to the gate control signal. Set the impedance. That is, the impedance adjustment circuit 4b adjusts the impedance between the input voltage node n1 and the output voltage node n2 according to the digital signals output from the first ADC 2 and the second ADC 3.
  • the regulator 1 of FIG. 1 controls the output voltage by individually setting the impedances of the plurality of transistor circuits by the digital signals output from the first ADC 2 and the second ADC 3.
  • the load circuit 7 and the bypass capacitor (decap) C1 are connected to the impedance adjustment circuit 4b.
  • the magnitude of the load of the load circuit 7 fluctuates with time, but the output voltage output from the impedance adjusting circuit 4b is fed back to the first ADC 2 and the second ADC 3 and controlled so that the output voltage becomes constant.
  • FIG. 4 is a circuit diagram showing an example of the internal configuration of the comparator 6 in the first ADC 2 and the second ADC 3 of FIGS. 1 and 2.
  • the comparator 6 of FIG. 4 has switches SW1 to SW3, a capacitor C2, a epitaxial transistor Q1, an polymerase transistor Q2, and an inverter IV2.
  • the switch SW1 switches whether or not to connect the input node of the reference voltage VREF and one end of the capacitor C2.
  • the switch SW2 switches whether or not to connect the node of the output voltage VOUT and one end of the capacitor C2.
  • the switch SW3 switches whether or not to connect the other end of the capacitor C2 to the input node of the inverter IV2.
  • the output signal of the inverter IV2 is the output signal COMPOUT of the comparator 6, and is input to the impedance variable circuit 4.
  • the source of the polyclonal transistor Q1 is connected to the power supply voltage node, the drain is connected to the input node of the inverter IV2, and the gate is connected to the other end of the capacitor C2.
  • the drain of the MIMO transistor Q2 is connected to the input node of the inverter IV2, the source is connected to the grounded node, and the gate is connected to the other end of the capacitor C2.
  • Switches SW1 and SW3 are turned on when the clock signal CLK is high level, and switch SW2 is turned on when the clock signal CLK is low level.
  • the switch SW3 is turned on, the gate and drain of the FIGURE transistor Q1 are short-circuited, and the gate and drain of the Now Princess transistor Q2 are short-circuited. Therefore, when the switch SW3 is turned on, the gate voltage of the polyclonal transistor Q1 becomes almost the threshold voltage, and the gate voltage of the Now NO transistor Q2 also becomes almost the threshold voltage.
  • the switch SW1 since the switch SW1 is also turned on, a potential difference between the reference voltage and the threshold voltage is applied to both ends of the capacitor C2, and charges corresponding to the potential difference are accumulated in the capacitor C2. This is the auto-zero operation.
  • FIG. 5 is a waveform diagram showing how the threshold voltages of the transistors Q1 and Q2 in the comparator 6 fluctuate.
  • the threshold voltage gradually decreases while the comparator 6 is performing the AD conversion operation.
  • the comparator 6 cannot perform a normal comparison operation.
  • the regulator 1 in FIG. 1 takes measures against fluctuations in the threshold voltage of the transistors Q1 and Q2 in the comparator 6.
  • the regulator 1 of FIG. 1 includes a timing control circuit 10 instead of the oscillator 5 of FIG.
  • the configurations in the comparator 6 of FIG. 1 other than the timing control circuit 10, specifically, the internal configurations of the first ADC2, the second ADC3, and the impedance variable circuit 4 are the same as those in FIG. 2, and are therefore represented by the same reference numerals.
  • the timing control circuit 10 of FIG. 1 determines the oscillation cycle of the signal CLK based on the result of monitoring the gate leak current of the transistors Q1 and Q2. That is, the timing control circuit 10 in FIG. 1 generates a signal CLK for controlling the timing at which the first ADC 2 and the second ADC 3 perform the AD conversion operation and the timing at which the auto-zero operation is performed, based on the gate leak currents of the transistors Q1 and Q2. do.
  • the cycle of the signal CLK is referred to as an interleave cycle.
  • the regulator 1 according to the present embodiment can optimize the interleave period of the first ADC 2 and the second ADC based on the gate leak current of the transistors Q1 and Q2 in the comparator 6.
  • FIG. 6 is a block diagram showing an internal configuration of the timing control circuit 10 of FIG.
  • the timing control circuit 10 of FIG. 6 includes a first gate leak detection circuit 11, a second gate leak detection circuit 12, switches SW4 and SW5, a capacitor C3, a first comparator 13, and a second comparator 14. , SR flip flop (hereinafter, SR-F / F) 15, D flip flop (DF / F) 16, and inverter IV3.
  • the first gate leak detection circuit 11 has a polyclonal transistor Q3.
  • the drain, source and backgate of this transistor Q3 are short-circuited and connected to the power supply voltage node.
  • the leak current passing through the gate of transistor Q3 is the current from the drain, source or back gate.
  • the second gate leak detection circuit 12 has an NaCl transistor Q4.
  • the drain, source and backgate of this transistor Q4 are short-circuited and connected to the ground node. Leakage current from the gate of transistor Q4 passes through the drain, source or backgate. By short-circuiting the drain, source, and back gate of transistor Q4 and connecting them to the ground node, the current flowing from the gate of transistor Q4 through the drain, source, and back gate to the ground node becomes the gate leak current.
  • the transistor Q3 in the first gate leak detection circuit 11 and the transistor Q4 in the second gate leak detection circuit 12 have the same characteristics as the transistors Q1 and Q2 in the first ADC2 and the second ADC3.
  • the same characteristic is at least one of the case where the film thickness of the gate oxide film of each transistor is the same and the case where the profile of the impurity concentration of each transistor is the same.
  • the threshold voltages of the two transistors are substantially equal and the gate leak currents of the two transistors are also approximately equal.
  • the transistors Q3 and Q4 in the first gate leak detection circuit 11 and the second gate leak detection circuit 12 have the same characteristics as the transistors Q1 and Q2 in the first ADC 2 and the second ADC 3, the first ADC 2 and the second ADC 3 have the same characteristics.
  • a gate leak current equivalent to the gate leak current of the transistors Q1 and Q2 can be passed through the first gate leak detection circuit 11 and the second gate leak detection circuit 12.
  • the switch SW4 is connected between the gate of the transistor Q3 and one end of the capacitor C3.
  • the switch SW4 is turned on when the output signal QSR of SR-F / F15 is at a low level, and connects the gate of the transistor Q3 to one end of the capacitor C3.
  • the switch SW5 is connected between the gate of the transistor Q4 and one end of the capacitor C3. The switch SW5 is turned on when the output signal QSR of SR-F / F15 is at a high level, and connects the gate of the transistor Q4 to one end of the capacitor C3.
  • One end of the capacitor C3 is connected to one end of the switches SW4 and SW5, the positive input node of the first comparator 13, and the negative input node of the second comparator 14.
  • the other end of the capacitor C3 is connected to the ground node.
  • the positive input node of the first comparator 13 is connected to one end of the capacitor C3, and the negative input node is set to the first reference voltage REF1.
  • the output of the first comparator 13 becomes a high level when the voltage corresponding to the accumulated charge of the capacitor C3 (voltage between both electrodes of the capacitor C3) is equal to or higher than the first reference voltage REF1.
  • the positive input node of the second comparator 14 is set to the second reference voltage REF2, and the negative input node is connected to one end of the capacitor C3.
  • the output of the second comparator 14 becomes a high level when the voltage corresponding to the accumulated charge of the capacitor C3 is equal to or less than the second reference voltage REF2.
  • the SR-F / F15 is in the set state when the output of the first comparator 13 is at a high level, and the output signal QSR is at a high level. Further, the SR-F / F15 is reset when the output of the second comparator 14 is at a high level, and the output signal QSR thereof is at a low level.
  • the DF / F16 inverts the output signal CLK when the output signal QSR of the SR-F / F15 transitions from a low level to a high level.
  • the output signal CLK of the DF / F16 is input to the D input node of the DF / F16 via the inverter IV3.
  • the DF / F16 generates a signal CLK obtained by dividing the output signal QSR of the SR-F / F15 by two.
  • the output signal CLK of the DF / F16 is used to switch the operation of the first ADC2 and the second ADC3. In this way, the DF / F16 and the inverter IV3 constitute a clock generator.
  • FIG. 7 is a signal waveform diagram of each part in the timing control circuit 10 of FIG. Hereinafter, the operation of the timing control circuit 10 of FIG. 6 will be described with reference to FIG. 7.
  • the signal QSR is low level
  • the switch SW4 is turned on
  • the switch SW5 is turned off.
  • the gate leak current flowing from the power supply voltage node to the gate through the drain, source or back gate of the transistor Q3 flows to the capacitor C3 via the switch SW4. Therefore, the electric charge is accumulated in the capacitor C3, and the voltage between both electrodes of the capacitor C3 increases linearly.
  • the voltage between both electrodes of the capacitor C3 becomes higher than the first reference voltage REF1
  • the output of the first comparator 13 becomes high level
  • the SR-F / F15 becomes the set state, and the output signal thereof.
  • the QSR transitions from low level to high level.
  • the switch SW4 is turned off, the switch SW5 is turned on, and the accumulated charge of the capacitor C3 is discharged through the switch SW5.
  • This discharge current is a gate leak current that flows from the gate of transistor Q4 through the drain, source, or back gate to the grounded node.
  • the accumulated charge of the capacitor C3 is discharged by the gate leak current of the transistor Q4, and the voltage between both electrodes of the capacitor C3 decreases linearly.
  • the voltage between both electrodes of the capacitor C3 becomes equal to or less than the second reference voltage REF2, and the output of the second comparator 14 becomes a high level.
  • the SR-F / F15 is in the reset state, and its output signal QSR transitions to the low level.
  • the switch SW4 is turned on and the switch SW5 is turned on. Therefore, the gate leak current from the first gate leak detection circuit 11 flows through the capacitor C3, and the capacitor C3 accumulates electric charges again.
  • the voltage between both electrodes of the capacitor C3 becomes equal to or higher than the first reference voltage REF1, and the operation after time t1 is repeated. As shown in FIG. 7, the voltage between both electrodes of the capacitor C3 becomes a sawtooth wave (SAW).
  • SAW sawtooth wave
  • the output signal QSR of SR-F / F15 is high level during time t1 to t2 and low level during time t2 to t3. That is, the period of the signal QSR is time t1 to t3.
  • the DF / F16 and the inverter IV3 generate a signal CLK obtained by dividing the signal QSR by two.
  • the signal CLK has a low level before time t1, a high level at times t1 to t3, and a low level at times t3 to t5. As shown in FIG.
  • the first ADC2 performs an AD conversion operation
  • the second ADC3 performs an auto-zero operation
  • the signal CLK is at a high level, for example, the first ADC2 performs an auto-zero operation.
  • the second ADC 3 performs an AD conversion operation.
  • the gate leak currents of the transistors Q1 and Q2 in the first ADC2 and the second ADC3 are detected by the first gate leak detection circuit 11 and the second gate leak detection circuit 12, and are converted into the gate leak current. Accordingly, the period of the signal CLK that switches the operation of the first ADC 2 and the second ADC 3 is determined.
  • the signal CLK cycle (interleave cycle) is shortened to increase the frequency of auto-zero operation, while when the gate leak current is small, the interleave cycle is lengthened, so that the AD conversion operation is performed. And the switching frequency of the auto-zero operation can be reduced, and the power consumption of the first ADC 2 and the second ADC 3 can be reduced.
  • the fluctuation of the threshold value of the comparator 6 in the first ADC 2 and the second ADC 3 is not necessarily due to the gate leak current of the transistors Q1 and Q2 constituting the comparator 6.
  • the channel leakage current of the transistors Q1 and Q2 constituting the comparator 6 can also be a factor that fluctuates the threshold value of the comparator 6.
  • the cycle of the signal CLK that switches the operation of the first ADC 2 and the second ADC 3 is controlled according to the channel leakage current of the transistors Q1 and Q2 constituting the comparator 6.
  • the regulator 1 according to the second embodiment has the same block configuration as that of FIG.
  • the internal configuration of the timing control circuit 10a in the regulator 1 is different from that in FIG.
  • FIG. 8 is a circuit diagram showing an internal configuration of the timing control circuit 10a according to the second embodiment.
  • the same components as those in FIG. 6 are designated by the same reference numerals, and the differences will be mainly described below.
  • the timing control circuit 10a of FIG. 8 includes a first channel leak detection circuit 17, a second channel leak detection circuit 18, switches SW4 and SW5, a capacitor C3, a first comparator 13, and a second comparator 14. , SR-F / F15, DF / F16, and an inverter IV3.
  • the internal configurations of the first channel leak detection circuit 17 and the second channel leak detection circuit 18 are different from those of the first gate leak detection circuit 11 and the second gate leak detection circuit 12 in FIG.
  • the first channel leak detection circuit 17 in FIG. 8 has a polyclonal transistor Q5.
  • the gate, source and back gate of this transistor Q5 are short-circuited and connected to the power supply voltage node.
  • the leak current passing through the drain of the transistor Q5 is the current from the gate, source and back gate.
  • the second channel leak detection circuit 18 has an NaCl transistor Q6.
  • the gate, source and back gate of this transistor Q6 are short-circuited and connected to the ground node. By short-circuiting the gate, source, and back gate of transistor Q6 and connecting them to the grounded node, the current flowing from the drain of transistor Q6 through the gate, source, and back gate to the grounded node becomes the channel leak current.
  • the transistor Q5 in the first channel leak detection circuit 17 and the transistor Q6 in the second channel leak detection circuit 18 have the same characteristics as the transistors Q1 and Q2 in the first ADC2 and the second ADC3, and have the same characteristics as the first channel leak.
  • the channel leak current detected by the detection circuit 17 and the second channel leak detection circuit 18 is substantially the same as the channel leak current of the transistors Q1 and Q2 in the first ADC2 and the second ADC3.
  • Each part in the timing control circuit 10a of FIG. 8 is represented by the same signal waveform as that of FIG. 7.
  • the switch SW4 is turned on, and the channel leak current from the first channel leak detection circuit 17 passes through the switch SW4 and charges are accumulated in the capacitor C3.
  • the switch SW4 is turned off, the switch SW5 is turned on, and the accumulated charge of the capacitor C3 is discharged according to the channel leak current flowing through the second channel leak detection circuit 18.
  • the capacitor C3 charges and discharges according to the channel leak current flowing through the first channel leak detection circuit 17 and the second channel leak detection circuit 18, and the SR-F / F15 outputs the output signal QSR according to the charge and discharge speed of the capacitor C3. Toggle the logic of.
  • the DF / F16 generates a signal CLK obtained by dividing the frequency of the signal QSR by two. The operations of the first ADC 2 and the second ADC 3 are alternately switched depending on whether the signal CLK is high level or low level.
  • the timing control circuit 10a controls the cycle of the signal CLK according to the channel leak current of the transistors Q1 and Q2 in the first ADC2 and the second ADC3, so that the interleaving of the first ADC2 and the second ADC3 The cycle can be optimized.
  • a gate leak current and a channel leak current may flow through the transistors Q1 and Q2 in the first ADC 2 and the second ADC 3, and which one becomes dominant may vary depending on the manufacturing process and manufacturing variation. Therefore, it is conceivable to control the cycle of the signal CLK by taking both the gate leak current and the channel leak current into consideration.
  • the regulator 1 according to the third embodiment has the same block configuration as that of FIG.
  • the internal configuration of the timing control circuit 10b in the regulator 1 is different from that in FIG.
  • FIG. 9 is a circuit diagram showing the internal configuration of the timing control circuit 10b according to the third embodiment.
  • the same components as those in FIGS. 6 and 8 are designated by the same reference numerals, and the differences will be mainly described below.
  • the timing control circuit 10b of FIG. 9 includes the first gate leak detection circuit 11 and the second gate leak detection circuit 12 shown in FIG. 6, and the first channel leak detection circuit 17 and the second channel leak detection circuit 18 shown in FIG. , Switches SW4, SW5, capacitor C3, first comparator 13, second comparator 14, SR-F / F15, DF / F16, and inverter IV3.
  • Both the gate in the first gate leak detection circuit 11 and the drain in the first channel leak detection circuit 17 are connected to one end of the switch SW4. Both the gate in the second gate leak detection circuit 12 and the drain in the second channel leak detection circuit 18 are connected to the other end of the switch SW5.
  • the switch SW4 When the output signal QSR of SR-F / F15 is low level, the switch SW4 is turned on, and both the gate leak current flowing in the first gate leak detection circuit 11 and the channel leak current in the first channel leak detection circuit 17 are both. , Flows through the switch SW4 to the capacitor C3, and charges are accumulated in the capacitor C3. When the voltage between both electrodes of the capacitor C3 becomes equal to or higher than the first reference voltage REF1, the output signal QSR of SR-F / F15 transitions to a high level. As a result, the switch SW4 is turned off and the switch SW5 is turned on.
  • the accumulated charge of the capacitor C3 is discharged according to the gate leak current flowing in the second gate leak detection circuit 12 and the channel leak current flowing in the second channel leak detection circuit 18.
  • the output signal QSR of SR-F / F15 transitions to a low level.
  • the gate leak current and the channel leak current of the transistors Q1 and Q2 in the first ADC2 and the second ADC3 are controlled by the first gate leak detection circuit 11, the second gate leak detection circuit 12, and the first. It is detected by the channel leak detection circuit 17 and the second channel leak detection circuit 18, and the cycle of the signal CLK is controlled according to the detected gate leak current and channel leak current. Thereby, the interleaving period of the first ADC2 and the second ADC3 can be optimized.
  • the regulator 1 alternately switches between two ADCs (first ADC and second ADC) to perform AD conversion operations in sequence, and while one performs AD conversion operations, the other.
  • first ADC and second ADC first ADC and second ADC
  • the AD conversion operation may be performed in order and the auto-zero operation may be performed in order by using three or more ADCs.
  • the present technology can have the following configurations.
  • (1) A plurality of analog-to-digital converters that sequentially output digital signals corresponding to the output voltage at different timings by comparing the output voltage with the threshold voltage.
  • An output control circuit that controls the output voltage based on the digital signal.
  • Each of the plurality of analog-to-digital converters converts the output voltage into the digital signal based on at least one of the gate leak current and the channel leak current of the transistors in the plurality of analog-to-digital converters.
  • a regulator including a timing control circuit that controls a timing at which a conversion operation is performed and a timing at which the threshold voltage is adjusted.
  • the timing control circuit sets the threshold voltage in the analog-digital converters other than the one during the period in which one of the plurality of analog-digital converters is performing the analog-digital conversion operation.
  • the timing control circuit has transistors having the same characteristics as the transistors in the plurality of analog-to-digital converters, and is based on at least one of the gate leak current and the channel leak current of the transistors having the same characteristics.
  • the regulator according to (1) or (2), wherein each of the plurality of analog-to-digital converters controls the timing at which the analog-to-digital conversion operation is performed and the timing at which the threshold voltage is adjusted.
  • the timing control circuit is A capacitor that stores charges according to the gate current when the drain, source, and back gate of the transistor with the same characteristics are short-circuited and connected to the reference voltage node.
  • a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage, and Based on the comparison result of the comparator, a clock generator that generates a clock signal that controls the timing at which each of the plurality of analog-digital converters performs the analog-to-digital conversion operation and the timing at which the threshold voltage is adjusted.
  • the regulator according to any one of (3) to (6).
  • the timing control circuit is A capacitor that stores charges according to the drain current when the gate, source, and back gate of the transistor with the same characteristics are short-circuited and connected to the reference voltage node.
  • a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage, and Based on the comparison result of the comparator, a clock generator that generates a clock signal that controls the timing at which each of the plurality of analog-digital converters performs the analog-to-digital conversion operation and the timing at which the threshold voltage is adjusted.
  • the regulator according to any one of (3) to (6).
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, The gate current in a state where the drain, source, and back gate of the first transistor are short-circuited and connected to the reference voltage node, and the state in which the gate, source, and back gate of the second transistor are short-circuited and connected to the reference voltage node.
  • a capacitor that stores the drain current and the corresponding charge in
  • a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage, and Based on the comparison result of the comparator, a clock generator that generates a clock signal that controls the timing at which each of the plurality of analog-digital converters performs the analog-to-digital conversion operation and the timing at which the threshold voltage is adjusted.
  • the regulator according to any one of (3) to (6).
  • the plurality of analog-to-digital converters include a first analog-to-digital converter and a second analog-to-digital converter.
  • the timing control circuit is While the first analog-to-digital converter is performing the analog-to-digital conversion operation, the second analog-to-digital converter adjusts the threshold voltage. Any one of (1) to (6), wherein the first analog-to-digital converter adjusts the threshold voltage while the second analog-to-digital converter is performing the analog-to-digital conversion operation.
  • the timing control circuit generates a clock signal having a period corresponding to at least one of the gate leak current and the channel leak current of the transistors in the first analog-digital converter and the second analog-digital converter.
  • the clock signal is the first logic
  • the first analog-to-digital converter performs the analog-to-digital conversion operation
  • the second analog-to-digital converter adjusts the threshold voltage.
  • the clock signal is the second logic
  • the second analog-to-digital converter performs the analog-to-digital conversion operation
  • the first analog-to-digital converter adjusts the threshold voltage, (10).
  • the timing control circuit reduces the period of the clock signal so that at least one of the gate leak current and the channel leak current of the transistors in the first analog-digital converter and the second analog-digital converter is larger.
  • the timing control circuit has a transistor having the same characteristics as the transistor in the first analog-digital converter and the second analog-digital converter, and the gate leak current and the gate leak current of the transistor having the same characteristics.
  • the timing control circuit is A capacitor that stores charges according to the gate current when the drain, source, and back gate of the transistor with the same characteristics are short-circuited and connected to the reference voltage node. It has a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage. The regulator according to (13), which sets the cycle of the clock signal according to the comparison result of the comparator.
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, A first current circuit in which the drain, source, and back gate of the first transistor are short-circuited and connected to the first voltage node. A second current circuit in which the drain, source, and back gate of the second transistor are short-circuited and connected to the second voltage node.
  • a first switch that switches whether or not to store an electric charge in the capacitor according to the gate current of the first transistor in the first current circuit. It has a second switch that switches whether or not a current corresponding to the accumulated charge of the capacitor is passed through the gate of the second transistor in the second current circuit.
  • the comparer obtains the current corresponding to the accumulated charge of the capacitor by switching between the first switch and the second switch.
  • the regulator according to (13), which sets the cycle of the clock signal according to the comparison result of the comparator.
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, A first current circuit in which the gate, source, and back gate of the first transistor are short-circuited and connected to the first voltage node. A second current circuit in which the gate, source, and back gate of the second transistor are short-circuited and connected to the second voltage node.
  • a first switch that switches whether or not to store an electric charge in the capacitor according to the drain current of the first transistor in the first current circuit. It has a second switch that switches whether or not to flow a discharge current corresponding to the accumulated charge of the capacitor to the second voltage node via the drain of the second transistor in the second current circuit.
  • the comparator switches the discharge current corresponding to the stored charge of the capacitor by switching between the first switch and the second switch. The first switch and the first switch when the voltage corresponding to the stored charge of the capacitor is equal to or less than the second reference voltage having a voltage level lower than the first reference voltage by flowing through the drain of the second transistor in the second current circuit.
  • the timing control circuit is The gate current in the state where the drain, source and back gate of the transistor having the same characteristics are short-circuited and connected to the reference voltage node, and the gate, source and back gate of the transistor having the same characteristics are short-circuited to form the reference voltage node.
  • a capacitor that stores an electric charge according to the drain current when connected to It has a comparator that compares the voltage corresponding to the accumulated charge of the capacitor with the reference voltage.
  • the timing control circuit is The first transistor and the second transistor having the same characteristics, A first current circuit in which the drain, source, and back gate of the first transistor are short-circuited and connected to the first voltage node. A second current circuit in which the drain, source, and back gate of the second transistor are short-circuited and connected to the second voltage node. The third transistor and the fourth transistor having the same characteristics, A third current circuit in which the gate, source, and back gate of the third transistor are short-circuited and connected to the first voltage node. A fourth current circuit in which the gate, source, and back gate of the fourth transistor are short-circuited and connected to the second voltage node.
  • a first switch that switches whether or not to store an electric charge in the capacitor according to the gate current of the first transistor in the first current circuit and the drain current of the third transistor in the third current circuit.
  • a second switch for switching whether or not a current corresponding to the accumulated charge of the capacitor is passed through the gate of the second transistor in the second current circuit and the drain of the fourth transistor in the fourth current circuit.
  • the comparator switches the current corresponding to the stored charge of the capacitor by switching between the first switch and the second switch.
  • the voltage corresponding to the accumulated charge of the capacitor is lower than the first reference voltage by flowing through the gate of the second transistor in the two-current circuit and the drain of the fourth transistor in the fourth current circuit.
  • the gate current of the first transistor in the first current circuit and the drain of the third transistor in the third current circuit are caused by switching between the first switch and the second switch.

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Abstract

［課題］消費電力を削減しつつ出力電圧の変動を抑制できるレギュレータ。 ［解決手段］レギュレータは、出力電圧を閾値電圧と比較することにより前記出力電圧に応じたデジタル信号をそれぞれ異なるタイミングに順繰りに出力する複数のアナログ－デジタル変換器と、前記デジタル信号に基づいて前記出力電圧を制御する出力制御回路と、前記複数のアナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記出力電圧を前記デジタル信号に変換するアナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御するタイミング制御回路と、を備える。

Description

レギュレータ
　本開示は、レギュレータに関する。
　バッテリで駆動する電子機器が増えるに伴って、低消費電力の電源回路に対する要求が高まっている。この種の電源回路の一つにＬＤＯ（Low DropOut）レギュレータがある（特許文献１、２参照）。ＬＤＯレギュレータでは、入力電圧と出力電圧との入出力電位差を小さくでき、レギュレータでの消費電力を抑制できることから、バッテリの寿命を延ばすことができる。このため、バッテリで駆動する電子機器では、ＬＤＯレギュレータは必須の構成部品となっている。
特表２０１６－５１９３５６号公報 特表２０１６－５１１４８５号公報
　ＬＤＯレギュレータは、出力電圧と閾値電圧との差電圧に応じたデジタル信号を出力するＡＤ変換器と、デジタル信号に基づいて出力電圧を制御するインピーダンス可変回路とを含んで構成することができる。
　ＡＤ変換器の閾値電圧は時間の経過とともに変動するため、定期的なリセット動作（オートゼロ動作とも呼ばれる）が必要となる。オートゼロ動作を行う期間は、ＡＤ変換器がＡＤ変換動作を行うことができない不感帯時間である。不感帯時間内は、出力電圧の制御を行えないため、出力電圧が変動するおそれがある。
　不感帯時間を短縮させる回路的な対策を行うことも考えられるが、対策を行った結果として消費電力が増えるようでは、ＬＤＯレギュレータの本来の目的に反するため、望ましくない。
　そこで、本開示では、消費電力を削減しつつ出力電圧の変動を抑制できるレギュレータを提供するものである。
　上記の課題を解決するために、本開示によれば、出力電圧を閾値電圧と比較することにより前記出力電圧に応じたデジタル信号をそれぞれ異なるタイミングに順繰りに出力する複数のアナログ－デジタル変換器と、
　前記デジタル信号に基づいて前記出力電圧を制御する出力制御回路と、
　前記複数のアナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記出力電圧を前記デジタル信号に変換するアナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御するタイミング制御回路と、を備える、レギュレータが提供される。
　前記タイミング制御回路は、前記複数のアナログ－デジタル変換器のうち一つが前記アナログ－デジタル変換動作を行っている期間内に、前記一つ以外のアナログ－デジタル変換器では前記閾値電圧を調整させてもよい。
　前記タイミング制御回路は、前記複数のアナログ－デジタル変換器内のトランジスタと同一の特性のトランジスタを有し、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御してもよい。
　前記タイミング制御回路内の前記同一の特性のトランジスタは、前記複数のアナログ－デジタル変換器内のトランジスタのゲート酸化膜と同一の膜厚のゲート酸化膜を有してもよい。
　前記タイミング制御回路内の前記同一の特性のトランジスタは、前記複数のアナログ－デジタル変換器内のトランジスタの不純物濃度のプロファイルと同一のプロファイルを有してもよい。
　前記タイミング制御回路は、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方が多いほど、前記閾値電圧を調整する頻度をより高くしてもよい。
　前記タイミング制御回路は、
　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有してもよい。
　前記タイミング制御回路は、
　前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有してもよい。
　前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流と、前記第２トランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流と、に応じた電荷とを蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有してもよい。
　前記複数のアナログ－デジタル変換器は、第１アナログ－デジタル変換器及び第２アナログ－デジタル変換器を有し、
　前記タイミング制御回路は、
　前記第１アナログ－デジタル変換器が前記アナログ－デジタル変換動作を行っている最中に前記第２アナログ－デジタル変換器では前記閾値電圧を調整させ、
　前記第２アナログ－デジタル変換器が前記アナログ－デジタル変換動作を行っている最中に前記第１アナログ－デジタル変換器では前記閾値電圧を調整させてもよい。
　前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に応じた周期のクロック信号を生成し、
　前記クロック信号が第１論理のときに、前記第１アナログ－デジタル変換器は前記アナログ－デジタル変換動作を行うとともに、前記第２アナログ－デジタル変換器は前記閾値電圧を調整し、
　前記クロック信号が第２論理のときに、前記第２アナログ－デジタル変換器は前記アナログ－デジタル変換動作を行うとともに、前記第１アナログ－デジタル変換器は前記閾値電圧を調整してもよい。
　前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方が多いほど、前記クロック信号の周期をより短くしてもよい。
　前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタと同一の特性のトランジスタを有し、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタが前記アナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御してもよい。
　前記タイミング制御回路は、
　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
　前記比較器の比較結果に応じて前記クロック信号の周期を設定してもよい。
　前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
　前記第２トランジスタのドレイン、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
　前記第１電流回路内の前記第１トランジスタのゲート電流に応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
　前記キャパシタの蓄積電荷に応じた電流を、前記第２電流回路内の前記第２トランジスタのゲートに流すか否かを切り替える第２切替器と、を有し、
　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた電流を前記第２電流回路内の前記第２トランジスタのゲートに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのゲート電流に応じた電荷を前記キャパシタに蓄積してもよい。
　前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
　前記比較器の比較結果に応じて前記クロック信号の周期を設定してもよい。
　前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのゲート、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
　前記第２トランジスタのゲート、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
　前記第１電流回路内の前記第１トランジスタのドレイン電流に応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
　前記キャパシタの蓄積電荷に応じた放電電流を、前記第２電流回路内の前記第２トランジスタのドレインを介して前記第２電圧ノードに流すか否かを切り替える第２切替器と、を有し、
　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた放電電流を前記第２電流回路内の前記第２トランジスタのドレインに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのドレイン電流に応じた電荷を前記キャパシタに蓄積してもよい。
　前記タイミング制御回路は、
　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流と、前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流とに応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
　前記比較器の比較結果に応じて前記クロック信号の周期を設定してもよい。
　前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
　前記第２トランジスタのドレイン、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
　前記同一の特性の第３トランジスタ及び第４トランジスタと、
　前記第３トランジスタのゲート、ソース及びバックゲートを短絡させて前記第１電圧ノードに接続した第３電流回路と、
　前記第４トランジスタのゲート、ソース及びバックゲートを短絡させて前記第２電圧ノードに接続した第４電流回路と、
　前記第１電流回路内の前記第１トランジスタのゲート電流と、前記第３電流回路内の前記第３トランジスタのドレイン電流とに応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
　前記キャパシタの蓄積電荷に応じた電流を、前記第２電流回路内の前記第２トランジスタのゲートと、前記第４電流回路内の前記第４トランジスタのドレインとに流すか否かを切り替える第２切替器と、を有し、
　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた電流を前記第２電流回路内の前記第２トランジスタのゲートと前記第４電流回路内の前記第４トランジスタのドレインとに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのゲート電流と前記第３電流回路内の前記第３トランジスタのドレイン電流とに応じた電荷を前記キャパシタに蓄積してもよい。
第１の実施形態によるレギュレータの概略構成を示すブロック図。 一比較例によるレギュレータの概略構成を示すブロック図。 第１ＡＤＣと第２ＡＤＣの動作タイミングを示す図。 図１及び図２の第１ＡＤＣ及び第２ＡＤＣ内のコンパレータの内部構成の一例を示す回路図。 コンパレータ内のトランジスタの閾値電圧が変動する様子を示す波形図。 図１のタイミング制御回路の内部構成を示すブロック図。 図６のタイミング制御回路内の各部の信号波形図。 第２の実施形態によるタイミング制御回路の内部構成を示す回路図。 第３の実施形態によるタイミング制御回路の内部構成を示す回路図。
　以下、図面を参照して、レギュレータの実施形態について説明する。以下では、レギュレータの主要な構成部分を中心に説明するが、レギュレータには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は第１の実施形態によるレギュレータ１の概略構成を示すブロック図、図２は一比較例によるレギュレータ１０１の概略構成を示すブロック図である。図１及び図２のレギュレータ１、１０１は、入力電圧と出力電圧との入出力電圧差が小さいＬＤＯレギュレータであるが、以下では単にレギュレータと呼ぶ。図１のレギュレータ１について説明する前に、図２の一比較例によるレギュレータ１０１について説明する。
　図２のレギュレータ１０１は、第１のアナログ－デジタル変換器（以下、第１ＡＤＣと呼ぶ）２と、第２のアナログ－デジタル変換器（以下、第２ＡＤＣと呼ぶ）３と、インピーダンス可変回路（出力制御回路）４と、発振器（ＯＳＣ）５とを備えている。
　第１ＡＤＣ２と第２ＡＤＣ３はそれぞれ、複数のコンパレータ６を有し、各コンパレータ６には電圧レベルがそれぞれ相違する基準電圧ＶＲＥＦ［０：６］が入力されている。コンパレータ６及び基準電圧の数は任意である。コンパレータ６の内部構成は後述するが、コンパレータ６は、出力電圧を閾値電圧と比較し、比較結果を示す二値信号を出力する。閾値電圧は、時間の経過により変動するため、コンパレータ６は定期的にリセット動作（オートゼロ動作とも呼ぶ）を行う必要があり、オートゼロ動作を行う期間をオートゼロ期間と呼ぶ。なお、コンパレータ６の閾値電圧が変動する要因については後述する。
　発振器５は、オートゼロ期間に同期したクロック信号ＣＬＫを生成する。例えば、クロック信号ＣＬＫがハイレベルの期間は第１ＡＤＣ２のオートゼロ期間であり、クロック信号ＣＬＫがローレベルの期間は第２ＡＤＣ３のオートゼロ期間である。別の言い方をすると、クロック信号ＣＬＫがハイレベルの期間は第２ＡＤＣ３がＡＤ変換を行う期間（以下、ＡＤ変換期間とも呼ぶ）であり、クロック信号ＣＬＫがローレベルの期間は第１ＡＤＣ２のＡＤ変換期間である。
　図３は第１ＡＤＣ２と第２ＡＤＣ３の動作タイミングを示す図である。図３では、第１ＡＤＣ２の動作をＡ相とし、第２ＡＤＣの動作をＢ相としている。図３のＯＮとはＡＤ変換動作を行う期間を示し、ＡＺとはオートゼロ動作を行う期間を示している。図示のように、第１ＡＤＣ２と第２ＡＤＣ３は交互にＡＤ変換動作を行い、第１ＡＤＣ２がＡＤ変換を行っている期間内に第２ＡＤＣ３はオートゼロ動作を行い、第２ＡＤＣ３がＡＤ変換を行っている期間内に第１ＡＤＣ２はオートゼロ動作を行う。第１ＡＤＣ２は、発振器５の出力信号ＣＬＫに基づいてＡＤ変換動作とオートゼロ動作を切り替えるのに対して、第２ＡＤＣ３は、発振器５の出力信号ＣＬＫをインバータＩＶ１で反転した信号に基づいてＡＤ変換動作とオートゼロ動作を切り替える。
　図１及び図２のインピーダンス可変回路４は、制御回路４ａと、インピーダンス調整回路４ｂとを有する。制御回路４ａは、第１ＡＤＣ２及び第２ＡＤＣ３から出力されたデジタル信号に応じた複数ビットからなるゲート制御信号を出力する。インピーダンス調整回路４ｂは、入力電圧ノードｎ１と出力電圧ノードｎ２の間に接続された複数のトランジスタ回路を有し、各トランジスタ回路には、対応するゲート制御信号が入力され、ゲート制御信号に応じたインピーダンスを設定する。すなわち、インピーダンス調整回路４ｂは、入力電圧ノードｎ１と出力電圧ノードｎ２との間のインピーダンスを、第１ＡＤＣ２及び第２ＡＤＣ３から出力されたデジタル信号に応じて調整する。
　このように、図１のレギュレータ１は、第１ＡＤＣ２及び第２ＡＤＣ３から出力されたデジタル信号により、複数のトランジスタ回路のインピーダンスを個別に設定することにより、出力電圧を制御する。
　インピーダンス調整回路４ｂには、負荷回路７とバイパスコンデンサ（パスコン）Ｃ１が接続されている。負荷回路７の負荷の大きさは時間に応じて変動するが、インピーダンス調整回路４ｂから出力される出力電圧は、第１ＡＤＣ２と第２ＡＤＣ３に帰還されて出力電圧が一定になるように制御される。
　図４は図１及び図２の第１ＡＤＣ２及び第２ＡＤＣ３内のコンパレータ６の内部構成の一例を示す回路図である。図４のコンパレータ６は、スイッチＳＷ１～ＳＷ３と、キャパシタＣ２と、ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジスタＱ２と、インバータＩＶ２とを有する。
　スイッチＳＷ１は、基準電圧ＶＲＥＦの入力ノードとキャパシタＣ２の一端とを接続するか否かを切り替える。スイッチＳＷ２は、出力電圧ＶＯＵＴのノードとキャパシタＣ２の一端とを接続するか否かを切り替える。スイッチＳＷ３は、キャパシタＣ２の他端とインバータＩＶ２の入力ノードとを接続するか否かを切り替える。インバータＩＶ２の出力信号は、コンパレータ６の出力信号COMPOUTであり、インピーダンス可変回路４に入力される。
　ＰＭＯＳトランジスタＱ１のソースは電源電圧ノードに接続され、ドレインはインバータＩＶ２の入力ノードに接続され、ゲートはキャパシタＣ２の他端に接続されている。ＮＭＯＳトランジスタＱ２のドレインはインバータＩＶ２の入力ノードに接続され、ソースは接地ノードに接続され、ゲートはキャパシタＣ２の他端に接続されている。
　スイッチＳＷ１とＳＷ３はクロック信号ＣＬＫがハイレベルのときにオンし、スイッチＳＷ２はクロック信号ＣＬＫがローレベルのときにオンする。スイッチＳＷ３がオンすると、ＰＭＯＳトランジスタＱ１のゲートとドレインが短絡し、ＮＭＯＳトランジスタＱ２のゲートとドレインが短絡する。よって、スイッチＳＷ３がオンすると、ＰＭＯＳトランジスタＱ１のゲート電圧はほぼ閾値電圧になり、ＮＭＯＳトランジスタＱ２のゲート電圧もほぼ閾値電圧になる。このとき、スイッチＳＷ１もオンしているため、キャパシタＣ２の両端には、基準電圧－閾値電圧の電位差が印加され、その電位差に応じた電荷がキャパシタＣ２に蓄積される。これがオートゼロ動作である。
　クロック信号ＣＬＫがローレベルになると、スイッチＳＷ１とＳＷ３はともにオフし、スイッチＳＷ２はオンする。これにより、キャパシタＣ２の一端には出力電圧が供給される。出力電圧が基準電圧よりも高ければ、キャパシタＣ２の他端側の電圧が閾値電圧より高くなり、ＮＭＯＳトランジスタＱ２がオンして、コンパレータ６の出力がハイレベルになる。一方、出力電圧が基準電圧よりも低ければ、キャパシタＣ２の他端側の電圧が閾値電圧よりも低くなり、ＰＭＯＳトランジスタＱ１がオンして、コンパレータ６の出力はローレベルになる。
　図５はコンパレータ６内のトランジスタＱ１，Ｑ２の閾値電圧が変動する様子を示す波形図である。コンパレータ６がＡＤ変換動作を行っている最中に、閾値電圧は徐々に低下する。閾値電圧の変動量が所定の許容誤差範囲を超えると、コンパレータ６は正常な比較動作を行えなくなる。
　図１のレギュレータ１は、コンパレータ６内のトランジスタＱ１，Ｑ２の閾値電圧の変動に対する対策を行ったものである。図１のレギュレータ１は、図２の発振器５の代わりにタイミング制御回路１０を備えている。タイミング制御回路１０以外の図１のコンパレータ６内の構成、具体的には、第１ＡＤＣ２、第２ＡＤＣ３及びインピーダンス可変回路４の内部構成は、図２と同様であるため、同じ符号で表している。
　コンパレータ６内のトランジスタＱ１，Ｑ２の閾値電圧の変動の要因の一つは、トランジスタＱ１，Ｑ２のゲートリークである。そこで、図１のタイミング制御回路１０は、トランジスタＱ１，Ｑ２のゲートリーク電流をモニタリングした結果に基づいて、信号ＣＬＫの発振周期を決定する。すなわち、図１のタイミング制御回路１０は、トランジスタＱ１，Ｑ２のゲートリーク電流に基づいて、第１ＡＤＣ２及び第２ＡＤＣ３がＡＤ変換動作を行うタイミングとオートゼロ動作を行うタイミングを制御するための信号ＣＬＫを生成する。本明細書では、信号ＣＬＫの周期を、インターリーブ周期と呼ぶ。本実施形態によるレギュレータ１は、コンパレータ６内のトランジスタＱ１，Ｑ２のゲートリーク電流に基づいて、第１ＡＤＣ２及び第２ＡＤＣのインターリーブ周期を最適化することができる。
　図６は図１のタイミング制御回路１０の内部構成を示すブロック図である。図６のタイミング制御回路１０は、第１ゲートリーク検出回路１１と、第２ゲートリーク検出回路１２と、スイッチＳＷ４、ＳＷ５と、キャパシタＣ３と、第１比較器１３と、第２比較器１４と、ＳＲフリップフロップ（以下、ＳＲ－Ｆ／Ｆ）１５と、Ｄフリップフロップ（Ｄ－Ｆ／Ｆ）１６と、インバータＩＶ３とを有する。
　第１ゲートリーク検出回路１１は、ＰＭＯＳトランジスタＱ３を有する。このトランジスタＱ３のドレイン、ソース及びバックゲートは短絡されて電源電圧ノードに接続されている。トランジスタＱ３のゲートを通過するリーク電流は、ドレイン、ソース又はバックゲートからの電流である。トランジスタＱ３のドレイン、ソース及びバックゲートを短絡させて電源電圧ノードに接続することで、電源電圧ノードから、トランジスタＱ３のドレイン、ソース及びバックゲートを通ってゲートに流れる電流がゲートリーク電流になる。
　第２ゲートリーク検出回路１２は、ＮＭＯＳトランジスタＱ４を有する。このトランジスタＱ４のドレイン、ソース及びバックゲートは短絡されて接地ノードに接続されている。トランジスタＱ４のゲートからのリーク電流は、ドレイン、ソース又はバックゲートを通過する。トランジスタＱ４のドレイン、ソース及びバックゲートを短絡させて接地ノードに接続することで、トランジスタＱ４のゲートから、ドレイン、ソース及びバックゲートを通って接地ノードに流れる電流がゲートリーク電流になる。
　第１ゲートリーク検出回路１１内のトランジスタＱ３と第２ゲートリーク検出回路１２内のトランジスタＱ４は、第１ＡＤＣ２及び第２ＡＤＣ３内のトランジスタＱ１，Ｑ２と同一の特性を有する。ここで、同一の特性とは、例えば、各トランジスタのゲート酸化膜の膜厚が等しい場合と、各トランジスタの不純物濃度のプロファイルが等しい場合との少なくとも一方である。２つのトランジスタのゲート酸化膜が等しい場合と、２つのトランジスタの不純物濃度のプロファイルが等しい場合の少なくとも一方では、２つのトランジスタの閾値電圧は略等しくなるとともに、２つのトランジスタのゲートリーク電流も略等しくなる。よって、第１ゲートリーク検出回路１１と第２ゲートリーク検出回路１２内のトランジスタＱ３，Ｑ４を、第１ＡＤＣ２及び第２ＡＤＣ３内のトランジスタＱ１，Ｑ２と同一特性にすることで、第１ＡＤＣ２及び第２ＡＤＣ３内のトランジスタＱ１，Ｑ２のゲートリーク電流と同等のゲートリーク電流を、第１ゲートリーク検出回路１１及び第２ゲートリーク検出回路１２に流すことができる。
　スイッチＳＷ４は、トランジスタＱ３のゲートとキャパシタＣ３の一端との間に接続されている。スイッチＳＷ４は、ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲがローレベルのときにオンして、トランジスタＱ３のゲートをキャパシタＣ３の一端に接続する。スイッチＳＷ５は、トランジスタＱ４のゲートとキャパシタＣ３の一端との間に接続されている。スイッチＳＷ５は、ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲがハイレベルのときにオンして、トランジスタＱ４のゲートをキャパシタＣ３の一端に接続する。
　キャパシタＣ３の一端は、スイッチＳＷ４、ＳＷ５の一端と、第１比較器１３の正入力ノードと、第２比較器１４の負入力ノードに接続されている。キャパシタＣ３の他端は接地ノードに接続されている。キャパシタＣ３は、スイッチＳＷ４がオンのときに、第１ゲートリーク検出回路１１で検出されたゲートリーク電流に応じた電荷を蓄積する。また、キャパシタＣ３は、スイッチＳＷ５がオンのときに、蓄積電荷に応じたゲートリーク電流を第２ゲートリーク検出回路１２のゲートから接地ノードに流す。
　第１比較器１３の正入力ノードはキャパシタＣ３の一端に接続されており、負入力ノードは第１基準電圧ＲＥＦ１に設定されている。第１比較器１３の出力は、キャパシタＣ３の蓄積電荷に応じた電圧（キャパシタＣ３の両電極間電圧）が第１基準電圧ＲＥＦ１以上のときにハイレベルになる。
　第２比較器１４の正入力ノードは第２基準電圧ＲＥＦ２に設定されており、負入力ノードはキャパシタＣ３の一端に接続されている。第２比較器１４の出力は、キャパシタＣ３の蓄積電荷に応じた電圧が第２基準電圧ＲＥＦ２以下のときにハイレベルになる。
　ＳＲ－Ｆ／Ｆ１５は、第１比較器１３の出力がハイレベルのときにセット状態になって、その出力信号ＱＳＲはハイレベルになる。また、ＳＲ－Ｆ／Ｆ１５は、第２比較器１４の出力がハイレベルのときにリセット状態になって、その出力信号ＱＳＲはローレベルになる。
　Ｄ－Ｆ／Ｆ１６は、ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲがローレベルからハイレベルに遷移するときに出力信号ＣＬＫを反転させる。Ｄ－Ｆ／Ｆ１６の出力信号ＣＬＫは、インバータＩＶ３を介してＤ－Ｆ／Ｆ１６のＤ入力ノードに入力される。これにより、Ｄ－Ｆ／Ｆ１６は、ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲを二分周した信号ＣＬＫを生成する。Ｄ－Ｆ／Ｆ１６の出力信号ＣＬＫは、第１ＡＤＣ２と第２ＡＤＣ３の動作を切り替えるために用いられる。このように、Ｄ－Ｆ／Ｆ１６とインバータＩＶ３はクロック生成器を構成している。
　図７は図６のタイミング制御回路１０内の各部の信号波形図である。以下、図７を参照して、図６のタイミング制御回路１０の動作を説明する。時刻ｔ１以前は信号ＱＳＲはローレベルであり、スイッチＳＷ４がオンし、スイッチＳＷ５はオフする。これにより、電源電圧ノードから、トランジスタＱ３のドレイン、ソース又はバックゲートを通ってゲートに流れるゲートリーク電流は、スイッチＳＷ４を介してキャパシタＣ３に流れる。よって、キャパシタＣ３に電荷が蓄積されて、キャパシタＣ３の両電極間電圧は線形に増大する。
　時刻ｔ１になると、キャパシタＣ３の両電極間電圧は第１基準電圧ＲＥＦ１以上になり、第１比較器１３の出力はハイレベルになり、ＳＲ－Ｆ／Ｆ１５はセット状態になって、その出力信号ＱＳＲはローレベルからハイレベルに遷移する。これにより、スイッチＳＷ４はオフしてスイッチＳＷ５がオンし、キャパシタＣ３の蓄積電荷は、スイッチＳＷ５を通って放電される。この放電電流は、トランジスタＱ４のゲートからドレイン、ソース又はバックゲートを通って接地ノードに流れるゲートリーク電流である。
　時刻ｔ１～ｔ２の間は、キャパシタＣ３の蓄積電荷がトランジスタＱ４のゲートリーク電流により放電され、キャパシタＣ３の両電極間電圧は線形に減少する。時刻ｔ２になると、キャパシタＣ３の両電極間電圧が第２基準電圧ＲＥＦ２以下になり、第２比較器１４の出力はハイレベルになる。これにより、ＳＲ－Ｆ／Ｆ１５はリセット状態になり、その出力信号ＱＳＲはローレベルに遷移する。信号ＱＳＲがローレベルになると、スイッチＳＷ４がオンして、スイッチＳＷ５がオンする。よって、第１ゲートリーク検出回路１１からのゲートリーク電流がキャパシタＣ３に流れて、キャパシタＣ３は再び電荷を蓄積する。
　その後、時刻ｔ３になると、再びキャパシタＣ３の両電極間電圧が第１基準電圧ＲＥＦ１以上となり、時刻ｔ１以降の動作が繰り返される。図７に示すように、キャパシタＣ３の両電極間電圧は、ノコギリ波（ＳＡＷ）状になる。
　ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲは時刻ｔ１～ｔ２の間はハイレベルであり、時刻ｔ２～ｔ３の間はローレベルである。すなわち、信号ＱＳＲの周期は時刻ｔ１～ｔ３である。Ｄ－Ｆ／Ｆ１６とインバータＩＶ３は、信号ＱＳＲを二分周した信号ＣＬＫを生成する。信号ＣＬＫは、時刻ｔ１以前はローレベル、時刻ｔ１～ｔ３はハイレベル、時刻ｔ３～ｔ５はローレベルになる。図３に示したように、信号ＣＬＫがローレベルの間は例えば第１ＡＤＣ２がＡＤ変換動作を行うとともに、第２ＡＤＣ３がオートゼロ動作を行い、信号ＣＬＫがハイレベルの間は例えば第１ＡＤＣ２がオートゼロ動作を行うとともに、第２ＡＤＣ３がＡＤ変換動作を行う。
　このように、第１の実施形態では、第１ＡＤＣ２及び第２ＡＤＣ３内のトランジスタＱ１，Ｑ２のゲートリーク電流を第１ゲートリーク検出回路１１及び第２ゲートリーク検出回路１２で検出し、ゲートリーク電流に応じて、第１ＡＤＣ２及び第２ＡＤＣ３の動作を切り替える信号ＣＬＫの周期を決定する。これにより、ゲートリーク電流が多い場合には信号ＣＬＫの周期（インターリーブ周期）を短くしてオートゼロ動作の頻度を高める一方で、ゲートリーク電流が少ない場合にはインターリーブ周期を長くするため、ＡＤ変換動作とオートゼロ動作の切替頻度を下げることができ、第１ＡＤＣ２及び第２ＡＤＣ３の消費電力を削減できる。
　（第２の実施形態）
　第１ＡＤＣ２及び第２ＡＤＣ３内のコンパレータ６の閾値が変動するのは、必ずしもコンパレータ６を構成するトランジスタＱ１，Ｑ２のゲートリーク電流が要因とは限らない。コンパレータ６を構成するトランジスタＱ１，Ｑ２のチャネルリーク電流も、コンパレータ６の閾値を変動する要因となりうる。
　そこで、第２の実施形態では、コンパレータ６を構成するトランジスタＱ１，Ｑ２のチャネルリーク電流に応じて、第１ＡＤＣ２と第２ＡＤＣ３の動作を切り替える信号ＣＬＫの周期を制御するものである。
　第２の実施形態によるレギュレータ１は、図１と同様のブロック構成を有する。レギュレータ１内のタイミング制御回路１０ａの内部構成が図６とは異なっている。
　図８は第２の実施形態によるタイミング制御回路１０ａの内部構成を示す回路図である。図８では、図６と共通する構成部分には同一符号を付しており、以下では、相違点を中心に説明する。
　図８のタイミング制御回路１０ａは、第１チャネルリーク検出回路１７と、第２チャネルリーク検出回路１８と、スイッチＳＷ４、ＳＷ５と、キャパシタＣ３と、第１比較器１３と、第２比較器１４と、ＳＲ－Ｆ／Ｆ１５と、Ｄ－Ｆ／Ｆ１６と、インバータＩＶ３とを有する。
　第１チャネルリーク検出回路１７及び第２チャネルリーク検出回路１８の内部構成は、図６の第１ゲートリーク検出回路１１及び第２ゲートリーク検出回路１２とは異なっている。
　図８の第１チャネルリーク検出回路１７は、ＰＭＯＳトランジスタＱ５を有する。このトランジスタＱ５のゲート、ソース及びバックゲートは短絡されて電源電圧ノードに接続されている。トランジスタＱ５のドレインを通過するリーク電流は、ゲート、ソース及びバックゲートからの電流である。トランジスタＱ５のゲート、ソース及びバックゲートを短絡させて電源電圧ノードに接続することで、電源電圧ノードから、トランジスタＱ５のゲート、ソース及びバックゲートを通ってドレインに流れる電流がチャネルリーク電流になる。
　第２チャネルリーク検出回路１８は、ＮＭＯＳトランジスタＱ６を有する。このトランジスタＱ６のゲート、ソース及びバックゲートは短絡されて接地ノードに接続されている。トランジスタＱ６のゲート、ソース及びバックゲートを短絡させて接地ノードに接続することにより、トランジスタＱ６のドレインから、ゲート、ソース及びバックゲートを通って接地ノードに流れる電流がチャネルリーク電流になる。
　第１チャネルリーク検出回路１７内のトランジスタＱ５と、第２チャネルリーク検出回路１８内のトランジスタＱ６は、第１ＡＤＣ２と第２ＡＤＣ３内のトランジスタＱ１，Ｑ２と同一の特性を備えており、第１チャネルリーク検出回路１７と第２チャネルリーク検出回路１８で検出されたチャネルリーク電流は、第１ＡＤＣ２と第２ＡＤＣ３内のトランジスタＱ１，Ｑ２のチャネルリーク電流と略同一である。
　図８のタイミング制御回路１０ａ内の各部は、図７と同様の信号波形で表される。ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲがローレベルのときは、スイッチＳＷ４がオンして、第１チャネルリーク検出回路１７からのチャネルリーク電流がスイッチＳＷ４を通ってキャパシタＣ３に電荷が蓄積される。キャパシタＣ３の両電極間電圧が第１基準電圧ＲＥＦ１以上になると、第１比較器１３の出力はハイレベルになり、ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲはハイレベルに遷移する。これにより、スイッチＳＷ４はオフして、スイッチＳＷ５がオンし、キャパシタＣ３の蓄積電荷は、第２チャネルリーク検出回路１８を流れるチャネルリーク電流に応じて放電される。
　キャパシタＣ３は、第１チャネルリーク検出回路１７と第２チャネルリーク検出回路１８を流れるチャネルリーク電流に応じて充放電を行い、キャパシタＣ３の充放電速度に応じてＳＲ－Ｆ／Ｆ１５は出力信号ＱＳＲの論理を切り替える。Ｄ－Ｆ／Ｆ１６は、信号ＱＳＲの周波数を二分周した信号ＣＬＫを生成する。信号ＣＬＫがハイレベルかローレベルかにより、第１ＡＤＣ２と第２ＡＤＣ３の動作が交互に切り替わる。
　このように、第２の実施形態によるタイミング制御回路１０ａは、第１ＡＤＣ２と第２ＡＤＣ３内のトランジスタＱ１，Ｑ２のチャネルリーク電流に応じて信号ＣＬＫの周期を制御するため、第１ＡＤＣ２と第２ＡＤＣ３のインターリーブ周期を最適化できる。
　（第３の実施形態）
　第１ＡＤＣ２及び第２ＡＤＣ３内のトランジスタＱ１，Ｑ２には、ゲートリーク電流とチャネルリーク電流が流れるおそれがあり、どちらが支配的になるかは、製造プロセスや製造ばらつきにより変動する可能性がある。そこで、ゲートリーク電流とチャネルリーク電流の両方を考慮に入れて、信号ＣＬＫの周期を制御することも考えられる。
　第３の実施形態によるレギュレータ１は、図１と同様のブロック構成を有する。レギュレータ１内のタイミング制御回路１０ｂの内部構成が図６とは異なっている。
　図９は第３の実施形態によるタイミング制御回路１０ｂの内部構成を示す回路図である。図９では、図６及び図８と共通する構成部分には同一符号を付しており、以下では、相違点を中心に説明する。
　図９のタイミング制御回路１０ｂは、図６に示す第１ゲートリーク検出回路１１及び第２ゲートリーク検出回路１２と、図８に示す第１チャネルリーク検出回路１７及び第２チャネルリーク検出回路１８と、スイッチＳＷ４、ＳＷ５と、キャパシタＣ３と、第１比較器１３と、第２比較器１４と、ＳＲ－Ｆ／Ｆ１５と、Ｄ－Ｆ／Ｆ１６と、インバータＩＶ３とを有する。
　第１ゲートリーク検出回路１１内のゲートと第１チャネルリーク検出回路１７内のドレインはともに、スイッチＳＷ４の一端に接続されている。第２ゲートリーク検出回路１２内のゲートと第２チャネルリーク検出回路１８内のドレインはともに、スイッチＳＷ５の他端に接続されている。
　ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲがローレベルの場合、スイッチＳＷ４がオンし、第１ゲートリーク検出回路１１内を流れるゲートリーク電流と、第１チャネルリーク検出回路１７内のチャネルリーク電流がともに、スイッチＳＷ４を通って、キャパシタＣ３に流れて、キャパシタＣ３に電荷が蓄積される。キャパシタＣ３の両電極間電圧が第１基準電圧ＲＥＦ１以上になると、ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲはハイレベルに遷移する。これにより、スイッチＳＷ４はオフして、スイッチＳＷ５がオンする。よって、キャパシタＣ３の蓄積電荷は、第２ゲートリーク検出回路１２内を流れるゲートリーク電流と、第２チャネルリーク検出回路１８内を流れるチャネルリーク電流とに応じて放電される。キャパシタＣ３の両電極間電圧が第２基準電圧ＲＥＦ２以下になると、ＳＲ－Ｆ／Ｆ１５の出力信号ＱＳＲは、ローレベルに遷移する。
　このように、第３の実施形態では、第１ＡＤＣ２と第２ＡＤＣ３内のトランジスタＱ１，Ｑ２のゲートリーク電流とチャネルリーク電流を、第１ゲートリーク検出回路１１、第２ゲートリーク検出回路１２、第１チャネルリーク検出回路１７、及び第２チャネルリーク検出回路１８で検出して、検出されたゲートリーク電流とチャネルリーク電流に応じて信号ＣＬＫの周期を制御する。これにより、第１ＡＤＣ２と第２ＡＤＣ３のインターリーブ周期を最適化することができる。
　上述した第１～第３の実施形態によるレギュレータ１は、２つのＡＤＣ（第１ＡＤＣ２と第２Ａｄｃ）を交互に切り替えてＡＤ変換動作を順繰りに行い、一方がＡＤ変換動作を行っている間に他方がオートゼロ動作を行う例を説明したが、３つ以上のＡＤＣを用いて、順繰りにＡＤ変換動作を行うとともに、順繰りにオートゼロ動作おｗ行うようにしてもよい。
　なお、本技術は以下のような構成を取ることができる。
　（１）出力電圧を閾値電圧と比較することにより前記出力電圧に応じたデジタル信号をそれぞれ異なるタイミングに順繰りに出力する複数のアナログ－デジタル変換器と、
　前記デジタル信号に基づいて前記出力電圧を制御する出力制御回路と、
　前記複数のアナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記出力電圧を前記デジタル信号に変換するアナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御するタイミング制御回路と、を備える、レギュレータ。
　（２）前記タイミング制御回路は、前記複数のアナログ－デジタル変換器のうち一つが前記アナログ－デジタル変換動作を行っている期間内に、前記一つ以外のアナログ－デジタル変換器では前記閾値電圧を調整させる、（１）に記載のレギュレータ。
　（３）前記タイミング制御回路は、前記複数のアナログ－デジタル変換器内のトランジスタと同一の特性のトランジスタを有し、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御する、（１）又は（２）に記載のレギュレータ。
　（４）前記タイミング制御回路内の前記同一の特性のトランジスタは、前記複数のアナログ－デジタル変換器内のトランジスタのゲート酸化膜と同一の膜厚のゲート酸化膜を有する、（３）に記載のレギュレータ。
　（５）前記タイミング制御回路内の前記同一の特性のトランジスタは、前記複数のアナログ－デジタル変換器内のトランジスタの不純物濃度のプロファイルと同一のプロファイルを有する、（３）又は（４）に記載のレギュレータ。
　（６）前記タイミング制御回路は、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方が多いほど、前記閾値電圧を調整する頻度をより高くする、（３）乃至（５）のいずれか一項に記載のレギュレータ。
　（７）前記タイミング制御回路は、
　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有する（３）乃至（６）のいずれか一項に記載のレギュレータ。
　（８）前記タイミング制御回路は、
　前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有する、（３）乃至（６）のいずれか一項に記載のレギュレータ。
　（９）前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流と、前記第２トランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流と、に応じた電荷とを蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有する、（３）乃至（６）のいずれか一項に記載のレギュレータ。
　（１０）前記複数のアナログ－デジタル変換器は、第１アナログ－デジタル変換器及び第２アナログ－デジタル変換器を有し、
　前記タイミング制御回路は、
　前記第１アナログ－デジタル変換器が前記アナログ－デジタル変換動作を行っている最中に前記第２アナログ－デジタル変換器では前記閾値電圧を調整させ、
　前記第２アナログ－デジタル変換器が前記アナログ－デジタル変換動作を行っている最中に前記第１アナログ－デジタル変換器では前記閾値電圧を調整させる、（１）乃至（６）のいずれか一項に記載のレギュレータ。
　（１１）前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に応じた周期のクロック信号を生成し、
　前記クロック信号が第１論理のときに、前記第１アナログ－デジタル変換器は前記アナログ－デジタル変換動作を行うとともに、前記第２アナログ－デジタル変換器は前記閾値電圧を調整し、
　前記クロック信号が第２論理のときに、前記第２アナログ－デジタル変換器は前記アナログ－デジタル変換動作を行うとともに、前記第１アナログ－デジタル変換器は前記閾値電圧を調整する、（１０）に記載のレギュレータ。
　（１２）前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方が多いほど、前記クロック信号の周期をより短くする、（１１）に記載のレギュレータ。
　（１３）前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタと同一の特性のトランジスタを有し、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタが前記アナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御する、（１１）又は（１２）に記載のレギュレータ。
　（１４）前記タイミング制御回路は、
　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
　前記比較器の比較結果に応じて前記クロック信号の周期を設定する、（１３）に記載のレギュレータ。
　（１５）前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
　前記第２トランジスタのドレイン、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
　前記第１電流回路内の前記第１トランジスタのゲート電流に応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
　前記キャパシタの蓄積電荷に応じた電流を、前記第２電流回路内の前記第２トランジスタのゲートに流すか否かを切り替える第２切替器と、を有し、
　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた電流を前記第２電流回路内の前記第２トランジスタのゲートに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのゲート電流に応じた電荷を前記キャパシタに蓄積する、（１４）に記載のレギュレータ。
　（１６）前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流に応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
　前記比較器の比較結果に応じて前記クロック信号の周期を設定する、（１３）に記載のレギュレータ。
　（１７）前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのゲート、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
　前記第２トランジスタのゲート、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
　前記第１電流回路内の前記第１トランジスタのドレイン電流に応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
　前記キャパシタの蓄積電荷に応じた放電電流を、前記第２電流回路内の前記第２トランジスタのドレインを介して前記第２電圧ノードに流すか否かを切り替える第２切替器と、を有し、
　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた放電電流を前記第２電流回路内の前記第２トランジスタのドレインに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのドレイン電流に応じた電荷を前記キャパシタに蓄積する、（１６）に記載のレギュレータ。
　（１８）前記タイミング制御回路は、
　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流と、前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流とに応じた電荷を蓄積するキャパシタと、
　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
　前記比較器の比較結果に応じて前記クロック信号の周期を設定する、（１３）に記載のレギュレータ。
　（１９）前記タイミング制御回路は、
　前記同一の特性の第１トランジスタ及び第２トランジスタと、
　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
　前記第２トランジスタのドレイン、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
　前記同一の特性の第３トランジスタ及び第４トランジスタと、
　前記第３トランジスタのゲート、ソース及びバックゲートを短絡させて前記第１電圧ノードに接続した第３電流回路と、
　前記第４トランジスタのゲート、ソース及びバックゲートを短絡させて前記第２電圧ノードに接続した第４電流回路と、
　前記第１電流回路内の前記第１トランジスタのゲート電流と、前記第３電流回路内の前記第３トランジスタのドレイン電流とに応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
　前記キャパシタの蓄積電荷に応じた電流を、前記第２電流回路内の前記第２トランジスタのゲートと、前記第４電流回路内の前記第４トランジスタのドレインとに流すか否かを切り替える第２切替器と、を有し、
　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた電流を前記第２電流回路内の前記第２トランジスタのゲートと前記第４電流回路内の前記第４トランジスタのドレインとに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのゲート電流と前記第３電流回路内の前記第３トランジスタのドレイン電流とに応じた電荷を前記キャパシタに蓄積する、（１８）に記載のレギュレータ。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１、１０１　レギュレータ、２　第１ＡＤＣ、３　第２ＡＤＣ、４　インピーダンス可変回路、４ａ　制御回路、４ｂ　インピーダンス調整回路、５　発振器、６　コンパレータ、７　負荷回路、１１　第１ゲートリーク検出回路、１２　第２ゲートリーク検出回路、１３　第１比較器、１４　第２比較器、１５　ＳＲ－Ｆ／Ｆ、１６　Ｄ－Ｆ／Ｆ、１７　第１チャネルリーク検出回路、１８　第２チャネルリーク検出回路

Claims (19)

  1. 　出力電圧を閾値電圧と比較することにより前記出力電圧に応じたデジタル信号をそれぞれ異なるタイミングに順繰りに出力する複数のアナログ－デジタル変換器と、
    　前記デジタル信号に基づいて前記出力電圧を制御する出力制御回路と、
    　前記複数のアナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記出力電圧を前記デジタル信号に変換するアナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御するタイミング制御回路と、を備える、レギュレータ。
  2. 　前記タイミング制御回路は、前記複数のアナログ－デジタル変換器のうち一つが前記アナログ－デジタル変換動作を行っている期間内に、前記一つ以外のアナログ－デジタル変換器では前記閾値電圧を調整させる、請求項１に記載のレギュレータ。
  3. 　前記タイミング制御回路は、前記複数のアナログ－デジタル変換器内のトランジスタと同一の特性のトランジスタを有し、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御する、請求項１に記載のレギュレータ。
  4. 　前記タイミング制御回路内の前記同一の特性のトランジスタは、前記複数のアナログ－デジタル変換器内のトランジスタのゲート酸化膜と同一の膜厚のゲート酸化膜を有する、請求項３に記載のレギュレータ。
  5. 　前記タイミング制御回路内の前記同一の特性のトランジスタは、前記複数のアナログ－デジタル変換器内のトランジスタの不純物濃度のプロファイルと同一のプロファイルを有する、請求項３に記載のレギュレータ。
  6. 　前記タイミング制御回路は、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方が多いほど、前記閾値電圧を調整する頻度をより高くする、請求項３に記載のレギュレータ。
  7. 　前記タイミング制御回路は、
    　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流に応じた電荷を蓄積するキャパシタと、
    　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
    　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有する請求項３に記載のレギュレータ。
  8. 　前記タイミング制御回路は、
    　前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流に応じた電荷を蓄積するキャパシタと、
    　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
    　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有する、請求項３に記載のレギュレータ。
  9. 　前記タイミング制御回路は、
    　前記同一の特性の第１トランジスタ及び第２トランジスタと、
    　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流と、前記第２トランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流と、に応じた電荷とを蓄積するキャパシタと、
    　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、
    　前記比較器の比較結果に基づいて、前記複数のアナログ－デジタル変換器のそれぞれが前記アナログ－デジタル変換動作を行うタイミングと前記閾値電圧を調整するタイミングとを制御するクロック信号を生成するクロック生成器と、を有する、請求項３に記載のレギュレータ。
  10. 　前記複数のアナログ－デジタル変換器は、第１アナログ－デジタル変換器及び第２アナログ－デジタル変換器を有し、
    　前記タイミング制御回路は、
    　前記第１アナログ－デジタル変換器が前記アナログ－デジタル変換動作を行っている最中に前記第２アナログ－デジタル変換器では前記閾値電圧を調整させ、
    　前記第２アナログ－デジタル変換器が前記アナログ－デジタル変換動作を行っている最中に前記第１アナログ－デジタル変換器では前記閾値電圧を調整させる、請求項１に記載のレギュレータ。
  11. 　前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に応じた周期のクロック信号を生成し、
    　前記クロック信号が第１論理のときに、前記第１アナログ－デジタル変換器は前記アナログ－デジタル変換動作を行うとともに、前記第２アナログ－デジタル変換器は前記閾値電圧を調整し、
    　前記クロック信号が第２論理のときに、前記第２アナログ－デジタル変換器は前記アナログ－デジタル変換動作を行うとともに、前記第１アナログ－デジタル変換器は前記閾値電圧を調整する、請求項１０に記載のレギュレータ。
  12. 　前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方が多いほど、前記クロック信号の周期をより短くする、請求項１１に記載のレギュレータ。
  13. 　前記タイミング制御回路は、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタと同一の特性のトランジスタを有し、前記同一の特性のトランジスタのゲートリーク電流及びチャネルリーク電流の少なくとも一方に基づいて、前記第１アナログ－デジタル変換器及び前記第２アナログ－デジタル変換器内のトランジスタが前記アナログ－デジタル変換動作を行うタイミングと、前記閾値電圧を調整するタイミングとを制御する、請求項１１に記載のレギュレータ。
  14. 　前記タイミング制御回路は、
    　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流に応じた電荷を蓄積するキャパシタと、
    　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
    　前記比較器の比較結果に応じて前記クロック信号の周期を設定する、請求項１３に記載のレギュレータ。
  15. 　前記タイミング制御回路は、
    　前記同一の特性の第１トランジスタ及び第２トランジスタと、
    　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
    　前記第２トランジスタのドレイン、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
    　前記第１電流回路内の前記第１トランジスタのゲート電流に応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
    　前記キャパシタの蓄積電荷に応じた電流を、前記第２電流回路内の前記第２トランジスタのゲートに流すか否かを切り替える第２切替器と、を有し、
    　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた電流を前記第２電流回路内の前記第２トランジスタのゲートに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのゲート電流に応じた電荷を前記キャパシタに蓄積する、請求項１４に記載のレギュレータ。
  16. 　前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流に応じた電荷を蓄積するキャパシタと、
    　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
    　前記比較器の比較結果に応じて前記クロック信号の周期を設定する、請求項１３に記載のレギュレータ。
  17. 　前記タイミング制御回路は、
    　前記同一の特性の第１トランジスタ及び第２トランジスタと、
    　前記第１トランジスタのゲート、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
    　前記第２トランジスタのゲート、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
    　前記第１電流回路内の前記第１トランジスタのドレイン電流に応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
    　前記キャパシタの蓄積電荷に応じた放電電流を、前記第２電流回路内の前記第２トランジスタのドレインを介して前記第２電圧ノードに流すか否かを切り替える第２切替器と、を有し、
    　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた放電電流を前記第２電流回路内の前記第２トランジスタのドレインに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのドレイン電流に応じた電荷を前記キャパシタに蓄積する、請求項１６に記載のレギュレータ。
  18. 　前記タイミング制御回路は、
    　前記同一の特性のトランジスタのドレイン、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのゲート電流と、前記同一の特性のトランジスタのゲート、ソース及びバックゲートを短絡させて基準電圧ノードに接続した状態でのドレイン電流とに応じた電荷を蓄積するキャパシタと、
    　前記キャパシタの蓄積電荷に応じた電圧を基準電圧と比較する比較器と、を有し、
    　前記比較器の比較結果に応じて前記クロック信号の周期を設定する、請求項１３に記載のレギュレータ。
  19. 　前記タイミング制御回路は、
    　前記同一の特性の第１トランジスタ及び第２トランジスタと、
    　前記第１トランジスタのドレイン、ソース及びバックゲートを短絡させて第１電圧ノードに接続した第１電流回路と、
    　前記第２トランジスタのドレイン、ソース及びバックゲートを短絡させて第２電圧ノードに接続した第２電流回路と、
    　前記同一の特性の第３トランジスタ及び第４トランジスタと、
    　前記第３トランジスタのゲート、ソース及びバックゲートを短絡させて前記第１電圧ノードに接続した第３電流回路と、
    　前記第４トランジスタのゲート、ソース及びバックゲートを短絡させて前記第２電圧ノードに接続した第４電流回路と、
    　前記第１電流回路内の前記第１トランジスタのゲート電流と、前記第３電流回路内の前記第３トランジスタのドレイン電流とに応じた電荷を前記キャパシタに蓄積するか否かを切り替える第１切替器と、
    　前記キャパシタの蓄積電荷に応じた電流を、前記第２電流回路内の前記第２トランジスタのゲートと、前記第４電流回路内の前記第４トランジスタのドレインとに流すか否かを切り替える第２切替器と、を有し、
    　前記比較器は、前記キャパシタの蓄積電荷に応じた電圧が第１基準電圧よりも高い場合に前記第１切替器及び前記第２切替器の切替により前記キャパシタの蓄積電荷に応じた電流を前記第２電流回路内の前記第２トランジスタのゲートと前記第４電流回路内の前記第４トランジスタのドレインとに流し、前記キャパシタの蓄積電荷に応じた電圧が前記第１基準電圧よりも低い電圧レベルの第２基準電圧以下の場合に前記第１切替器及び前記第２切替器の切替により前記第１電流回路内の前記第１トランジスタのゲート電流と前記第３電流回路内の前記第３トランジスタのドレイン電流とに応じた電荷を前記キャパシタに蓄積する、請求項１８に記載のレギュレータ。
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