JPH11145832A - A/d変換器 - Google Patents
A/d変換器Info
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- JPH11145832A JPH11145832A JP10664598A JP10664598A JPH11145832A JP H11145832 A JPH11145832 A JP H11145832A JP 10664598 A JP10664598 A JP 10664598A JP 10664598 A JP10664598 A JP 10664598A JP H11145832 A JPH11145832 A JP H11145832A
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Abstract
向上させ得るIAZ方式のA/D変換器を提供する。 【解決手段】制御部11は、コンパレータCPのオート
ゼロ動作を順次行うように制御し、コンパレータCPの
比較動作及びオートゼロ動作のタイミングと、比較動作
時の基準電圧VR の設定を制御し、各コンパレータCP
の出力信号Qのうち、オートゼロ動作を行っていないコ
ンパレータの出力信号を選択して出力する。制御部11
には、各コンパレータCPのオートゼロ動作の前後の比
較動作に基づいて出力される出力信号の少なくともいず
れかを、同一の基準電圧VR で比較動作を行っている他
のコンパレータCPの出力信号に切り換えてエンコーダ
12に出力する信号選択部Sが備られる。
Description
デジタル信号に変換するA/D変換器に関するものであ
る。
用され、そのA/D変換速度の高速化が益々要請されて
いる。高速動作に有利な並列型A/D変換器は、主にア
ナログ入力信号とアナログ基準電圧とを比較する複数の
コンパレータ部と、そのコンパレータの出力信号を複数
ビットのデジタル信号に変換するエンコーダ部とから構
成される。そして、A/D変換速度の高速化を図るため
に、コンパレータ部及びエンコーダ部の動作速度を高速
化し、かつエラーレートを低減することが必要となって
いる。
D変換器は、そのA/D変換速度において、他の形式の
A/D変換器に対し優れている。図26は、並列型A/
D変換器の第一の従来例を示し、2ビット出力のA/D
変換器を示す。
圧VRLとの間には、4本の抵抗Rが直列に接続されてい
る。前記抵抗Rは、両端に位置する抵抗の抵抗値がその
他の抵抗の抵抗値の1/2に設定されている。
M1〜CM3の一方の入力端子にそれぞれ接続されてい
る。従って、各コンパレータCM1〜CM3には、前記
基準電圧VRH,VRLを前記抵抗Rで抵抗分割した基準電
圧VR1〜VR3がそれぞれ入力される。
入力端子にはアナログ入力信号Vinがそれぞれ入力され
る。各コンパレータCM1〜CM3はそれぞれ前記基準
電圧VR1〜VR3と、アナログ入力信号Vinとを比較す
る。
3はアナログ入力信号Vinの電位が基準電圧VR1〜VR3
より高いとき、Hレベルの出力信号SG1〜SG3を出
力する。また、アナログ入力信号Vinの電位が基準電圧
VR1〜VR3より低いとき、Lレベルの出力信号SG1〜
SG3を出力する。
位が基準電圧VR2より高く、基準電圧VR3より低いと、
コンパレータCM1〜CM3の出力信号は、出力信号S
G1,SG2がHレベルとなり、出力信号SG3がLレ
ベルとなる。このような出力信号SG1〜SG3は、ア
ナログ入力信号Vinより低い基準電圧が入力されるコン
パレータの出力信号はHレベルとなり、アナログ入力信
号Vinより高い基準電圧が入力されるコンパレータの出
力信号はLレベルとなるサーモメータコードとなる。
号SG1〜SG3は、エンコーダ部3に出力される。そ
して、前記コンパレータCM1〜CM3及びエンコーダ
部3の動作タイミングは制御回路4により制御され、エ
ンコーダ部3から2ビットのデジタル出力信号D0,D
1が出力される。
パ型コンパレータで構成される。CMOS構成のコンパ
レータでは、MOSトランジスタの特性のばらつきによ
り、コンパレータ毎に入力オフセット電圧が異なるた
め、このようなコンパレータを使用して、並列型A/D
変換器を構成した場合には、入力オフセット電圧の誤差
により、各コンパレータの比較結果に十分な精度が得ら
れない。従って、トランジスタのばらつきに関わらず変
換精度を確保するためにチョッパ型コンパレータが使用
される。
構成を図27に従って説明する。前記アナログ入力信号
Vinと基準電圧VR が入力される入力端子は、それぞれ
スイッチ回路SW1,SW2を介して容量1の一方の入
力端子であるノードN1に接続される。前記スイッチ回
路SW1,SW2は、前記制御回路4から出力される制
御信号C1,CZバーに基づいて開閉制御され、制御信
号C1,CZバーがHレベルとなると導通する。
は、インバータ回路2aの入力端子に接続され、同イン
バータ回路2aの入出力端子はスイッチ回路SW3を介
して接続される。前記スイッチ回路SW3は前記制御信
号CZバーの反転信号である制御信号CZに基づいて開
閉制御され、同制御信号CZがHレベルとなると導通す
る。
と、インバータ回路2aの入出力端子がそのインバータ
回路2aのしきい値にリセットされるオートゼロ動作が
行われる。
ンバータ回路2b及びスイッチ回路SW4を介してイン
バータ回路2cの入力端子に接続される。前記スイッチ
回路SW4は制御信号CFバーに基づいて開閉制御さ
れ、同制御信号CFバーがHレベルとなると導通する。
バータ回路2eで反転されて、出力信号OUTとして出
力される。また、前記インバータ回路2cの出力信号は
インバータ回路2d及びスイッチ回路SW5を介して、
同インバータ回路2cに入力される。
Fバーを反転させた制御信号CFに基づいて開閉制御さ
れ、同制御信号CFがHレベルとなると導通する。上記
のように構成されたチョッパ型コンパレータの動作を図
28に従って説明する。
C1の反転信号として入力される。まず制御信号C1が
Hレベル、制御信号CZバーがLレベルとなると、スイ
ッチ回路SW1,SW3が導通し、スイッチ回路SW2
が不導通となる。
りインバータ回路2aのしきい値にリセットされ、容量
1に充電電流が流れてノードN1が基準電圧VR レベル
となる。
号CZバー,CFバーがHレベルとなると、スイッチ回
路SW1,SW3が不導通となり、スイッチ回路SW
2,SW4が導通する。
VR との比較動作が行われ、アナログ入力信号Vinの電
位が基準電圧VR より高いと、容量1による容量結合に
より、ノードN2がインバータ回路2aのしきい値より
高くなる。また、アナログ入力信号Vinの電位が基準電
圧VR より低いと、ノードN2がインバータ回路2aの
しきい値より低くなる。
いるので、インバータ回路2aの出力信号はインバータ
回路2b及びスイッチ回路SW4を介してインバータ回
路2cに入力される。そして、インバータ回路2cの出
力信号は、インバータ回路2eを介して出力信号OUT
として出力される。
御信号CZバー,CFバーがLレベルとなると、ノード
N1は基準電圧VR レベルにリセットされ、ノードN2
はインバータ回路2aのオートゼロ動作によりインバー
タ回路2aのしきい値にリセットされる。
て、インバータ回路2c,2dでラッチ回路が構成さ
れ、出力信号OUTがラッチされる。次いで、制御信号
C1,CZバー,CFバーが切り換わると、再びアナロ
グ入力信号Vinと基準電圧VR との比較動作が行われ、
上記動作が繰り返される。
オートゼロ動作と比較動作の繰り返しにより、インバー
タ回路2aのしきい値のばらつきに関わらず、アナログ
入力信号Vinと基準電圧VR との比較を精度よく行うこ
とができる。
のようなチョッパ型コンパレータを使用することによ
り、MOSトランジスタの特性のばらつきに影響されな
いA/D変換精度が得られる。
ータでは、ノードN2をインバータ回路2aのしきい値
にリセットし、かつノードN1を基準電圧VR レベルと
するオートゼロ動作と、基準電圧VR とアナログ入力信
号Vinとを比較する比較動作とが交互に繰り返される。
オートゼロ動作に費やされるため、変換速度が遅くな
る。また、制御信号C1,CZ,CZバー、CF,CF
バーの周波数を高くして、動作速度の高速化を図ると、
オートゼロ動作及び容量1を介した比較動作が制御信号
に追随できなくなる。従って、制御信号C1,CZ,C
Zバー、CF,CFバーの周波数を高くしてA/D変換
速度を高速化することは容易ではないという問題点があ
る。
させるためにコンパレータの数を増やすと、オートゼロ
動作時には基準電圧VR と各コンパレータの容量C1と
の間で同時に充放電電流が流れるとともに、各コンパレ
ータのインバータ回路2aの入出力端子が同時にしきい
値にリセットされるため、各インバータ回路2aに同時
に貫通電流が流れる。そして、比較動作時にはアナログ
入力信号Vinと各容量1との間で同時に充放電電流が流
れる。
Vin及び電源にノイズが生じやすく、このノイズにより
誤動作が発生しやすいという問題点がある。上記のよう
なチョッパ型コンパレータの変換速度を高速化するため
に、制御信号C1,CZ,CZバー,CF,CFバーを
図29に示すタイミングで制御することが提案されてい
る。
御信号C1,CZ,CZバーを比較動作状態に保持し、
制御信号CF,CFバーを複数回反転させて、例えばア
ナログ入力信号VA ,VB をサンプリングすることによ
り、1回のオートゼロ動作に基づいて複数回の比較動作
を行う。これは、オートゼロ動作時に容量1に蓄えられ
た電荷が抜けない限り、複数回の比較動作を行うことも
可能であることによる。このような動作により、オート
ゼロ動作に要する時間に対して、比較動作を行う時間の
割合を大きくして、変換速度を向上させることが可能と
なる。
にオートゼロ動作を行うために、オートゼロ動作を行う
ために独立した時間が必要となるとともに、オートゼロ
動作時に発生するノイズを抑制することはできない。ま
た、連続して行う比較動作の回数にも限界があるという
問題点がある。
はこれらの諸問題を解決するIAZ(Interleaved Auto
-Zero )方式のA/D変換器が提案されている。このA
/D変換器では、例えば2ビットのデジタル出力信号D
1,D0を得るために、4個のチョッパ型コンパレータ
が使用される。
次選択されてオートゼロ動作が行われ、異なる基準電圧
でそれぞれオートゼロ動作が行われた3個のコンパレー
タで比較動作が行われる。そして、各コンパレータでは
1回のオートゼロ動作に基づいて複数回の比較動作が行
われ、比較動作を行ったコンパレータの出力信号に基づ
いて、エンコーダにより2ビットのデジタル出力信号が
D1,D0が生成される。
動作と比較動作とが並行して行われるため、動作速度を
高速化することが可能となる。また、各コンパレータの
オートゼロ動作が同時に行われることはないので、オー
トゼロ動作に起因して発生するノイズを抑制することが
可能となる。
なIAZ方式で動作するチョッパ型コンパレータを使用
したA/D変換器では、各コンパレータが比較動作から
オートゼロ動作に移行する際に発生するスイッチングノ
イズにより、オートゼロ動作に移行する直前の比較動作
に誤動作が生じることがある。
ら比較動作に移行する際に発生するスイッチングノイズ
により、オートゼロ動作から比較動作に移行した直後の
比較動作に誤動作が生じることがある。
トゼロ動作に移行する際に、オートゼロ動作に移行する
直前の比較結果をラッチして出力するためのタイミング
マージンを十分に確保することができず、比較結果の出
力動作に誤動作が生じることがある。
ら比較動作に移行する際に、比較動作に移行した直後の
比較結果は、基準電圧からアナログ入力信号への切り換
えに対するコンパレータ自身の応答速度の限界により、
十分な精度が得られないことがある。
の動作速度を向上させるために、各コンパレータを高速
で動作させるほど顕著に表れて、A/D変換器のエラー
レートを悪化させるという問題点がある。
図りながら、動作速度を向上させ得るIAZ方式のA/
D変換器を提供することにある。
原理説明図である。すなわち、複数のチョッパ型のコン
パレータCPは、入力された基準電圧VR に基づくオー
トゼロ動作と、オートゼロ動作時に入力された基準電圧
VR とアナログ入力信号Vinとを比較する比較動作とを
行い、1回のオートゼロ動作に続いて複数回の比較動作
を行う。制御部11は、前記複数のコンパレータCPの
オートゼロ動作を順次行うように制御するとともに、該
コンパレータCPの比較動作及びオートゼロ動作のタイ
ミングと、比較動作時の基準電圧VR の設定を制御する
とともに、前記各コンパレータCPの出力信号Qのう
ち、オートゼロ動作を行っていないコンパレータの出力
信号を選択して出力する。エンコーダ12は、前記制御
部11を介して入力されるコンパレータCPの出力信号
Qに基づいて、デジタル信号Dnを生成して出力する。
前記制御部11には、前記各コンパレータCPのオート
ゼロ動作の前後の比較動作に基づいて出力される出力信
号の少なくともいずれかを、同一の基準電圧VR で比較
動作を行っている他のコンパレータCPの出力信号に切
り換えて前記エンコーダ12に出力する信号選択部Sが
備られる。
パレータのオートゼロ動作に続く比較動作の出力信号
を、同一の基準電圧で比較動作を行っている他のコンパ
レータの出力信号に一定期間切り換えて出力する。
パレータのオートゼロ動作に先立つ比較動作の出力信号
を、同一の基準電圧で比較動作を行っている他のコンパ
レータの出力信号に一定期間切り換えて出力する。
パレータのオートゼロ動作に先立つ比較動作の出力信号
と、オートゼロ動作に続く比較動作の出力信号を、同一
の基準電圧で比較動作を行っている他のコンパレータの
出力信号に一定期間切り換えて出力する。
nビットのデジタル信号を生成するために必要な(2n
−1)個に1個加えた数とした。請求項6では、前記コ
ンパレータの数は、nビットのデジタル信号を生成する
ために必要な(2n −1)個に2個以上加えた数とし
た。
2つのコンパレータのオートゼロ動作と、それに続く比
較動作とを同時に行なうように制御する。請求項8で
は、前記コンパレータは、オートゼロ動作時に出力ラッ
チ回路の信号取り込み動作及びラッチ動作が停止され
る。 (作用)請求項1では、オートゼロ動作を行ったコンパ
レータにおいて、オートゼロ動作の前後の比較動作に基
づいて出力される出力信号が、同一の基準電圧で比較動
作を行っている他のコンパレータの出力信号に切り換え
られるので、オートゼロ動作の前後の比較動作に基づい
て出力される不確定データは、エンコーダには入力され
ない。
ロ動作に続く比較動作の出力信号が、同一の基準電圧で
比較動作を行っている他のコンパレータの出力信号に一
定期間切り換えられるので、オートゼロ動作後の比較動
作に基づいて出力される不確定データは、エンコーダに
は入力されない。
ロ動作に先立つ比較動作の出力信号が、同一の基準電圧
で比較動作を行っている他のコンパレータの出力信号に
一定期間切り換えられるので、オートゼロ動作に先立つ
比較動作に基づいて出力される不確定データは、エンコ
ーダには入力されない。
ロ動作に先立つ比較動作の出力信号と、オートゼロ動作
に続く比較動作の出力信号が、同一の基準電圧で比較動
作を行っている他のコンパレータの出力信号に一定期間
切り換えられるので、オートゼロ動作の前後の比較動作
に基づいて出力される不確定データは、エンコーダには
入力されない。
ータの比較動作に基づく出力信号がエンコーダに入力さ
れてnビットのデジタル信号が生成され、、残りのコン
パレータの出力信号は、オートゼロ動作直後若しくはオ
ートゼロ動作直前の比較結果に基づく出力信号となる。
ータの比較動作に基づく出力信号がエンコーダに入力さ
れ、残りのコンパレータは、オートゼロ動作時の出力信
号と、オートゼロ動作直後及びオートゼロ動作直前の比
較結果に基づく出力信号の少なくともいずれかとなる。
ータのオートゼロ動作と、それに続く比較動作とが同時
に行われるため、それらの動作を制御するための各制御
信号の種類がそれぞれ減少される。
レータの出力ラッチ回路の信号取り込み動作及びラッチ
動作が停止されて、出力ラッチ回路の消費電流が低減さ
れる。
の発明を具体化した第一の実施の形態のA/D変換器を
示す。このA/D変換器は、アナログ入力信号Vinを2
ビットのデジタル出力信号D1,D0に変換するため
に、4個のチョッパ型コンパレータCP1〜CP4を使
用するIAZ方式のA/D変換器である。
圧VRLとの間には、4本の抵抗Rが直列に接続されてい
る。前記抵抗Rは、両端に位置する抵抗の抵抗値がその
他の抵抗の抵抗値の1/2に設定されている。従って、
前記基準電圧VRH,VRLを前記抵抗Rで抵抗分割した基
準電圧VR1〜VR3が生成される。
子Bには、アナログ入力信号Vinがそれぞれ入力され
る。また、前記コンパレータCP1〜CP4には基準電
圧を入力するための2つの入力端子A1,A2がそれぞ
れ設けられる。
は前記基準電圧VRLが入力され、入力端子A1には前記
基準電圧VR1が入力される。前記コンパレータCP2の
入力端子A2には前記基準電圧VR1が入力され、入力端
子A1には前記基準電圧VR2が入力される。
は前記基準電圧VR2が入力され、入力端子A1には前記
基準電圧VR3が入力される。前記コンパレータCP4の
入力端子A2には前記基準電圧VR3が入力され、入力端
子A1には前記基準電圧VRHが入力される。
構成を図3に示す。このコンパレータCP1〜CP4は
入力端子A1,A2に入力される基準電圧を選択するた
めに制御信号C1,C2で開閉されるスイッチ回路を設
けたこと以外は、前記従来例のチョッパ型コンパレータ
と同様である。
号Q1〜Q4は、制御部11aに出力される。前記制御
部11は、前記コンパレータCP1〜CP4のうち、い
ずれか3つを選択して比較動作を行わせ、残りの1つに
オートゼロ動作を行わせる。そして、コンパレータCP
1〜CP4のうち、選択したコンパレータの出力信号Q
を信号選択回路で選択して出力信号E1〜E3としてエ
ンコーダ12に出力する。なお、図2に示す信号選択回
路はHレベルの選択信号S1〜S6に基づいて導通する
スイッチとして概略的に示す。
出力されたサーモメータコードに基づいて2ビットのデ
ジタル出力信号D1,D0を生成して出力する。前記制
御部11aの具体的構成を図12に従って説明する。第
一の論理ブロック13a〜13hは、図14に示すよう
に、入力信号が入力される入力端子Iと、リセット信号
入力端子RESと、クロック信号入力端子CKと、出力
端子Oとを備え、NAND回路と、インバータ回路と、
クロック信号入力端子CKに入力されるクロック信号で
開閉されるスイッチ回路S,XSとから構成される。
Hレベルとなったとき導通し、前記スイッチ回路XSは
クロック信号CKがLレベルとなったとき導通する。そ
して、第一の論理ブロック13a〜13hのリセット信
号入力端子RESには図22に示すリセット信号XRE
Sが外部から入力される。
のクロック信号入力端子CKには、前記コンパレータC
P0〜CP4を駆動するクロック信号CLKを例えば1
2分周したクロック信号HCKが入力される。
15に示すように、入力信号が入力される入力端子I
と、リセット信号入力端子RESと、クロック信号入力
端子CKと、出力端子XOとを備え、NAND回路と、
インバータ回路と、クロック信号入力端子CKに入力さ
れるクロック信号で開閉されるスイッチ回路S,XSと
から構成される。
Hレベルとなったとき導通し、前記スイッチ回路XSは
クロック信号CKがLレベルとなったとき導通する。そ
して、第二の論理ブロック14a〜14hのリセット信
号入力端子RESには前記リセット信号XRESが外部
から入力される。
のクロック信号入力端子CKには、前記クロック信号H
CKが入力される。第一の信号選択ブロック15a〜1
5gは、図16に示すように、二つの入力端子I1,I
2と、選択信号入力端子SELと、出力端子XOとを備
え、二つのスイッチ回路S,XSと、インバータ回路と
から構成される。
入力されるHレベルの選択信号XUDに基づいて導通
し、スイッチ回路XSはLレベルの選択信号XUDに基
づいて導通する。
ロック15a〜15gは選択信号XUDに基づいて、入
力端子I1,I2に入力される信号のいずれかを反転さ
せて、出力端子XOに出力する。
13に示すように、入力端子I,XIと、出力端子O
と、リセット信号入力端子PRSと、オートゼロクロッ
ク信号入力端子AZCKとを備え、1つのインバータ回
路と、2つのNOR回路とから構成される。
リセット信号入力端子PRSには、前記リセット信号X
RESの反転信号が入力される。また、オートゼロクロ
ック信号入力端子AZCKには、図22に示すように、
前記クロック信号HCKに対し立ち上がり及び立ち下が
りタイミングの少なくともいずれかが異なるクロック信
号HKが入力される。
は、図17に示すように、二つの入力端子I1,I2
と、選択信号入力端子SELと、出力端子XOと、クロ
ック信号入力端子XCとを備え、二つのスイッチ回路
S,XSと、インバータ回路と、フリップフロップ回路
FFとから構成される。
に基づいて導通し、スイッチ回路XSはHレベルの選択
信号XSLに基づいて導通する。前記フリップフロップ
回路FFは、クロック信号XCの立ち下がりに基づいて
選択信号SELをラッチして、信号SLとして出力し、
選択信号SELの反転信号を信号XSLとして出力す
る。
ロック17a〜17cは選択信号SELに基づいて、入
力端子I1,I2に入力される信号のいずれかを反転さ
せて、出力端子XOに出力する。
子I1,I2には、前記コンパレータCP4,CP3の
出力信号Q4,Q3が入力され、信号選択ブロック17
bの入力端子I1,I2には、前記コンパレータCP
3,CP2の出力信号Q3,Q2が入力される。
I1,I2には、前記コンパレータCP2,CP1の出
力信号Q2,Q1が入力される。前記制御部11a内に
設けられ、前記制御信号XUDを生成するための信号生
成回路を図18に示す。この信号生成回路は、2つの第
四の論理ブロック18a,18bとインバータ回路とを
環状に接続し、インバータ回路の出力信号を制御信号X
UDとして出力する構成としたものである。
は、図20に示すように、入力信号が入力される入力端
子Iと、リセット信号入力端子RESと、クロック信号
入力端子CKと、出力端子XOとを備え、NOR回路
と、インバータ回路と、クロック信号入力端子CKに入
力されるクロック信号で開閉されるスイッチ回路S,X
Sとから構成される。
前記スイッチ回路Sはクロック信号入力端子CKに入力
されるクロック信号がHレベルとなったとき導通し、前
記スイッチ回路XSはそのクロック信号がLレベルとな
ったとき導通する。
ット信号入力端子RESには前記リセット信号XRES
が外部から入力される。また、第四の論理ブロック18
aのクロック信号入力端子CKには制御信号Aが入力さ
れ、第四の論理ブロック18bのクロック信号入力端子
CKには制御信号XAが入力される。
信号A,XAを生成するための信号生成回路を図19に
示す。この信号生成回路は、前記クロック信号HCK
と、前記第二の論理ブロック14aの出力信号NHa
と、前記第二の論理ブロック14gの出力信号NLaと
が入力され、4つのインバータ回路と、AND回路と、
NOR回路とから構成され、前記制御信号Aと、その反
転信号である制御信号XAを生成する。
記制御信号A,XAと、前記リセット信号XRESとに
基づいて、前記制御信号XUDを生成する。前記第一〜
第三の論理ブロックと、第一及び第二の信号選択ブロッ
クとを図12に示すように接続することにより、図22
に示す各信号が出力される。
から出力信号NHが出力され、第一の信号選択ブロック
15gから出力信号NLが出力される。また、信号選択
ブロック15fから出力信号N0が論理ブロック16
d,13fに出力され、論理ブロック15eから出力信
号N1が論理ブロック16c,16d,13e及び信号
選択ブロック17cに出力される。
2が論理ブロック16b,16c,13d及び信号選択
ブロック17bに出力され、論理ブロック15cから出
力信号N3が論理ブロック16a,16b,13c及び
信号選択ブロック17aに出力される。また、論理ブロ
ック15bから出力信号N4が論理ブロック16a,1
3bに出力される。
記コンパレータCP4〜CP1に制御信号XAZ4〜X
AZ1が出力され、前記信号選択ブロック17a〜17
cから、前記サーモメータコードの出力信号E3〜E1
が出力される。この制御信XAZ1〜XAZ4は、各コ
ンパレータCP1〜CP4のオートゼロ動作を制御する
制御信号CZ,バーCZの原信号となる。
は、図2において制御信号S1〜S6で開閉される信号
選択回路として動作し、前記出力信号N1が相補信号と
なる前記制御信号S1,S2の原信号となり、同様に出
力信号N2,N3が前記制御信号S3〜S6の原信号と
なる。
パレータCP1〜CP4の制御信号C1,C2を生成す
るための信号生成回路を図21に示す。この信号生成回
路は、NOR回路とNAND回路に、前記制御信号XA
Zの反転信号と前記制御信号XUDが入力され、そのN
OR回路から制御信号C1が出力され、NAND回路か
ら制御信号C2が出力される。
作を図22に従って説明する。初期リセット動作時には
リセット信号XRESがLレベルとなり、各コンパレー
タCP1〜CP4に入力される制御信号XAZ1〜XA
Z4はLレベルとなる。また、制御信号XUDはHレベ
ルとなって、各信号NL〜N4がLレベルとなる。
と、各信号NL〜NHがクロック信号HCKの1周期間
隔毎に立ち上がり、さらに制御信号XUDがHレベルと
なると、各信号NH〜NLがクロック信号HCKの1周
期間隔毎に立ち下がり、このような動作を繰り返す。
の順番でクロック信号HCKの1周期間隔毎に、同クロ
ック信号HCKの半周期の時間幅で順次Lレベルとな
り、さらに制御信号XAZ4〜XAZ1がこの順番で順
次Lレベルとなり、このような動作が繰り返される。そ
して、制御信号XAZ4〜XAZ1がLレベルとなる
と、コンパレータCP4〜CP1でオートゼロ動作(A
Z)が行われる。
ち下がりタイミングは、クロック信号HCKに基づいて
決定され、制御信号XAZ1〜XAZ4の立ち下がりタ
イミングは、クロック信号HKに基づいて決定される。
従って、クロック信号HCKに対するクロック信号HK
の立ち上がり及び立ち下がりタイミングを調整すること
により、各信号N1〜N3の立ち上がり及び立ち下がり
のタイミングと、制御信号XAZ1〜XAZ4のタイミ
ングとを調整可能である。
ンパレータCP1〜CP4の動作を図4に従って説明す
る。図4に示す制御信号S1〜S6,C1,C2,CZ
は、前記制御部11aで生成され、制御信号CFは制御
部11aから各コンパレータCP1〜CP4に供給され
るクロック信号CLKである。制御信号S1〜S6は、
前記クロック信号HCKの立ち下がりに先立ってクロッ
ク信号HKを立ち下げることにより生成される。
レータCP1〜CP4で初期化が行われ、コンパレータ
CP1は制御信号C2,CZがHレベルとなって、基準
電圧VRLが入力された状態でオートゼロ動作が行われ
る。
R1が入力された状態でオートゼロ動作が行われ、コンパ
レータCP3では基準電圧VR2が入力された状態でオー
トゼロ動作が行われ、コンパレータCP4では基準電圧
VR3が入力された状態でオートゼロ動作が行われる。
制御信号CZがLレベルとなると、各コンパレータCP
1〜CP4で比較動作が開始される。このとき、制御信
号S1〜S6はLレベルに維持されて、各コンパレータ
CP1〜CP4の出力信号Q1〜Q4はエンコーダ12
に出力されない。
レータCP1の制御信号C1,CZがHレベルとなっ
て、基準電圧VR1が入力された状態でオートゼロ動作が
行われる。
制御信号S2,S4,S6がHレベルとなる。すると、
コンパレータCP2,CP3,CP4の出力信号Q2,
Q3,Q4がエンコーダ12に出力される。このとき、
コンパレータCP2から基準電圧VR1とアナログ入力信
号Vinとの比較結果が出力され、コンパレータCP3か
ら基準電圧VR2とアナログ入力信号Vinとの比較結果が
出力され、コンパレータCP4から基準電圧VR3とアナ
ログ入力信号Vinとの比較結果が出力される。この状態
は、コンパレータCP1のオートゼロ動作後、制御信号
CFの2周期の間維持される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
制御信号CFの1周期後にコンパレータCP2の制御信
号C1,CZがHレベルとなって、基準電圧VR2が入力
された状態でオートゼロ動作が行われる。
制御信号S2がLレベルとなり、制御信号S1がHレベ
ルとなる。すると、コンパレータCP2の出力信号Q2
に変わってコンパレータCP1の出力信号Q1がエンコ
ーダ12に入力信号E1として出力される。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP3から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
4から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
制御信号CFの1周期後にコンパレータCP3の制御信
号C1,CZがHレベルとなって、基準電圧VR3が入力
された状態でオートゼロ動作が行われる。
制御信号S4がLレベルとなり、制御信号S3がHレベ
ルとなる。すると、コンパレータCP3の出力信号Q3
に変わってコンパレータCP2の出力信号Q2がエンコ
ーダ12に入力信号E2として出力される。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP2から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
4から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
制御信号CFの1周期後にコンパレータCP4の制御信
号C1,CZがHレベルとなって、基準電圧VRHが入力
された状態でオートゼロ動作が行われる。
制御信号S6がLレベルとなり、制御信号S5がHレベ
ルとなる。すると、コンパレータCP4の出力信号Q4
に変わってコンパレータCP3の出力信号Q3がエンコ
ーダ12に入力信号E3として出力される。このとき、
コンパレータCP1から基準電圧VR1とアナログ入力信
号Vinとの比較結果が出力され、コンパレータCP2か
ら基準電圧VR2とアナログ入力信号Vinとの比較結果が
出力され、コンパレータCP3から基準電圧VR3とアナ
ログ入力信号Vinとの比較結果が出力される。
RHによるオートゼロ動作から制御信号CFの1周期後
に、再びコンパレータCP4の制御信号C2,CZがH
レベルとなって、基準電圧VR3が入力された状態でオー
トゼロ動作が行われる。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
〜CP1において順次オートゼロ動作が行われ、このよ
うな動作が繰り返される。上記のように4つのコンパレ
ータCP1〜CP4及び制御部11aが動作するIAZ
方式のA/D変換器では、以下に示す作用効果を得るこ
とができる。
タの出力信号は、オートゼロ動作後、制御信号CFの2
周期の間エンコーダ12には出力されず、同一の基準電
圧で比較動作を行っている別のコンパレータの出力信号
がエンコーダ12に出力されているので、オートゼロ動
作直後にコンパレータから出力される無効データ及び不
確定データのエンコーダ12への出力を阻止することが
できる。
から出力される無効データ及び不確定データのエンコー
ダ12への出力を阻止することができるので、エラーレ
ートの改善を図ることができるとともに、各制御信号C
Fの高周波数化によるA/D変換速度の高速化に有利で
ある。
具体化した第二の実施の形態のA/D変換器の動作を示
す。この実施の形態のA/D変換器の回路構成は、前記
第一の実施の形態と同様であり、制御信号S1〜S6に
よるコンパレータCP1〜CP4の出力信号Q1〜Q4
の選択のタイミングが異なる。
前記制御部11aにより生成され、クロック信号HCK
の立ち上がり後にクロック信号HKを立ち上げることに
より生成される。
に基づくオートゼロ動作のタイミングは、前記第一の実
施の形態と同様であり、制御信号S1〜S6の切り替わ
りタイミングが前記第一の実施の形態より制御信号CF
の1周期分早いタイミングとなっている。
P1〜CP4の初期化時の動作は、前記実施の形態と同
様である。次いで、制御信号CFの1周期後にコンパレ
ータCP1の制御信号C1,CZがHレベルとなって、
基準電圧VR1が入力された状態でオートゼロ動作が行わ
れる。
て、制御信号S2,S4,S6がHレベルとなる。する
と、コンパレータCP2,CP3,CP4の出力信号Q
2,Q3,Q4がエンコーダ12に出力される。このと
き、コンパレータCP2から基準電圧VR1とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
3から基準電圧VR2とアナログ入力信号Vinとの比較結
果が出力され、コンパレータCP4から基準電圧VR3と
アナログ入力信号Vinとの比較結果が出力される。この
状態は、コンパレータCP1のオートゼロ動作の開始か
ら、制御信号CFの2周期の間維持される。
ートゼロ動作に基づいて出力される無効データD1と、
その無効データD1に先立って出力される不確定データ
D2は、エンコーダ12には出力されない。
において比較動作からオートゼロ動作への移行時に発生
するスイッチングノイズ、あるいは各コンパレータの出
力ラッチ回路のホールド時間の不足により発生するもの
である。
制御信号CFの1周期後にコンパレータCP2の制御信
号C1,CZがHレベルとなって、基準電圧VR2が入力
された状態でオートゼロ動作が行われる。
信号S2がLレベルとなり、制御信号S1がHレベルと
なる。すると、コンパレータCP2の出力信号Q2に変
わってコンパレータCP1の出力信号Q1がエンコーダ
12に入力信号E1として出力される。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP3から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
4から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
ートゼロ動作時に制御信号CFに基づいて出力される無
効データD1及びその無効データD1に先立って出力さ
れる不確定データD2は、エンコーダ12には出力され
ない。
制御信号CFの1周期後にコンパレータCP3の制御信
号C1,CZがHレベルとなって、基準電圧VR3が入力
された状態でオートゼロ動作が行われる。
信号S4がLレベルとなり、制御信号S3がHレベルと
なる。すると、コンパレータCP3の出力信号Q3に変
わってコンパレータCP2の出力信号Q2がエンコーダ
12に入力信号E2として出力される。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP2から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
4から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
ートゼロ動作時に制御信号CFに基づいて出力される無
効データD1及びその無効データD1に先立って出力さ
れる不確定データD2は、エンコーダ12には出力され
ない。
制御信号CFの1周期後にコンパレータCP4の制御信
号C1,CZがHレベルとなって、基準電圧VRHが入力
された状態でオートゼロ動作が行われる。
信号S6がLレベルとなり、制御信号S5がHレベルと
なる。すると、コンパレータCP4の出力信号Q4に変
わってコンパレータCP3の出力信号Q3がエンコーダ
12に入力信号E3として出力される。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP2から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
3から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
RHによるオートゼロ動作から制御信号CFの1周期後
に、再びコンパレータCP4の制御信号C2,CZがH
レベルとなって、基準電圧VR3が入力された状態でオー
トゼロ動作が行われる。
ートゼロ動作時に制御信号CFに基づいて出力される無
効データD1及びその無効データD1に先立って出力さ
れる不確定データD2は、エンコーダ12には出力され
ない。
〜CP1において順次オートゼロ動作が行われ、このよ
うな動作が繰り返される。上記のように4つのコンパレ
ータCP1〜CP4及び制御部11bが動作するIAZ
方式のA/D変換器では、以下に示す作用効果を得るこ
とができる。
タの出力信号は、オートゼロ動作の開始から制御信号C
Fの2周期の間エンコーダ12に出力されることはな
く、同一の基準電圧で比較動作を行っている別のコンパ
レータの出力信号がエンコーダ12に出力されるので、
オートゼロ動作直後にコンパレータから出力される無効
データ及びその無効データに先立って出力される不確定
データのエンコーダ12への出力を阻止することができ
る。
ら出力される無効データ及び不確定データのエンコーダ
12への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号CF
の高周波数化によるA/D変換速度の高速化に有利であ
る。
/D変換器の回路構成は、前記第一の実施の形態と同様
であり、制御信号S1〜S6によるコンパレータCP1
〜CP4の出力信号の選択のタイミングが前記第一及び
第二の実施の形態と異なる。
前記制御部11aにより生成され、クロック信号HCK
の立ち上がり後にクロック信号HKを立ち上げ、クロッ
ク信号HCKの立ち下がりに先立ってクロック信号HK
を立ち下げることにより生成される。
ートゼロ動作の間隔は、前記第一及び第二の実施の形態
では制御信号CFの1周期分であるが、この実施の形態
では、2周期分とする。そして、いずれかのコンパレー
タのオートゼロ動作による無効データと、その無効デー
タに続いて出力される不確定データのエンコーダへの出
力を阻止した後、続いてオートゼロ動作が行われるコン
パレータの無効データ及びその無効データに先立って出
力される不確定データのエンコーダへの出力を阻止する
ように、制御信号S1〜S6を制御する。
て、各コンパレータのオートゼロ動作時に制御信号CF
に基づいて出力される無効データと、その無効データに
先立って出力される不確定データと、その無効データに
続いて出力される不確定データのエンコーダへの出力が
阻止される。
CP4及び制御部11aが動作するIAZ方式のA/D
変換器では、以下に示す作用効果を得ることができる。
(1)オートゼロ動作直後にコンパレータから出力され
る無効データと、その無効データの前後に出力される不
確定データのエンコーダへの出力を阻止することができ
る。
ら出力される無効データ及び不確定データのエンコーダ
12への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号の高
周波数化によるA/D変換速度の高速化に有利である。
具体化した第四の実施の形態のA/D変換器を示す。こ
のA/D変換器は、2ビットのデジタル出力信号D1,
D0を生成するために、5つのチョッパ型コンパレータ
CP1〜CP5が使用される。
Bには、アナログ入力電圧Vinが入力される。前記コン
パレータCP1の入力端子A1には基準電圧VR1が入力
され、入力端子A2には基準電圧VRLが入力される。
は基準電圧VR2が入力され、入力端子A2には基準電圧
VRLが入力される。前記コンパレータCP3の入力端子
A1には基準電圧VR3が入力され、入力端子A2には基
準電圧VR1が入力される。
は基準電圧VRHが入力され、入力端子A2には基準電圧
VR2が入力される。前記コンパレータCP5の入力端子
A1には基準電圧VRHが入力され、入力端子A2には基
準電圧VR3が入力される。
は、制御部11bで生成される制御信号S1に基づい
て、エンコーダ12に入力信号E1として入力されるか
否かが選択される。
は、制御部11bで生成される制御信号S3に基づい
て、エンコーダ12に入力信号E2として入力されるか
否かが選択される。
は、制御部11bで生成される制御信号S2,S5に基
づいて、エンコーダ12に入力信号E1若しくはE3と
して入力されるか否かが選択される。
は、制御部11bで生成される制御信号S4に基づい
て、エンコーダ12に入力信号E2として入力されるか
否かが選択される。
は、制御部11bで生成される制御信号S6に基づい
て、エンコーダ12に入力信号E3として入力されるか
否かが選択される。
制御部11bを図23に示す。この制御部11bは、5
つのコンパレータCP1〜CP5の出力信号Q1〜Q5
を制御する制御信号S1〜S6を制御するために、第一
及び第二の論理ブロック13a〜13i,14a〜14
iを9個ずつとし、第一の信号選択ブロック15a〜1
5hを8個とし、第三の論理ブロック16a〜16eを
5個として、同図に示すように構成した点においての
み、前記第一の実施の形態の制御部11aと相違する。
15eの出力信号N2〜N4が第二の信号選択ブロック
17a〜17cに出力され、第二の信号選択ブロック1
7a〜17cにより前記制御信号S1〜S6による選択
動作に相当する動作が行われ、コンパレータCP1〜C
P5の出力信号Q1〜Q5のうちの3つが出力信号E1
〜E3として出力される。
ンパレータCP1〜CP5の動作を図7に従って説明す
る。図7に示す制御信号S1〜S6,C1,C2,CZ
は、前記制御部11bで生成され、制御信号CFは制御
部11bから各コンパレータCP1〜CP5に供給され
るクロック信号CLKである。制御信号S1〜S6は、
クロック信号HCKの立ち上がりに先立ってクロック信
号HKを立ち上げることにより生成される。
レータCP1〜CP5で初期化が行われ、コンパレータ
CP1は制御信号C2,CZがHレベルとなって、基準
電圧VRLが入力された状態でオートゼロ動作が行われ
る。
RLが入力された状態でオートゼロ動作が行われ、コンパ
レータCP3では基準電圧VR1が入力された状態でオー
トゼロ動作が行われ、コンパレータCP4では基準電圧
VR2が入力された状態でオートゼロ動作が行われ、コン
パレータCP5では基準電圧VR3が入力された状態でオ
ートゼロ動作が行われる。
制御信号CZがLレベルとなると、各コンパレータCP
1〜CP5で比較動作が開始される。このとき、制御信
号S1〜S6はLレベルに維持されて、各コンパレータ
CP1〜CP5の出力信号Q1〜Q5はエンコーダ12
に出力されない。
レータCP1の制御信号C1,CZがHレベルとなっ
て、基準電圧VR1が入力された状態でオートゼロ動作が
行われる。
制御信号S2,S4,S6がHレベルとなる。すると、
コンパレータCP3,CP4,CP5の出力信号Q3,
Q4,Q5がエンコーダ12に出力される。このとき、
コンパレータCP3から基準電圧VR1とアナログ入力信
号Vinとの比較結果が出力され、コンパレータCP4か
ら基準電圧VR2とアナログ入力信号Vinとの比較結果が
出力され、コンパレータCP5から基準電圧VR3とアナ
ログ入力信号Vinとの比較結果が出力される。この状態
は、コンパレータCP1のオートゼロ動作後、制御信号
CFの2周期の間維持される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
次の制御信号CFの立ち上がりと同時にコンパレータC
P2の制御信号C1,CZがHレベルとなって、基準電
圧VR2が入力された状態でオートゼロ動作が行われる。
はなく、コンパレータCP1では比較動作を行っている
が、その出力信号Q1はエンコーダ12には出力されな
い。次いで、そのオートゼロ動作が終了して制御信号C
Fの1周期後に、制御信号S2がLレベルとなり、制御
信号S1がHレベルとなる。すると、コンパレータCP
3の出力信号Q3に変わってコンパレータCP1の出力
信号Q1がエンコーダ12に入力信号E1として出力さ
れる。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP4から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
5から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
次の制御信号CFの立ち上がりと同時にコンパレータC
P3の制御信号C1,CZがHレベルとなって、基準電
圧VR3が入力された状態でオートゼロ動作が行われる。
御信号CFの1周期後に、制御信号S4がLレベルとな
り、制御信号S3がHレベルとなる。すると、コンパレ
ータCP2の出力信号Q2がエンコーダ12に入力信号
E2として出力される。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP2から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
5から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
次の制御信号CFの立ち上がりと同時に、コンパレータ
CP4の制御信号C1,CZがHレベルとなって、基準
電圧VRHが入力された状態でオートゼロ動作が行われ
る。
御信号CFの1周期後に、制御信号S6がLレベルとな
り、制御信号S5がHレベルとなる。すると、コンパレ
ータCP5の出力信号Q5に変わってコンパレータCP
3の出力信号Q3がエンコーダ12に入力信号E3とし
て出力される。
圧VR1とアナログ入力信号Vinとの比較結果が出力さ
れ、コンパレータCP2から基準電圧VR2とアナログ入
力信号Vinとの比較結果が出力され、コンパレータCP
3から基準電圧VR3とアナログ入力信号Vinとの比較結
果が出力される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
次の制御信号CFの立ち上がりと同時に、コンパレータ
CP5の制御信号C1,CZがHレベルとなって、基準
電圧VRHが入力された状態でオートゼロ動作が行われ
る。
御信号CFの1周期後に、コンパレータCP5の制御信
号C2,CZがHレベルとなって、基準電圧VR3が入力
された状態でオートゼロ動作が行われる。
いので、引き続いてコンパレータCP1〜CP3の出力
信号Q1〜Q3がエンコーダ12に出力される。次い
で、コンパレータCP5の基準電圧VR3によるオートゼ
ロ動作後、次の制御信号CFの立ち上がりと同時に、コ
ンパレータCP4の制御信号C2,CZがHレベルとな
って、基準電圧VR2が入力された状態でオートゼロ動作
が行われる。このとき、制御信号S1〜S6に変化はな
いので、引き続いてコンパレータCP1〜CP3の出力
信号Q1〜Q3がエンコーダ12に出力される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
オートゼロ動作後、次の制御信号CFの立ち上がりと同
時に、コンパレータCP3の制御信号C2,CZがHレ
ベルとなって、基準電圧VR1が入力された状態でオート
ゼロ動作が行われる。
に、制御信号S6がHレベルとなり、制御信号S5がL
レベルとなる。すると、コンパレータCP3の出力信号
Q3に換えて、コンパレータCP5の出力信号Q5がエ
ンコーダ12に入力信号E3として入力される。また、
コンパレータCP1,CP2の出力信号Q1,Q2が引
き続いてエンコーダ12に入力信号E1,E2として入
力される。
ートゼロ動作後の制御信号CFに基づいて出力される無
効データD1及び不確定データD2は、エンコーダ12
には出力されない。
て順次オートゼロ動作が行われ、このような動作が繰り
返される。上記のように5つのコンパレータCP1〜C
P5が動作するIAZ方式のA/D変換器では、以下に
示す作用効果を得ることができる。
タの出力信号は、オートゼロ動作後制御信号CFの2周
期の間、同一の基準電圧で比較動作を行っている別のコ
ンパレータの出力信号に切り換えられるので、オートゼ
ロ動作直後にコンパレータから出力される無効データ及
び不確定データのエンコーダ12への出力を阻止するこ
とができる。
から出力される無効データ及び不確定データのエンコー
ダ12への出力を阻止することができるので、エラーレ
ートの改善を図ることができるとともに、各制御信号C
Fの高周波数化によるA/D変換速度の高速化に有利で
ある。
のうち、安定した比較状態にある3つのコンパレータの
出力信号を選択してエンコーダ12に入力するので、選
択されない2つのコンパレータの1つでオートゼロ動作
を行い、残る1つは比較状態でありながら、無効データ
及び不確定データを出力している状態とすることができ
る。
毎に各コンパレータCP1〜CP5で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた3つのコンパレータを確実に選択することがで
きるので、前記第一の実施の形態に比して各制御信号C
Fの高周波数化によるA/D変換速度の高速化において
さらに有利である。
1回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。
具体化した第五の実施の形態のA/D変換器の動作を示
す。この実施の形態のA/D変換器の回路構成は、前記
第四の実施の形態と同様であり、制御信号C1,C2,
CZによるオートゼロ動作のタイミングと、制御信号S
1〜S6によるコンパレータCP1〜CP5の出力信号
の選択のタイミングとが異なる。
前記制御部11bにより生成され、クロック信号HCK
の立ち下がり後にクロック信号HKを立ち下げることに
より生成される。
に基づく各コンパレータCP1〜CP5のオートゼロ動
作のタイミングは、前記第四の実施の形態と同様であ
り、制御信号S1〜S6の切り替わりタイミングが前記
第四の実施の形態より制御信号CFの1周期分早いタイ
ミングとなっている。
前記第四の実施の形態の関係は、前記第一の実施の形態
に対する第二の実施の形態と同様になる。このように構
成されたA/D変換器では、次に示す作用効果を得るこ
とができる。
タの出力信号は、オートゼロ動作の開始から制御信号C
Fの2周期の間、同一の基準電圧で比較動作を行ってい
る別のコンパレータの出力信号に切り換えられているの
で、オートゼロ動作直後にコンパレータから出力される
無効データ及びその無効データに先立って出力される不
確定データのエンコーダ12への出力を阻止することが
できる。
ら出力される無効データ及び不確定データのエンコーダ
12への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号CF
の高周波数化によるA/D変換速度の高速化に有利であ
る。
のうち、安定した比較状態にある3つのコンパレータの
出力信号を選択してエンコーダ12に入力するので、選
択されない2つのコンパレータの1つでオートゼロ動作
を行い、残る1つは比較状態でありながら、オートゼロ
動作にともなう無効データ及び不確定データを出力して
いる状態とすることができる。
毎に各コンパレータCP1〜CP5で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた3つのコンパレータを確実に選択することがで
きるので、前記第二の実施の形態に比して各制御信号C
Fの高周波数化によるA/D変換速度の高速化において
さらに有利である。
1回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。
具体化した第六の実施の形態のA/D変換器の動作を示
す。この実施の形態のA/D変換器の回路構成は、前記
第四の実施の形態と同様であり、制御信号C1,C2,
CZによるオートゼロ動作のタイミングと、制御信号S
1〜S6によるコンパレータCP1〜CP5の出力信号
の選択のタイミングとが異なる。
前記制御部11bにより生成され、クロック信号HCK
の立ち下がり後にクロック信号HKを立ち下げ、クロッ
ク信号HCKの立ち上がりに先立って、クロック信号H
Kを立ち上げることにより生成される。
に基づく各コンパレータCP1〜CP5のオートゼロ動
作のタイミングは、前記第四の実施の形態と同様であ
り、制御信号S1〜S6の切り替わりタイミングが前記
第四及び第五の実施の形態と異なる。
〜S6は、前記第五の実施の形態の制御信号S1の立ち
上がり及び制御信号S2の立ち下がりのタイミングを制
御信号CFの1周期分遅らせ、前記第五の実施の形態の
制御信号S3の立ち上がり及び制御信号S4の立ち下が
りのタイミングを制御信号CFの1周期分遅らせ、前記
第五の実施の形態の制御信号S5の立ち上がり及び制御
信号S6の立ち下がりのタイミングを制御信号CFの1
周期分遅らせたものである。
前記第四の実施の形態の関係は、前記第一の実施の形態
に対する第三の実施の形態と同様になる。このように構
成されたA/D変換器では、次に示す作用効果を得るこ
とができる。
から出力される無効データ及びその無効データの前後に
出力される不確定データのエンコーダ12への出力を阻
止することができる。
ら出力される無効データ及び不確定データのエンコーダ
12への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号CF
の高周波数化によるA/D変換速度の高速化に有利であ
る。
のうち、安定した比較状態にある3つのコンパレータの
出力信号を選択してエンコーダ12に入力するので、選
択されない2つのコンパレータの1つでオートゼロ動作
を行い、残る1つは比較状態でありながら、オートゼロ
動作にともなう無効データ及び不確定データを出力して
いる状態とすることができる。
毎に各コンパレータCP1〜CP5で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた3つのコンパレータを確実に選択することがで
きるので、前記第三の実施の形態に比して各制御信号C
Fの高周波数化によるA/D変換速度の高速化において
さらに有利である。
1回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。
を具体化した第七の実施の形態のA/D変換器を示す。
このA/D変換器は、2ビットのデジタル出力信号D
1,D0を生成するために、6つのチョッパ型コンパレ
ータCP1〜CP6が使用される。
Bには、アナログ入力電圧Vinが入力される。前記コン
パレータCP1の入力端子A1には基準電圧VR1が入力
され、入力端子A2には基準電圧VRLが入力される。
は基準電圧VR2が入力され、入力端子A2には基準電圧
VRLが入力される。前記コンパレータCP3の入力端子
A1には基準電圧VR3が入力され、入力端子A2には基
準電圧VRLが入力される。
は基準電圧VRHが入力され、入力端子A2には基準電圧
VR1が入力される。前記コンパレータCP5の入力端子
A1には基準電圧VRHが入力され、入力端子A2には基
準電圧VR2が入力される。
は基準電圧VRHが入力され、入力端子A2には基準電圧
VR3が入力される。前記コンパレータCP1の出力信号
Q1は、制御信号S1に基づいて、エンコーダ12に入
力信号E1として入力されるか否かが選択される。
は、制御信号S3に基づいて、エンコーダ12に入力信
号E2として入力されるか否かが選択される。前記コン
パレータCP3の出力信号Q3は、制御信号S5に基づ
いて、エンコーダ12に入力信号E3として入力される
か否かが選択される。
は、制御信号S2に基づいて、エンコーダ12に入力信
号E1として入力されるか否かが選択される。前記コン
パレータCP5の出力信号Q5は、制御信号S4に基づ
いて、エンコーダ12に入力信号E2として入力される
か否かが選択される。
は、制御信号S6に基づいて、エンコーダ12に入力信
号E3として入力されるか否かが選択される。前記制御
信号S1〜S6は、制御部11cで生成される。
1〜S6のタイミングで制御した場合の動作を示す。こ
の制御信号S1〜S6は、初期動作時を除いて制御信号
S1,S4が相補信号となり、制御信号S2,S5が相
補信号となり、制御信号S3,S6が相補信号となる。
ロ動作は、前記第四〜第六の実施の形態と同様に、各コ
ンパレータCP1〜CP6の制御信号C1,C2,CZ
に基づいて、制御信号CFの立ち上がり毎に各コンパレ
ータCP1〜CP6において順次行われる。
次に示す作用効果を得ることができる。 (1)オートゼロ動作直後にコンパレータから出力され
る無効データ及びその無効データの前後に出力される不
確定データのエンコーダ12への出力を阻止することが
できる。
ら出力される無効データ及び不確定データのエンコーダ
12への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号CF
の高周波数化によるA/D変換速度の高速化に有利であ
る。
のうち、安定した比較状態にある3つのコンパレータの
出力信号を選択してエンコーダ12に入力するので、選
択されない3つのコンパレータの1つでオートゼロ動作
を行い、残る2つは比較状態でありながら、オートゼロ
動作にともなう無効データ及び不確定データを出力して
いる状態とすることができる。
毎に各コンパレータCP1〜CP6で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた3つのコンパレータから安定した出力信号を得
ることができるので、前記第六の実施の形態に比して各
制御信号CFの高周波数化によるA/D変換速度の高速
化においてさらに有利である。
1回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。
を具体化した第八の実施の形態のA/D変換器の動作を
示す。この実施の形態のA/D変換器の回路構成は、前
記第四の実施の形態と同様であり、制御信号C1,C
2,CZによるオートゼロ動作のタイミングと、制御信
号S1〜S6によるコンパレータCP1〜CP5の出力
信号の選択のタイミングとが異なる。
御信号S1〜S6は、制御信号S1,S3が同一の信号
であり、制御信号S2,S4が同一の信号である。そし
て、制御信号S1,S2の組と、制御信号S3,S4の
組と、制御信号S5,S6の組はそれぞれ相補信号であ
ることから、その原信号である前記第一の信号選択ブロ
ック15の出力信号Nが2種類となっている。すなわ
ち、この実施の形態の制御部11bでは、前記第四の実
施の形態の制御部11bより少ない種類の前記出力信号
Nが生成されるようになっている。
いて、制御信号C1,C2,CZによるオートゼロ動作
のタイミングは、前記第四の実施の形態と同様である。
そして、コンパレータCP2のオートゼロ動作のタイミ
ングは、コンパレータCP1と同様で、コンパレータC
P4のオートゼロ動作のタイミングは、コンパレータC
P3と同様である。
作は、前記第四の実施の形態と同様となる。そして、コ
ンパレータCP2の動作は、コンパレータCP1と同様
となり、コンパレータCP4の動作は、コンパレータC
P3と同様となる。
次に示す作用効果を得ることができる。 (1)オートゼロ動作を行ったコンパレータの出力信号
は、オートゼロ動作後制御信号CFの2周期の間、同一
の基準電圧で比較動作を行っている別のコンパレータの
出力信号に切り換えられるので、オートゼロ動作直後に
コンパレータから出力される無効データ及び不確定デー
タのエンコーダ12への出力を阻止することができる。
から出力される無効データ及び不確定データのエンコー
ダ12への出力を阻止することができるので、エラーレ
ートの改善を図ることができるとともに、各制御信号C
Fの高周波数化によるA/D変換速度の高速化に有利で
ある。
のうち、安定した比較状態にある3つのコンパレータの
出力信号を選択してエンコーダ12に入力するので、選
択されない2つのコンパレータでオートゼロ動作を行わ
せたり、比較状態でありながら、無効データ及び不確定
データを出力している状態とすることができる。
P5で順次オートゼロ動作を行っても、オートゼロ動作
中のコンパレータ及び無効データ及び不確定データを出
力しているコンパレータを除いた3つのコンパレータを
確実に選択することができるので、前記第一の実施の形
態に比して各制御信号CFの高周波数化によるA/D変
換速度の高速化においてさらに有利である。
1回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。 (6)制御部11bは、2種類の出力信号Nを生成でき
ればよいため、前記第四の実施の形態の制御部11bよ
り例えば第一の信号選択ブロック15の数等を少なくす
ることができる。また、制御部11bは、制御信号C
1,C2,CZをそれぞれ3種類生成できればよいた
め、前記第四の実施の形態の制御部11bより例えば制
御信号C1,C2を生成する信号生成回路(図21参
照)の数等を少なくすることができる。従って、回路規
模の縮小化を図ることができるとともに、低消費電力化
を図ることができる。
てもよい。 ・第八の実施の形態で記載したように、前記制御部11
を、A/D変換器に備えられる多数のコンパレータのう
ち、少なくとも2つのコンパレータに同様の動作を行な
わせるように適宜変更してもよい。例えば、前記第七の
実施の形態において、コンパレータCP2,CP3の動
作をコンパレータCP1の動作と同様とし、コンパレー
タCP5,CP6の動作をコンパレータCP4の動作と
同様としてもよい。このようにすれば、第七の実施の形
態に記載の効果と同様の効果を得ることができるととも
に、制御信号S1〜S6の原信号である出力信号Nを2
種類とすることができる。従って、回路規模の縮小化を
図ることができるとともに、低消費電力化を図ることが
できる。
ータの制御信号CZに基づいて出力ラッチ回路への制御
信号CFの入力を停止することにより、オートゼロ動作
時の出力ラッチ回路の動作を停止させるようにしてもよ
い。このようにすれば、オートゼロ動作時の出力ラッチ
回路の無用なラッチ動作を停止させて、出力ラッチ回路
の消費電力を低減することができる。
レートの改善を図りながら、動作速度を向上させ得るI
AZ方式のA/D変換器を提供することができる。
る。
形図である。
形図である。
形図である。
形図である。
形図である。
形図である。
である。
る。
る。
波形図である。
である。
波形図である。
形図である。
図である。
すタイミング波形図である。
すタイミング波形図である。
Claims (8)
- 【請求項1】 入力された基準電圧に基づくオートゼロ
動作と、オートゼロ動作時に入力された基準電圧とアナ
ログ入力信号とを比較する比較動作とを行い、1回のオ
ートゼロ動作に続いて複数回の比較動作を行う複数のチ
ョッパ型のコンパレータと、 前記複数のコンパレータのオートゼロ動作を順次行うよ
うに制御するとともに、該コンパレータの比較動作及び
オートゼロ動作のタイミングと、比較動作時の基準電圧
の設定を制御するとともに、前記各コンパレータの出力
信号のうち、オートゼロ動作を行っていないコンパレー
タの出力信号を選択して出力する制御部と、 前記制御部を介して入力されるコンパレータの出力信号
に基づいて、デジタル信号を生成して出力するエンコー
ダとを備えた並列型のA/D変換器であって、 前記制御部には、前記各コンパレータのオートゼロ動作
の前後の比較動作に基づいて出力される出力信号の少な
くともいずれかを、同一の基準電圧で比較動作を行って
いる他のコンパレータの出力信号に切り換えて出力する
信号選択部を備えたことを特徴とするA/D変換器。 - 【請求項2】 前記信号選択部は、各コンパレータのオ
ートゼロ動作に続く比較動作の出力信号を、同一の基準
電圧で比較動作を行っている他のコンパレータの出力信
号に一定期間切り換えて出力することを特徴とする請求
項1記載のA/D変換器。 - 【請求項3】 前記信号選択部は、各コンパレータのオ
ートゼロ動作に先立つ比較動作の出力信号を、同一の基
準電圧で比較動作を行っている他のコンパレータの出力
信号に一定期間切り換えて出力することを特徴とする請
求項1記載のA/D変換器。 - 【請求項4】 前記信号選択部は、各コンパレータのオ
ートゼロ動作に先立つ比較動作の出力信号と、オートゼ
ロ動作に続く比較動作の出力信号を、同一の基準電圧で
比較動作を行っている他のコンパレータの出力信号に一
定期間切り換えて出力することを特徴とする請求項1記
載のA/D変換器。 - 【請求項5】 前記コンパレータの数は、nビットのデ
ジタル信号を生成するために必要な(2n −1)個に1
個加えた数としたことを特徴とする請求項1乃至4のい
ずれかに記載のA/D変換器。 - 【請求項6】 前記コンパレータの数は、nビットのデ
ジタル信号を生成するために必要な(2n −1)個に2
個以上加えた数としたことを特徴とする請求項1乃至4
のいずれかに記載のA/D変換器。 - 【請求項7】 前記制御部は、少なくとも2つのコンパ
レータのオートゼロ動作と、それに続く比較動作とを同
時に行なうように制御することを特徴とする請求項6に
記載のA/D変換器。 - 【請求項8】 前記コンパレータは、オートゼロ動作時
に出力ラッチ回路の信号取り込み動作及びラッチ動作を
停止することを特徴とする請求項1乃至7のいずれかに
記載のA/D変換器。
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JPH11145832A true JPH11145832A (ja) | 1999-05-28 |
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-
1998
- 1998-04-16 JP JP10664598A patent/JP3992830B2/ja not_active Expired - Fee Related
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