JPH11145832A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】エラーレートの改善を図りながら、動作速度を
向上させ得るＩＡＺ方式のＡ／Ｄ変換器を提供する。 【解決手段】制御部１１は、コンパレータＣＰのオート
ゼロ動作を順次行うように制御し、コンパレータＣＰの
比較動作及びオートゼロ動作のタイミングと、比較動作
時の基準電圧ＶR の設定を制御し、各コンパレータＣＰ
の出力信号Ｑのうち、オートゼロ動作を行っていないコ
ンパレータの出力信号を選択して出力する。制御部１１
には、各コンパレータＣＰのオートゼロ動作の前後の比
較動作に基づいて出力される出力信号の少なくともいず
れかを、同一の基準電圧ＶR で比較動作を行っている他
のコンパレータＣＰの出力信号に切り換えてエンコーダ
１２に出力する信号選択部Ｓが備られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ信号を
デジタル信号に変換するＡ／Ｄ変換器に関するものであ
る。

【０００２】近年、Ａ／Ｄ変換器は種々の電子機器に使
用され、そのＡ／Ｄ変換速度の高速化が益々要請されて
いる。高速動作に有利な並列型Ａ／Ｄ変換器は、主にア
ナログ入力信号とアナログ基準電圧とを比較する複数の
コンパレータ部と、そのコンパレータの出力信号を複数
ビットのデジタル信号に変換するエンコーダ部とから構
成される。そして、Ａ／Ｄ変換速度の高速化を図るため
に、コンパレータ部及びエンコーダ部の動作速度を高速
化し、かつエラーレートを低減することが必要となって
いる。

【０００３】

【従来の技術】Ａ／Ｄ変換器の一種類である並列型Ａ／
Ｄ変換器は、そのＡ／Ｄ変換速度において、他の形式の
Ａ／Ｄ変換器に対し優れている。図２６は、並列型Ａ／
Ｄ変換器の第一の従来例を示し、２ビット出力のＡ／Ｄ
変換器を示す。

【０００４】高電位側基準電圧ＶRHと、低電位側基準電
圧ＶRLとの間には、４本の抵抗Ｒが直列に接続されてい
る。前記抵抗Ｒは、両端に位置する抵抗の抵抗値がその
他の抵抗の抵抗値の１／２に設定されている。

【０００５】前記各抵抗Ｒ間は、３個のコンパレータＣ
Ｍ１〜ＣＭ３の一方の入力端子にそれぞれ接続されてい
る。従って、各コンパレータＣＭ１〜ＣＭ３には、前記
基準電圧ＶRH，ＶRLを前記抵抗Ｒで抵抗分割した基準電
圧ＶR1〜ＶR3がそれぞれ入力される。

【０００６】前記コンパレータＣＭ１〜ＣＭ３の他方の
入力端子にはアナログ入力信号Ｖinがそれぞれ入力され
る。各コンパレータＣＭ１〜ＣＭ３はそれぞれ前記基準
電圧ＶR1〜ＶR3と、アナログ入力信号Ｖinとを比較す
る。

【０００７】そして、前記各コンパレータＣＭ１〜ＣＭ
３はアナログ入力信号Ｖinの電位が基準電圧ＶR1〜ＶR3
より高いとき、Ｈレベルの出力信号ＳＧ１〜ＳＧ３を出
力する。また、アナログ入力信号Ｖinの電位が基準電圧
ＶR1〜ＶR3より低いとき、Ｌレベルの出力信号ＳＧ１〜
ＳＧ３を出力する。

【０００８】従って、例えばアナログ入力信号Ｖinの電
位が基準電圧ＶR2より高く、基準電圧ＶR3より低いと、
コンパレータＣＭ１〜ＣＭ３の出力信号は、出力信号Ｓ
Ｇ１，ＳＧ２がＨレベルとなり、出力信号ＳＧ３がＬレ
ベルとなる。このような出力信号ＳＧ１〜ＳＧ３は、ア
ナログ入力信号Ｖinより低い基準電圧が入力されるコン
パレータの出力信号はＨレベルとなり、アナログ入力信
号Ｖinより高い基準電圧が入力されるコンパレータの出
力信号はＬレベルとなるサーモメータコードとなる。

【０００９】前記コンパレータＣＭ１〜ＣＭ３の出力信
号ＳＧ１〜ＳＧ３は、エンコーダ部３に出力される。そ
して、前記コンパレータＣＭ１〜ＣＭ３及びエンコーダ
部３の動作タイミングは制御回路４により制御され、エ
ンコーダ部３から２ビットのデジタル出力信号Ｄ０，Ｄ
１が出力される。

【００１０】前記コンパレータＣＭ１〜ＣＭ３はチョッ
パ型コンパレータで構成される。ＣＭＯＳ構成のコンパ
レータでは、ＭＯＳトランジスタの特性のばらつきによ
り、コンパレータ毎に入力オフセット電圧が異なるた
め、このようなコンパレータを使用して、並列型Ａ／Ｄ
変換器を構成した場合には、入力オフセット電圧の誤差
により、各コンパレータの比較結果に十分な精度が得ら
れない。従って、トランジスタのばらつきに関わらず変
換精度を確保するためにチョッパ型コンパレータが使用
される。

【００１１】前記コンパレータＣＭ１〜ＣＭ３の具体的
構成を図２７に従って説明する。前記アナログ入力信号
Ｖinと基準電圧ＶR が入力される入力端子は、それぞれ
スイッチ回路ＳＷ１，ＳＷ２を介して容量１の一方の入
力端子であるノードＮ１に接続される。前記スイッチ回
路ＳＷ１，ＳＷ２は、前記制御回路４から出力される制
御信号Ｃ１，ＣＺバーに基づいて開閉制御され、制御信
号Ｃ１，ＣＺバーがＨレベルとなると導通する。

【００１２】前記容量１の他方の端子であるノードＮ２
は、インバータ回路２ａの入力端子に接続され、同イン
バータ回路２ａの入出力端子はスイッチ回路ＳＷ３を介
して接続される。前記スイッチ回路ＳＷ３は前記制御信
号ＣＺバーの反転信号である制御信号ＣＺに基づいて開
閉制御され、同制御信号ＣＺがＨレベルとなると導通す
る。

【００１３】そして、スイッチ回路ＳＷ３が導通する
と、インバータ回路２ａの入出力端子がそのインバータ
回路２ａのしきい値にリセットされるオートゼロ動作が
行われる。

【００１４】前記インバータ回路２ａの出力端子は、イ
ンバータ回路２ｂ及びスイッチ回路ＳＷ４を介してイン
バータ回路２ｃの入力端子に接続される。前記スイッチ
回路ＳＷ４は制御信号ＣＦバーに基づいて開閉制御さ
れ、同制御信号ＣＦバーがＨレベルとなると導通する。

【００１５】前記インバータ回路２ｃの出力信号はイン
バータ回路２ｅで反転されて、出力信号ＯＵＴとして出
力される。また、前記インバータ回路２ｃの出力信号は
インバータ回路２ｄ及びスイッチ回路ＳＷ５を介して、
同インバータ回路２ｃに入力される。

【００１６】前記スイッチ回路ＳＷ５は前記制御信号Ｃ
Ｆバーを反転させた制御信号ＣＦに基づいて開閉制御さ
れ、同制御信号ＣＦがＨレベルとなると導通する。上記
のように構成されたチョッパ型コンパレータの動作を図
２８に従って説明する。

【００１７】制御信号ＣＺバー，ＣＦバーは、制御信号
Ｃ１の反転信号として入力される。まず制御信号Ｃ１が
Ｈレベル、制御信号ＣＺバーがＬレベルとなると、スイ
ッチ回路ＳＷ１，ＳＷ３が導通し、スイッチ回路ＳＷ２
が不導通となる。

【００１８】すると、ノードＮ２はオートゼロ動作によ
りインバータ回路２ａのしきい値にリセットされ、容量
１に充電電流が流れてノードＮ１が基準電圧ＶR レベル
となる。

【００１９】次いで、制御信号Ｃ１がＬレベル、制御信
号ＣＺバー，ＣＦバーがＨレベルとなると、スイッチ回
路ＳＷ１，ＳＷ３が不導通となり、スイッチ回路ＳＷ
２，ＳＷ４が導通する。

【００２０】すると、アナログ入力信号Ｖinと基準電圧
ＶR との比較動作が行われ、アナログ入力信号Ｖinの電
位が基準電圧ＶR より高いと、容量１による容量結合に
より、ノードＮ２がインバータ回路２ａのしきい値より
高くなる。また、アナログ入力信号Ｖinの電位が基準電
圧ＶR より低いと、ノードＮ２がインバータ回路２ａの
しきい値より低くなる。

【００２１】このとき、スイッチ回路ＳＷ４は導通して
いるので、インバータ回路２ａの出力信号はインバータ
回路２ｂ及びスイッチ回路ＳＷ４を介してインバータ回
路２ｃに入力される。そして、インバータ回路２ｃの出
力信号は、インバータ回路２ｅを介して出力信号ＯＵＴ
として出力される。

【００２２】次いで、再び制御信号Ｃ１がＨレベル、制
御信号ＣＺバー，ＣＦバーがＬレベルとなると、ノード
Ｎ１は基準電圧ＶR レベルにリセットされ、ノードＮ２
はインバータ回路２ａのオートゼロ動作によりインバー
タ回路２ａのしきい値にリセットされる。

【００２３】このとき、スイッチ回路ＳＷ５が導通し
て、インバータ回路２ｃ，２ｄでラッチ回路が構成さ
れ、出力信号ＯＵＴがラッチされる。次いで、制御信号
Ｃ１，ＣＺバー，ＣＦバーが切り換わると、再びアナロ
グ入力信号Ｖinと基準電圧ＶR との比較動作が行われ、
上記動作が繰り返される。

【００２４】このようなチョッパ型コンパレータでは、
オートゼロ動作と比較動作の繰り返しにより、インバー
タ回路２ａのしきい値のばらつきに関わらず、アナログ
入力信号Ｖinと基準電圧ＶR との比較を精度よく行うこ
とができる。

【００２５】従って、コンパレータＣＭ１〜ＣＭ３にこ
のようなチョッパ型コンパレータを使用することによ
り、ＭＯＳトランジスタの特性のばらつきに影響されな
いＡ／Ｄ変換精度が得られる。

【００２６】しかし、上記のようなチョッパ型コンパレ
ータでは、ノードＮ２をインバータ回路２ａのしきい値
にリセットし、かつノードＮ１を基準電圧ＶR レベルと
するオートゼロ動作と、基準電圧ＶR とアナログ入力信
号Ｖinとを比較する比較動作とが交互に繰り返される。

【００２７】すると、変換動作時間のうち半分の時間が
オートゼロ動作に費やされるため、変換速度が遅くな
る。また、制御信号Ｃ１，ＣＺ，ＣＺバー、ＣＦ，ＣＦ
バーの周波数を高くして、動作速度の高速化を図ると、
オートゼロ動作及び容量１を介した比較動作が制御信号
に追随できなくなる。従って、制御信号Ｃ１，ＣＺ，Ｃ
Ｚバー、ＣＦ，ＣＦバーの周波数を高くしてＡ／Ｄ変換
速度を高速化することは容易ではないという問題点があ
る。

【００２８】また、デジタル出力信号のビット数を増加
させるためにコンパレータの数を増やすと、オートゼロ
動作時には基準電圧ＶR と各コンパレータの容量Ｃ１と
の間で同時に充放電電流が流れるとともに、各コンパレ
ータのインバータ回路２ａの入出力端子が同時にしきい
値にリセットされるため、各インバータ回路２ａに同時
に貫通電流が流れる。そして、比較動作時にはアナログ
入力信号Ｖinと各容量１との間で同時に充放電電流が流
れる。

【００２９】従って、基準電圧ＶR 、アナログ入力信号
Ｖin及び電源にノイズが生じやすく、このノイズにより
誤動作が発生しやすいという問題点がある。上記のよう
なチョッパ型コンパレータの変換速度を高速化するため
に、制御信号Ｃ１，ＣＺ，ＣＺバー，ＣＦ，ＣＦバーを
図２９に示すタイミングで制御することが提案されてい
る。

【００３０】すなわち、オートゼロ動作を行った後、制
御信号Ｃ１，ＣＺ，ＣＺバーを比較動作状態に保持し、
制御信号ＣＦ，ＣＦバーを複数回反転させて、例えばア
ナログ入力信号ＶA ，ＶB をサンプリングすることによ
り、１回のオートゼロ動作に基づいて複数回の比較動作
を行う。これは、オートゼロ動作時に容量１に蓄えられ
た電荷が抜けない限り、複数回の比較動作を行うことも
可能であることによる。このような動作により、オート
ゼロ動作に要する時間に対して、比較動作を行う時間の
割合を大きくして、変換速度を向上させることが可能と
なる。

【００３１】しかし、依然として全コンパレータで同時
にオートゼロ動作を行うために、オートゼロ動作を行う
ために独立した時間が必要となるとともに、オートゼロ
動作時に発生するノイズを抑制することはできない。ま
た、連続して行う比較動作の回数にも限界があるという
問題点がある。

【００３２】一方、特開平０８−２９３７９５号公報に
はこれらの諸問題を解決するＩＡＺ（Interleaved Auto
-Zero ）方式のＡ／Ｄ変換器が提案されている。このＡ
／Ｄ変換器では、例えば２ビットのデジタル出力信号Ｄ
１，Ｄ０を得るために、４個のチョッパ型コンパレータ
が使用される。

【００３３】その４個のコンパレータのうちの１個が順
次選択されてオートゼロ動作が行われ、異なる基準電圧
でそれぞれオートゼロ動作が行われた３個のコンパレー
タで比較動作が行われる。そして、各コンパレータでは
１回のオートゼロ動作に基づいて複数回の比較動作が行
われ、比較動作を行ったコンパレータの出力信号に基づ
いて、エンコーダにより２ビットのデジタル出力信号が
Ｄ１，Ｄ０が生成される。

【００３４】このようなＡ／Ｄ変換器では、オートゼロ
動作と比較動作とが並行して行われるため、動作速度を
高速化することが可能となる。また、各コンパレータの
オートゼロ動作が同時に行われることはないので、オー
トゼロ動作に起因して発生するノイズを抑制することが
可能となる。

【００３５】

【発明が解決しようとする課題】ところが、上記のよう
なＩＡＺ方式で動作するチョッパ型コンパレータを使用
したＡ／Ｄ変換器では、各コンパレータが比較動作から
オートゼロ動作に移行する際に発生するスイッチングノ
イズにより、オートゼロ動作に移行する直前の比較動作
に誤動作が生じることがある。

【００３６】また、各コンパレータがオートゼロ動作か
ら比較動作に移行する際に発生するスイッチングノイズ
により、オートゼロ動作から比較動作に移行した直後の
比較動作に誤動作が生じることがある。

【００３７】また、各コンパレータが比較動作からオー
トゼロ動作に移行する際に、オートゼロ動作に移行する
直前の比較結果をラッチして出力するためのタイミング
マージンを十分に確保することができず、比較結果の出
力動作に誤動作が生じることがある。

【００３８】また、各コンパレータがオートゼロ動作か
ら比較動作に移行する際に、比較動作に移行した直後の
比較結果は、基準電圧からアナログ入力信号への切り換
えに対するコンパレータ自身の応答速度の限界により、
十分な精度が得られないことがある。

【００３９】そして、これらの不具合は、Ａ／Ｄ変換器
の動作速度を向上させるために、各コンパレータを高速
で動作させるほど顕著に表れて、Ａ／Ｄ変換器のエラー
レートを悪化させるという問題点がある。

【００４０】この発明の目的は、エラーレートの改善を
図りながら、動作速度を向上させ得るＩＡＺ方式のＡ／
Ｄ変換器を提供することにある。

【００４１】

【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、複数のチョッパ型のコン
パレータＣＰは、入力された基準電圧ＶR に基づくオー
トゼロ動作と、オートゼロ動作時に入力された基準電圧
ＶR とアナログ入力信号Ｖinとを比較する比較動作とを
行い、１回のオートゼロ動作に続いて複数回の比較動作
を行う。制御部１１は、前記複数のコンパレータＣＰの
オートゼロ動作を順次行うように制御するとともに、該
コンパレータＣＰの比較動作及びオートゼロ動作のタイ
ミングと、比較動作時の基準電圧ＶR の設定を制御する
とともに、前記各コンパレータＣＰの出力信号Ｑのう
ち、オートゼロ動作を行っていないコンパレータの出力
信号を選択して出力する。エンコーダ１２は、前記制御
部１１を介して入力されるコンパレータＣＰの出力信号
Ｑに基づいて、デジタル信号Ｄｎを生成して出力する。
前記制御部１１には、前記各コンパレータＣＰのオート
ゼロ動作の前後の比較動作に基づいて出力される出力信
号の少なくともいずれかを、同一の基準電圧ＶR で比較
動作を行っている他のコンパレータＣＰの出力信号に切
り換えて前記エンコーダ１２に出力する信号選択部Ｓが
備られる。

【００４２】請求項２では、前記信号選択部は、各コン
パレータのオートゼロ動作に続く比較動作の出力信号
を、同一の基準電圧で比較動作を行っている他のコンパ
レータの出力信号に一定期間切り換えて出力する。

【００４３】請求項３では、前記信号選択部は、各コン
パレータのオートゼロ動作に先立つ比較動作の出力信号
を、同一の基準電圧で比較動作を行っている他のコンパ
レータの出力信号に一定期間切り換えて出力する。

【００４４】請求項４では、前記信号選択部は、各コン
パレータのオートゼロ動作に先立つ比較動作の出力信号
と、オートゼロ動作に続く比較動作の出力信号を、同一
の基準電圧で比較動作を行っている他のコンパレータの
出力信号に一定期間切り換えて出力する。

【００４５】請求項５では、前記コンパレータの数は、
ｎビットのデジタル信号を生成するために必要な（２n
−１）個に１個加えた数とした。請求項６では、前記コ
ンパレータの数は、ｎビットのデジタル信号を生成する
ために必要な（２n −１）個に２個以上加えた数とし
た。

【００４６】請求項７では、前記制御部は、少なくとも
２つのコンパレータのオートゼロ動作と、それに続く比
較動作とを同時に行なうように制御する。請求項８で
は、前記コンパレータは、オートゼロ動作時に出力ラッ
チ回路の信号取り込み動作及びラッチ動作が停止され
る。 （作用）請求項１では、オートゼロ動作を行ったコンパ
レータにおいて、オートゼロ動作の前後の比較動作に基
づいて出力される出力信号が、同一の基準電圧で比較動
作を行っている他のコンパレータの出力信号に切り換え
られるので、オートゼロ動作の前後の比較動作に基づい
て出力される不確定データは、エンコーダには入力され
ない。

【００４７】請求項２では、各コンパレータのオートゼ
ロ動作に続く比較動作の出力信号が、同一の基準電圧で
比較動作を行っている他のコンパレータの出力信号に一
定期間切り換えられるので、オートゼロ動作後の比較動
作に基づいて出力される不確定データは、エンコーダに
は入力されない。

【００４８】請求項３では、各コンパレータのオートゼ
ロ動作に先立つ比較動作の出力信号が、同一の基準電圧
で比較動作を行っている他のコンパレータの出力信号に
一定期間切り換えられるので、オートゼロ動作に先立つ
比較動作に基づいて出力される不確定データは、エンコ
ーダには入力されない。

【００４９】請求項４では、各コンパレータのオートゼ
ロ動作に先立つ比較動作の出力信号と、オートゼロ動作
に続く比較動作の出力信号が、同一の基準電圧で比較動
作を行っている他のコンパレータの出力信号に一定期間
切り換えられるので、オートゼロ動作の前後の比較動作
に基づいて出力される不確定データは、エンコーダには
入力されない。

【００５０】請求項５では、（２n −１）個のコンパレ
ータの比較動作に基づく出力信号がエンコーダに入力さ
れてｎビットのデジタル信号が生成され、、残りのコン
パレータの出力信号は、オートゼロ動作直後若しくはオ
ートゼロ動作直前の比較結果に基づく出力信号となる。

【００５１】請求項６では、（２n −１）個のコンパレ
ータの比較動作に基づく出力信号がエンコーダに入力さ
れ、残りのコンパレータは、オートゼロ動作時の出力信
号と、オートゼロ動作直後及びオートゼロ動作直前の比
較結果に基づく出力信号の少なくともいずれかとなる。

【００５２】請求項７では、少なくとも２つのコンパレ
ータのオートゼロ動作と、それに続く比較動作とが同時
に行われるため、それらの動作を制御するための各制御
信号の種類がそれぞれ減少される。

【００５３】請求項８では、オートゼロ動作時にコンパ
レータの出力ラッチ回路の信号取り込み動作及びラッチ
動作が停止されて、出力ラッチ回路の消費電流が低減さ
れる。

【００５４】

【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化した第一の実施の形態のＡ／Ｄ変換器を
示す。このＡ／Ｄ変換器は、アナログ入力信号Ｖinを２
ビットのデジタル出力信号Ｄ１，Ｄ０に変換するため
に、４個のチョッパ型コンパレータＣＰ１〜ＣＰ４を使
用するＩＡＺ方式のＡ／Ｄ変換器である。

【００５５】高電位側基準電圧ＶRHと、低電位側基準電
圧ＶRLとの間には、４本の抵抗Ｒが直列に接続されてい
る。前記抵抗Ｒは、両端に位置する抵抗の抵抗値がその
他の抵抗の抵抗値の１／２に設定されている。従って、
前記基準電圧ＶRH，ＶRLを前記抵抗Ｒで抵抗分割した基
準電圧ＶR1〜ＶR3が生成される。

【００５６】前記コンパレータＣＰ１〜ＣＰ４の入力端
子Ｂには、アナログ入力信号Ｖinがそれぞれ入力され
る。また、前記コンパレータＣＰ１〜ＣＰ４には基準電
圧を入力するための２つの入力端子Ａ１，Ａ２がそれぞ
れ設けられる。

【００５７】前記コンパレータＣＰ１の入力端子Ａ２に
は前記基準電圧ＶRLが入力され、入力端子Ａ１には前記
基準電圧ＶR1が入力される。前記コンパレータＣＰ２の
入力端子Ａ２には前記基準電圧ＶR1が入力され、入力端
子Ａ１には前記基準電圧ＶR2が入力される。

【００５８】前記コンパレータＣＰ３の入力端子Ａ２に
は前記基準電圧ＶR2が入力され、入力端子Ａ１には前記
基準電圧ＶR3が入力される。前記コンパレータＣＰ４の
入力端子Ａ２には前記基準電圧ＶR3が入力され、入力端
子Ａ１には前記基準電圧ＶRHが入力される。

【００５９】前記コンパレータＣＰ１〜ＣＰ４の具体的
構成を図３に示す。このコンパレータＣＰ１〜ＣＰ４は
入力端子Ａ１，Ａ２に入力される基準電圧を選択するた
めに制御信号Ｃ１，Ｃ２で開閉されるスイッチ回路を設
けたこと以外は、前記従来例のチョッパ型コンパレータ
と同様である。

【００６０】前記コンパレータＣＰ１〜ＣＰ４の出力信
号Ｑ１〜Ｑ４は、制御部１１ａに出力される。前記制御
部１１は、前記コンパレータＣＰ１〜ＣＰ４のうち、い
ずれか３つを選択して比較動作を行わせ、残りの１つに
オートゼロ動作を行わせる。そして、コンパレータＣＰ
１〜ＣＰ４のうち、選択したコンパレータの出力信号Ｑ
を信号選択回路で選択して出力信号Ｅ１〜Ｅ３としてエ
ンコーダ１２に出力する。なお、図２に示す信号選択回
路はＨレベルの選択信号Ｓ１〜Ｓ６に基づいて導通する
スイッチとして概略的に示す。

【００６１】前記エンコーダ１２は、制御部１１ａから
出力されたサーモメータコードに基づいて２ビットのデ
ジタル出力信号Ｄ１，Ｄ０を生成して出力する。前記制
御部１１ａの具体的構成を図１２に従って説明する。第
一の論理ブロック１３ａ〜１３ｈは、図１４に示すよう
に、入力信号が入力される入力端子Ｉと、リセット信号
入力端子ＲＥＳと、クロック信号入力端子ＣＫと、出力
端子Ｏとを備え、ＮＡＮＤ回路と、インバータ回路と、
クロック信号入力端子ＣＫに入力されるクロック信号で
開閉されるスイッチ回路Ｓ，ＸＳとから構成される。

【００６２】前記スイッチ回路Ｓはクロック信号ＣＫが
Ｈレベルとなったとき導通し、前記スイッチ回路ＸＳは
クロック信号ＣＫがＬレベルとなったとき導通する。そ
して、第一の論理ブロック１３ａ〜１３ｈのリセット信
号入力端子ＲＥＳには図２２に示すリセット信号ＸＲＥ
Ｓが外部から入力される。

【００６３】また、第一の論理ブロック１３ａ〜１３ｈ
のクロック信号入力端子ＣＫには、前記コンパレータＣ
Ｐ０〜ＣＰ４を駆動するクロック信号ＣＬＫを例えば１
２分周したクロック信号ＨＣＫが入力される。

【００６４】第二の論理ブロック１４ａ〜１４ｈは、図
１５に示すように、入力信号が入力される入力端子Ｉ
と、リセット信号入力端子ＲＥＳと、クロック信号入力
端子ＣＫと、出力端子ＸＯとを備え、ＮＡＮＤ回路と、
インバータ回路と、クロック信号入力端子ＣＫに入力さ
れるクロック信号で開閉されるスイッチ回路Ｓ，ＸＳと
から構成される。

【００６５】前記スイッチ回路Ｓはクロック信号ＣＫが
Ｈレベルとなったとき導通し、前記スイッチ回路ＸＳは
クロック信号ＣＫがＬレベルとなったとき導通する。そ
して、第二の論理ブロック１４ａ〜１４ｈのリセット信
号入力端子ＲＥＳには前記リセット信号ＸＲＥＳが外部
から入力される。

【００６６】また、第二の論理ブロック１４ａ〜１４ｈ
のクロック信号入力端子ＣＫには、前記クロック信号Ｈ
ＣＫが入力される。第一の信号選択ブロック１５ａ〜１
５ｇは、図１６に示すように、二つの入力端子Ｉ１，Ｉ
２と、選択信号入力端子ＳＥＬと、出力端子ＸＯとを備
え、二つのスイッチ回路Ｓ，ＸＳと、インバータ回路と
から構成される。

【００６７】スイッチ回路Ｓは外部から選択信号として
入力されるＨレベルの選択信号ＸＵＤに基づいて導通
し、スイッチ回路ＸＳはＬレベルの選択信号ＸＵＤに基
づいて導通する。

【００６８】このような構成により、第一の信号選択ブ
ロック１５ａ〜１５ｇは選択信号ＸＵＤに基づいて、入
力端子Ｉ１，Ｉ２に入力される信号のいずれかを反転さ
せて、出力端子ＸＯに出力する。

【００６９】第三の論理ブロック１６ａ〜１６ｄは、図
１３に示すように、入力端子Ｉ，ＸＩと、出力端子Ｏ
と、リセット信号入力端子ＰＲＳと、オートゼロクロッ
ク信号入力端子ＡＺＣＫとを備え、１つのインバータ回
路と、２つのＮＯＲ回路とから構成される。

【００７０】前記第三の論理ブロック１６ａ〜１６ｄの
リセット信号入力端子ＰＲＳには、前記リセット信号Ｘ
ＲＥＳの反転信号が入力される。また、オートゼロクロ
ック信号入力端子ＡＺＣＫには、図２２に示すように、
前記クロック信号ＨＣＫに対し立ち上がり及び立ち下が
りタイミングの少なくともいずれかが異なるクロック信
号ＨＫが入力される。

【００７１】第二の信号選択ブロック１７ａ〜１７ｃ
は、図１７に示すように、二つの入力端子Ｉ１，Ｉ２
と、選択信号入力端子ＳＥＬと、出力端子ＸＯと、クロ
ック信号入力端子ＸＣとを備え、二つのスイッチ回路
Ｓ，ＸＳと、インバータ回路と、フリップフロップ回路
ＦＦとから構成される。

【００７２】スイッチ回路ＳはＨレベルの選択信号ＳＬ
に基づいて導通し、スイッチ回路ＸＳはＨレベルの選択
信号ＸＳＬに基づいて導通する。前記フリップフロップ
回路ＦＦは、クロック信号ＸＣの立ち下がりに基づいて
選択信号ＳＥＬをラッチして、信号ＳＬとして出力し、
選択信号ＳＥＬの反転信号を信号ＸＳＬとして出力す
る。

【００７３】このような構成により、第二の信号選択ブ
ロック１７ａ〜１７ｃは選択信号ＳＥＬに基づいて、入
力端子Ｉ１，Ｉ２に入力される信号のいずれかを反転さ
せて、出力端子ＸＯに出力する。

【００７４】そして、信号選択ブロック１７ａの入力端
子Ｉ１，Ｉ２には、前記コンパレータＣＰ４，ＣＰ３の
出力信号Ｑ４，Ｑ３が入力され、信号選択ブロック１７
ｂの入力端子Ｉ１，Ｉ２には、前記コンパレータＣＰ
３，ＣＰ２の出力信号Ｑ３，Ｑ２が入力される。

【００７５】また、信号選択ブロック１７ｃの入力端子
Ｉ１，Ｉ２には、前記コンパレータＣＰ２，ＣＰ１の出
力信号Ｑ２，Ｑ１が入力される。前記制御部１１ａ内に
設けられ、前記制御信号ＸＵＤを生成するための信号生
成回路を図１８に示す。この信号生成回路は、２つの第
四の論理ブロック１８ａ，１８ｂとインバータ回路とを
環状に接続し、インバータ回路の出力信号を制御信号Ｘ
ＵＤとして出力する構成としたものである。

【００７６】前記第四の論理ブロック１８ａ，１８ｂ
は、図２０に示すように、入力信号が入力される入力端
子Ｉと、リセット信号入力端子ＲＥＳと、クロック信号
入力端子ＣＫと、出力端子ＸＯとを備え、ＮＯＲ回路
と、インバータ回路と、クロック信号入力端子ＣＫに入
力されるクロック信号で開閉されるスイッチ回路Ｓ，Ｘ
Ｓとから構成される。

【００７７】第四の論理ブロック１８ａ，１８ｂでは、
前記スイッチ回路Ｓはクロック信号入力端子ＣＫに入力
されるクロック信号がＨレベルとなったとき導通し、前
記スイッチ回路ＸＳはそのクロック信号がＬレベルとな
ったとき導通する。

【００７８】第四の論理ブロック１８ａ，１８ｂのリセ
ット信号入力端子ＲＥＳには前記リセット信号ＸＲＥＳ
が外部から入力される。また、第四の論理ブロック１８
ａのクロック信号入力端子ＣＫには制御信号Ａが入力さ
れ、第四の論理ブロック１８ｂのクロック信号入力端子
ＣＫには制御信号ＸＡが入力される。

【００７９】前記制御部１１ａ内に設けられ、前記制御
信号Ａ，ＸＡを生成するための信号生成回路を図１９に
示す。この信号生成回路は、前記クロック信号ＨＣＫ
と、前記第二の論理ブロック１４ａの出力信号ＮＨａ
と、前記第二の論理ブロック１４ｇの出力信号ＮＬａと
が入力され、４つのインバータ回路と、ＡＮＤ回路と、
ＮＯＲ回路とから構成され、前記制御信号Ａと、その反
転信号である制御信号ＸＡを生成する。

【００８０】そして、図１８に示す信号生成回路は、前
記制御信号Ａ，ＸＡと、前記リセット信号ＸＲＥＳとに
基づいて、前記制御信号ＸＵＤを生成する。前記第一〜
第三の論理ブロックと、第一及び第二の信号選択ブロッ
クとを図１２に示すように接続することにより、図２２
に示す各信号が出力される。

【００８１】すなわち、第一の信号選択ブロック１５ａ
から出力信号ＮＨが出力され、第一の信号選択ブロック
１５ｇから出力信号ＮＬが出力される。また、信号選択
ブロック１５ｆから出力信号Ｎ０が論理ブロック１６
ｄ，１３ｆに出力され、論理ブロック１５ｅから出力信
号Ｎ１が論理ブロック１６ｃ，１６ｄ，１３ｅ及び信号
選択ブロック１７ｃに出力される。

【００８２】また、論理ブロック１５ｄから出力信号Ｎ
２が論理ブロック１６ｂ，１６ｃ，１３ｄ及び信号選択
ブロック１７ｂに出力され、論理ブロック１５ｃから出
力信号Ｎ３が論理ブロック１６ａ，１６ｂ，１３ｃ及び
信号選択ブロック１７ａに出力される。また、論理ブロ
ック１５ｂから出力信号Ｎ４が論理ブロック１６ａ，１
３ｂに出力される。

【００８３】また、論理ブロック１６ａ〜１６ｄから前
記コンパレータＣＰ４〜ＣＰ１に制御信号ＸＡＺ４〜Ｘ
ＡＺ１が出力され、前記信号選択ブロック１７ａ〜１７
ｃから、前記サーモメータコードの出力信号Ｅ３〜Ｅ１
が出力される。この制御信ＸＡＺ１〜ＸＡＺ４は、各コ
ンパレータＣＰ１〜ＣＰ４のオートゼロ動作を制御する
制御信号ＣＺ，バーＣＺの原信号となる。

【００８４】そして、信号選択ブロック１７ａ〜１７ｃ
は、図２において制御信号Ｓ１〜Ｓ６で開閉される信号
選択回路として動作し、前記出力信号Ｎ１が相補信号と
なる前記制御信号Ｓ１，Ｓ２の原信号となり、同様に出
力信号Ｎ２，Ｎ３が前記制御信号Ｓ３〜Ｓ６の原信号と
なる。

【００８５】前記制御部１１ａ内に設けられ、前記コン
パレータＣＰ１〜ＣＰ４の制御信号Ｃ１，Ｃ２を生成す
るための信号生成回路を図２１に示す。この信号生成回
路は、ＮＯＲ回路とＮＡＮＤ回路に、前記制御信号ＸＡ
Ｚの反転信号と前記制御信号ＸＵＤが入力され、そのＮ
ＯＲ回路から制御信号Ｃ１が出力され、ＮＡＮＤ回路か
ら制御信号Ｃ２が出力される。

【００８６】上記のように構成された制御部１１ａの動
作を図２２に従って説明する。初期リセット動作時には
リセット信号ＸＲＥＳがＬレベルとなり、各コンパレー
タＣＰ１〜ＣＰ４に入力される制御信号ＸＡＺ１〜ＸＡ
Ｚ４はＬレベルとなる。また、制御信号ＸＵＤはＨレベ
ルとなって、各信号ＮＬ〜Ｎ４がＬレベルとなる。

【００８７】次いで、制御信号ＸＵＤがＬレベルとなる
と、各信号ＮＬ〜ＮＨがクロック信号ＨＣＫの１周期間
隔毎に立ち上がり、さらに制御信号ＸＵＤがＨレベルと
なると、各信号ＮＨ〜ＮＬがクロック信号ＨＣＫの１周
期間隔毎に立ち下がり、このような動作を繰り返す。

【００８８】すると、制御信号ＸＡＺ１〜ＸＡＺ４がこ
の順番でクロック信号ＨＣＫの１周期間隔毎に、同クロ
ック信号ＨＣＫの半周期の時間幅で順次Ｌレベルとな
り、さらに制御信号ＸＡＺ４〜ＸＡＺ１がこの順番で順
次Ｌレベルとなり、このような動作が繰り返される。そ
して、制御信号ＸＡＺ４〜ＸＡＺ１がＬレベルとなる
と、コンパレータＣＰ４〜ＣＰ１でオートゼロ動作（Ａ
Ｚ）が行われる。

【００８９】前記各信号ＮＬ〜ＮＨの立ち上がり及び立
ち下がりタイミングは、クロック信号ＨＣＫに基づいて
決定され、制御信号ＸＡＺ１〜ＸＡＺ４の立ち下がりタ
イミングは、クロック信号ＨＫに基づいて決定される。
従って、クロック信号ＨＣＫに対するクロック信号ＨＫ
の立ち上がり及び立ち下がりタイミングを調整すること
により、各信号Ｎ１〜Ｎ３の立ち上がり及び立ち下がり
のタイミングと、制御信号ＸＡＺ１〜ＸＡＺ４のタイミ
ングとを調整可能である。

【００９０】次に、前記制御部１１ａの制御に基づくコ
ンパレータＣＰ１〜ＣＰ４の動作を図４に従って説明す
る。図４に示す制御信号Ｓ１〜Ｓ６，Ｃ１，Ｃ２，ＣＺ
は、前記制御部１１ａで生成され、制御信号ＣＦは制御
部１１ａから各コンパレータＣＰ１〜ＣＰ４に供給され
るクロック信号ＣＬＫである。制御信号Ｓ１〜Ｓ６は、
前記クロック信号ＨＣＫの立ち下がりに先立ってクロッ
ク信号ＨＫを立ち下げることにより生成される。

【００９１】前記制御部１１ａが起動すると、各コンパ
レータＣＰ１〜ＣＰ４で初期化が行われ、コンパレータ
ＣＰ１は制御信号Ｃ２，ＣＺがＨレベルとなって、基準
電圧ＶRLが入力された状態でオートゼロ動作が行われ
る。

【００９２】また、コンパレータＣＰ２では基準電圧Ｖ
R1が入力された状態でオートゼロ動作が行われ、コンパ
レータＣＰ３では基準電圧ＶR2が入力された状態でオー
トゼロ動作が行われ、コンパレータＣＰ４では基準電圧
ＶR3が入力された状態でオートゼロ動作が行われる。

【００９３】次いで、各コンパレータＣＰ１〜ＣＰ４の
制御信号ＣＺがＬレベルとなると、各コンパレータＣＰ
１〜ＣＰ４で比較動作が開始される。このとき、制御信
号Ｓ１〜Ｓ６はＬレベルに維持されて、各コンパレータ
ＣＰ１〜ＣＰ４の出力信号Ｑ１〜Ｑ４はエンコーダ１２
に出力されない。

【００９４】次いで、制御信号ＣＦの１周期後にコンパ
レータＣＰ１の制御信号Ｃ１，ＣＺがＨレベルとなっ
て、基準電圧ＶR1が入力された状態でオートゼロ動作が
行われる。

【００９５】次いで、そのオートゼロ動作の終了後に、
制御信号Ｓ２，Ｓ４，Ｓ６がＨレベルとなる。すると、
コンパレータＣＰ２，ＣＰ３，ＣＰ４の出力信号Ｑ２，
Ｑ３，Ｑ４がエンコーダ１２に出力される。このとき、
コンパレータＣＰ２から基準電圧ＶR1とアナログ入力信
号Ｖinとの比較結果が出力され、コンパレータＣＰ３か
ら基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が
出力され、コンパレータＣＰ４から基準電圧ＶR3とアナ
ログ入力信号Ｖinとの比較結果が出力される。この状態
は、コンパレータＣＰ１のオートゼロ動作後、制御信号
ＣＦの２周期の間維持される。

【００９６】従って、コンパレータＣＰ１において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【００９７】コンパレータＣＰ１のオートゼロ動作から
制御信号ＣＦの１周期後にコンパレータＣＰ２の制御信
号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR2が入力
された状態でオートゼロ動作が行われる。

【００９８】次いで、そのオートゼロ動作の終了後に、
制御信号Ｓ２がＬレベルとなり、制御信号Ｓ１がＨレベ
ルとなる。すると、コンパレータＣＰ２の出力信号Ｑ２
に変わってコンパレータＣＰ１の出力信号Ｑ１がエンコ
ーダ１２に入力信号Ｅ１として出力される。

【００９９】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ３から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１００】従って、コンパレータＣＰ２において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１０１】コンパレータＣＰ２のオートゼロ動作から
制御信号ＣＦの１周期後にコンパレータＣＰ３の制御信
号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR3が入力
された状態でオートゼロ動作が行われる。

【０１０２】次いで、そのオートゼロ動作の終了後に、
制御信号Ｓ４がＬレベルとなり、制御信号Ｓ３がＨレベ
ルとなる。すると、コンパレータＣＰ３の出力信号Ｑ３
に変わってコンパレータＣＰ２の出力信号Ｑ２がエンコ
ーダ１２に入力信号Ｅ２として出力される。

【０１０３】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ２から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１０４】従って、コンパレータＣＰ３において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１０５】コンパレータＣＰ３のオートゼロ動作から
制御信号ＣＦの１周期後にコンパレータＣＰ４の制御信
号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶRHが入力
された状態でオートゼロ動作が行われる。

【０１０６】次いで、そのオートゼロ動作の終了後に、
制御信号Ｓ６がＬレベルとなり、制御信号Ｓ５がＨレベ
ルとなる。すると、コンパレータＣＰ４の出力信号Ｑ４
に変わってコンパレータＣＰ３の出力信号Ｑ３がエンコ
ーダ１２に入力信号Ｅ３として出力される。このとき、
コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信
号Ｖinとの比較結果が出力され、コンパレータＣＰ２か
ら基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が
出力され、コンパレータＣＰ３から基準電圧ＶR3とアナ
ログ入力信号Ｖinとの比較結果が出力される。

【０１０７】次いで、コンパレータＣＰ４の基準電圧Ｖ
RHによるオートゼロ動作から制御信号ＣＦの１周期後
に、再びコンパレータＣＰ４の制御信号Ｃ２，ＣＺがＨ
レベルとなって、基準電圧ＶR3が入力された状態でオー
トゼロ動作が行われる。

【０１０８】従って、コンパレータＣＰ４において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１０９】この後は、同様にしてコンパレータＣＰ３
〜ＣＰ１において順次オートゼロ動作が行われ、このよ
うな動作が繰り返される。上記のように４つのコンパレ
ータＣＰ１〜ＣＰ４及び制御部１１ａが動作するＩＡＺ
方式のＡ／Ｄ変換器では、以下に示す作用効果を得るこ
とができる。

【０１１０】（１）オートゼロ動作を行ったコンパレー
タの出力信号は、オートゼロ動作後、制御信号ＣＦの２
周期の間エンコーダ１２には出力されず、同一の基準電
圧で比較動作を行っている別のコンパレータの出力信号
がエンコーダ１２に出力されているので、オートゼロ動
作直後にコンパレータから出力される無効データ及び不
確定データのエンコーダ１２への出力を阻止することが
できる。

【０１１１】（２）オートゼロ動作直後のコンパレータ
から出力される無効データ及び不確定データのエンコー
ダ１２への出力を阻止することができるので、エラーレ
ートの改善を図ることができるとともに、各制御信号Ｃ
Ｆの高周波数化によるＡ／Ｄ変換速度の高速化に有利で
ある。

【０１１２】（第二の実施の形態）図５は、この発明を
具体化した第二の実施の形態のＡ／Ｄ変換器の動作を示
す。この実施の形態のＡ／Ｄ変換器の回路構成は、前記
第一の実施の形態と同様であり、制御信号Ｓ１〜Ｓ６に
よるコンパレータＣＰ１〜ＣＰ４の出力信号Ｑ１〜Ｑ４
の選択のタイミングが異なる。

【０１１３】この実施の形態の制御信号Ｓ１〜Ｓ６は、
前記制御部１１ａにより生成され、クロック信号ＨＣＫ
の立ち上がり後にクロック信号ＨＫを立ち上げることに
より生成される。

【０１１４】図５において、制御信号Ｃ１，Ｃ２，ＣＺ
に基づくオートゼロ動作のタイミングは、前記第一の実
施の形態と同様であり、制御信号Ｓ１〜Ｓ６の切り替わ
りタイミングが前記第一の実施の形態より制御信号ＣＦ
の１周期分早いタイミングとなっている。

【０１１５】その動作を説明すると、各コンパレータＣ
Ｐ１〜ＣＰ４の初期化時の動作は、前記実施の形態と同
様である。次いで、制御信号ＣＦの１周期後にコンパレ
ータＣＰ１の制御信号Ｃ１，ＣＺがＨレベルとなって、
基準電圧ＶR1が入力された状態でオートゼロ動作が行わ
れる。

【０１１６】また、そのオートゼロ動作の開始に同期し
て、制御信号Ｓ２，Ｓ４，Ｓ６がＨレベルとなる。する
と、コンパレータＣＰ２，ＣＰ３，ＣＰ４の出力信号Ｑ
２，Ｑ３，Ｑ４がエンコーダ１２に出力される。このと
き、コンパレータＣＰ２から基準電圧ＶR1とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
３から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結
果が出力され、コンパレータＣＰ４から基準電圧ＶR3と
アナログ入力信号Ｖinとの比較結果が出力される。この
状態は、コンパレータＣＰ１のオートゼロ動作の開始か
ら、制御信号ＣＦの２周期の間維持される。

【０１１７】従って、コンパレータＣＰ１において、オ
ートゼロ動作に基づいて出力される無効データＤ１と、
その無効データＤ１に先立って出力される不確定データ
Ｄ２は、エンコーダ１２には出力されない。

【０１１８】この不確定データＤ２は、各コンパレータ
において比較動作からオートゼロ動作への移行時に発生
するスイッチングノイズ、あるいは各コンパレータの出
力ラッチ回路のホールド時間の不足により発生するもの
である。

【０１１９】コンパレータＣＰ１のオートゼロ動作から
制御信号ＣＦの１周期後にコンパレータＣＰ２の制御信
号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR2が入力
された状態でオートゼロ動作が行われる。

【０１２０】そのオートゼロ動作の開始と同時に、制御
信号Ｓ２がＬレベルとなり、制御信号Ｓ１がＨレベルと
なる。すると、コンパレータＣＰ２の出力信号Ｑ２に変
わってコンパレータＣＰ１の出力信号Ｑ１がエンコーダ
１２に入力信号Ｅ１として出力される。

【０１２１】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ３から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１２２】従って、コンパレータＣＰ２において、オ
ートゼロ動作時に制御信号ＣＦに基づいて出力される無
効データＤ１及びその無効データＤ１に先立って出力さ
れる不確定データＤ２は、エンコーダ１２には出力され
ない。

【０１２３】コンパレータＣＰ２のオートゼロ動作から
制御信号ＣＦの１周期後にコンパレータＣＰ３の制御信
号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR3が入力
された状態でオートゼロ動作が行われる。

【０１２４】そのオートゼロ動作の開始と同時に、制御
信号Ｓ４がＬレベルとなり、制御信号Ｓ３がＨレベルと
なる。すると、コンパレータＣＰ３の出力信号Ｑ３に変
わってコンパレータＣＰ２の出力信号Ｑ２がエンコーダ
１２に入力信号Ｅ２として出力される。

【０１２５】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ２から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１２６】従って、コンパレータＣＰ３において、オ
ートゼロ動作時に制御信号ＣＦに基づいて出力される無
効データＤ１及びその無効データＤ１に先立って出力さ
れる不確定データＤ２は、エンコーダ１２には出力され
ない。

【０１２７】コンパレータＣＰ３のオートゼロ動作から
制御信号ＣＦの１周期後にコンパレータＣＰ４の制御信
号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶRHが入力
された状態でオートゼロ動作が行われる。

【０１２８】そのオートゼロ動作の開始と同時に、制御
信号Ｓ６がＬレベルとなり、制御信号Ｓ５がＨレベルと
なる。すると、コンパレータＣＰ４の出力信号Ｑ４に変
わってコンパレータＣＰ３の出力信号Ｑ３がエンコーダ
１２に入力信号Ｅ３として出力される。

【０１２９】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ２から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
３から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１３０】次いで、コンパレータＣＰ４の基準電圧Ｖ
RHによるオートゼロ動作から制御信号ＣＦの１周期後
に、再びコンパレータＣＰ４の制御信号Ｃ２，ＣＺがＨ
レベルとなって、基準電圧ＶR3が入力された状態でオー
トゼロ動作が行われる。

【０１３１】従って、コンパレータＣＰ４において、オ
ートゼロ動作時に制御信号ＣＦに基づいて出力される無
効データＤ１及びその無効データＤ１に先立って出力さ
れる不確定データＤ２は、エンコーダ１２には出力され
ない。

【０１３２】この後は、同様にしてコンパレータＣＰ３
〜ＣＰ１において順次オートゼロ動作が行われ、このよ
うな動作が繰り返される。上記のように４つのコンパレ
ータＣＰ１〜ＣＰ４及び制御部１１ｂが動作するＩＡＺ
方式のＡ／Ｄ変換器では、以下に示す作用効果を得るこ
とができる。

【０１３３】（１）オートゼロ動作を行ったコンパレー
タの出力信号は、オートゼロ動作の開始から制御信号Ｃ
Ｆの２周期の間エンコーダ１２に出力されることはな
く、同一の基準電圧で比較動作を行っている別のコンパ
レータの出力信号がエンコーダ１２に出力されるので、
オートゼロ動作直後にコンパレータから出力される無効
データ及びその無効データに先立って出力される不確定
データのエンコーダ１２への出力を阻止することができ
る。

【０１３４】（２）オートゼロ動作時にコンパレータか
ら出力される無効データ及び不確定データのエンコーダ
１２への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号ＣＦ
の高周波数化によるＡ／Ｄ変換速度の高速化に有利であ
る。

【０１３５】（第三の実施の形態）この実施の形態のＡ
／Ｄ変換器の回路構成は、前記第一の実施の形態と同様
であり、制御信号Ｓ１〜Ｓ６によるコンパレータＣＰ１
〜ＣＰ４の出力信号の選択のタイミングが前記第一及び
第二の実施の形態と異なる。

【０１３６】この実施の形態の制御信号Ｓ１〜Ｓ６は、
前記制御部１１ａにより生成され、クロック信号ＨＣＫ
の立ち上がり後にクロック信号ＨＫを立ち上げ、クロッ
ク信号ＨＣＫの立ち下がりに先立ってクロック信号ＨＫ
を立ち下げることにより生成される。

【０１３７】また、各コンパレータＣＰ１〜ＣＰ４のオ
ートゼロ動作の間隔は、前記第一及び第二の実施の形態
では制御信号ＣＦの１周期分であるが、この実施の形態
では、２周期分とする。そして、いずれかのコンパレー
タのオートゼロ動作による無効データと、その無効デー
タに続いて出力される不確定データのエンコーダへの出
力を阻止した後、続いてオートゼロ動作が行われるコン
パレータの無効データ及びその無効データに先立って出
力される不確定データのエンコーダへの出力を阻止する
ように、制御信号Ｓ１〜Ｓ６を制御する。

【０１３８】このような制御信号Ｓ１〜Ｓ６に基づい
て、各コンパレータのオートゼロ動作時に制御信号ＣＦ
に基づいて出力される無効データと、その無効データに
先立って出力される不確定データと、その無効データに
続いて出力される不確定データのエンコーダへの出力が
阻止される。

【０１３９】上記のように４つのコンパレータＣＰ１〜
ＣＰ４及び制御部１１ａが動作するＩＡＺ方式のＡ／Ｄ
変換器では、以下に示す作用効果を得ることができる。
（１）オートゼロ動作直後にコンパレータから出力され
る無効データと、その無効データの前後に出力される不
確定データのエンコーダへの出力を阻止することができ
る。

【０１４０】（２）オートゼロ動作時にコンパレータか
ら出力される無効データ及び不確定データのエンコーダ
１２への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号の高
周波数化によるＡ／Ｄ変換速度の高速化に有利である。

【０１４１】（第四の実施の形態）図６は、この発明を
具体化した第四の実施の形態のＡ／Ｄ変換器を示す。こ
のＡ／Ｄ変換器は、２ビットのデジタル出力信号Ｄ１，
Ｄ０を生成するために、５つのチョッパ型コンパレータ
ＣＰ１〜ＣＰ５が使用される。

【０１４２】各コンパレータＣＰ１〜ＣＰ５の入力端子
Ｂには、アナログ入力電圧Ｖinが入力される。前記コン
パレータＣＰ１の入力端子Ａ１には基準電圧ＶR1が入力
され、入力端子Ａ２には基準電圧ＶRLが入力される。

【０１４３】前記コンパレータＣＰ２の入力端子Ａ１に
は基準電圧ＶR2が入力され、入力端子Ａ２には基準電圧
ＶRLが入力される。前記コンパレータＣＰ３の入力端子
Ａ１には基準電圧ＶR3が入力され、入力端子Ａ２には基
準電圧ＶR1が入力される。

【０１４４】前記コンパレータＣＰ４の入力端子Ａ１に
は基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧
ＶR2が入力される。前記コンパレータＣＰ５の入力端子
Ａ１には基準電圧ＶRHが入力され、入力端子Ａ２には基
準電圧ＶR3が入力される。

【０１４５】前記コンパレータＣＰ１の出力信号Ｑ１
は、制御部１１ｂで生成される制御信号Ｓ１に基づい
て、エンコーダ１２に入力信号Ｅ１として入力されるか
否かが選択される。

【０１４６】前記コンパレータＣＰ２の出力信号Ｑ２
は、制御部１１ｂで生成される制御信号Ｓ３に基づい
て、エンコーダ１２に入力信号Ｅ２として入力されるか
否かが選択される。

【０１４７】前記コンパレータＣＰ３の出力信号Ｑ３
は、制御部１１ｂで生成される制御信号Ｓ２，Ｓ５に基
づいて、エンコーダ１２に入力信号Ｅ１若しくはＥ３と
して入力されるか否かが選択される。

【０１４８】前記コンパレータＣＰ４の出力信号Ｑ４
は、制御部１１ｂで生成される制御信号Ｓ４に基づい
て、エンコーダ１２に入力信号Ｅ２として入力されるか
否かが選択される。

【０１４９】前記コンパレータＣＰ５の出力信号Ｑ５
は、制御部１１ｂで生成される制御信号Ｓ６に基づい
て、エンコーダ１２に入力信号Ｅ３として入力されるか
否かが選択される。

【０１５０】前記制御信号Ｓ１〜Ｓ６を生成するための
制御部１１ｂを図２３に示す。この制御部１１ｂは、５
つのコンパレータＣＰ１〜ＣＰ５の出力信号Ｑ１〜Ｑ５
を制御する制御信号Ｓ１〜Ｓ６を制御するために、第一
及び第二の論理ブロック１３ａ〜１３ｉ，１４ａ〜１４
ｉを９個ずつとし、第一の信号選択ブロック１５ａ〜１
５ｈを８個とし、第三の論理ブロック１６ａ〜１６ｅを
５個として、同図に示すように構成した点においての
み、前記第一の実施の形態の制御部１１ａと相違する。

【０１５１】そして、第一の信号選択ブロック１５ｃ〜
１５ｅの出力信号Ｎ２〜Ｎ４が第二の信号選択ブロック
１７ａ〜１７ｃに出力され、第二の信号選択ブロック１
７ａ〜１７ｃにより前記制御信号Ｓ１〜Ｓ６による選択
動作に相当する動作が行われ、コンパレータＣＰ１〜Ｃ
Ｐ５の出力信号Ｑ１〜Ｑ５のうちの３つが出力信号Ｅ１
〜Ｅ３として出力される。

【０１５２】次に、前記制御部１１ｂの制御に基づくコ
ンパレータＣＰ１〜ＣＰ５の動作を図７に従って説明す
る。図７に示す制御信号Ｓ１〜Ｓ６，Ｃ１，Ｃ２，ＣＺ
は、前記制御部１１ｂで生成され、制御信号ＣＦは制御
部１１ｂから各コンパレータＣＰ１〜ＣＰ５に供給され
るクロック信号ＣＬＫである。制御信号Ｓ１〜Ｓ６は、
クロック信号ＨＣＫの立ち上がりに先立ってクロック信
号ＨＫを立ち上げることにより生成される。

【０１５３】前記制御部１１ｂが起動すると、各コンパ
レータＣＰ１〜ＣＰ５で初期化が行われ、コンパレータ
ＣＰ１は制御信号Ｃ２，ＣＺがＨレベルとなって、基準
電圧ＶRLが入力された状態でオートゼロ動作が行われ
る。

【０１５４】また、コンパレータＣＰ２では基準電圧Ｖ
RLが入力された状態でオートゼロ動作が行われ、コンパ
レータＣＰ３では基準電圧ＶR1が入力された状態でオー
トゼロ動作が行われ、コンパレータＣＰ４では基準電圧
ＶR2が入力された状態でオートゼロ動作が行われ、コン
パレータＣＰ５では基準電圧ＶR3が入力された状態でオ
ートゼロ動作が行われる。

【０１５５】次いで、各コンパレータＣＰ１〜ＣＰ５の
制御信号ＣＺがＬレベルとなると、各コンパレータＣＰ
１〜ＣＰ５で比較動作が開始される。このとき、制御信
号Ｓ１〜Ｓ６はＬレベルに維持されて、各コンパレータ
ＣＰ１〜ＣＰ５の出力信号Ｑ１〜Ｑ５はエンコーダ１２
に出力されない。

【０１５６】次いで、制御信号ＣＦの１周期後にコンパ
レータＣＰ１の制御信号Ｃ１，ＣＺがＨレベルとなっ
て、基準電圧ＶR1が入力された状態でオートゼロ動作が
行われる。

【０１５７】次いで、そのオートゼロ動作の終了後に、
制御信号Ｓ２，Ｓ４，Ｓ６がＨレベルとなる。すると、
コンパレータＣＰ３，ＣＰ４，ＣＰ５の出力信号Ｑ３，
Ｑ４，Ｑ５がエンコーダ１２に出力される。このとき、
コンパレータＣＰ３から基準電圧ＶR1とアナログ入力信
号Ｖinとの比較結果が出力され、コンパレータＣＰ４か
ら基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が
出力され、コンパレータＣＰ５から基準電圧ＶR3とアナ
ログ入力信号Ｖinとの比較結果が出力される。この状態
は、コンパレータＣＰ１のオートゼロ動作後、制御信号
ＣＦの２周期の間維持される。

【０１５８】従って、コンパレータＣＰ１において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１５９】コンパレータＣＰ１のオートゼロ動作後、
次の制御信号ＣＦの立ち上がりと同時にコンパレータＣ
Ｐ２の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電
圧ＶR2が入力された状態でオートゼロ動作が行われる。

【０１６０】この状態では、制御信号Ｓ１〜Ｓ６に変化
はなく、コンパレータＣＰ１では比較動作を行っている
が、その出力信号Ｑ１はエンコーダ１２には出力されな
い。次いで、そのオートゼロ動作が終了して制御信号Ｃ
Ｆの１周期後に、制御信号Ｓ２がＬレベルとなり、制御
信号Ｓ１がＨレベルとなる。すると、コンパレータＣＰ
３の出力信号Ｑ３に変わってコンパレータＣＰ１の出力
信号Ｑ１がエンコーダ１２に入力信号Ｅ１として出力さ
れる。

【０１６１】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ４から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
５から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１６２】従って、コンパレータＣＰ２において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１６３】コンパレータＣＰ２のオートゼロ動作後、
次の制御信号ＣＦの立ち上がりと同時にコンパレータＣ
Ｐ３の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電
圧ＶR3が入力された状態でオートゼロ動作が行われる。

【０１６４】次いで、そのオートゼロ動作が終了して制
御信号ＣＦの１周期後に、制御信号Ｓ４がＬレベルとな
り、制御信号Ｓ３がＨレベルとなる。すると、コンパレ
ータＣＰ２の出力信号Ｑ２がエンコーダ１２に入力信号
Ｅ２として出力される。

【０１６５】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ２から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
５から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１６６】従って、コンパレータＣＰ３において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１６７】コンパレータＣＰ３のオートゼロ動作後、
次の制御信号ＣＦの立ち上がりと同時に、コンパレータ
ＣＰ４の制御信号Ｃ１，ＣＺがＨレベルとなって、基準
電圧ＶRHが入力された状態でオートゼロ動作が行われ
る。

【０１６８】次いで、そのオートゼロ動作が終了して制
御信号ＣＦの１周期後に、制御信号Ｓ６がＬレベルとな
り、制御信号Ｓ５がＨレベルとなる。すると、コンパレ
ータＣＰ５の出力信号Ｑ５に変わってコンパレータＣＰ
３の出力信号Ｑ３がエンコーダ１２に入力信号Ｅ３とし
て出力される。

【０１６９】このとき、コンパレータＣＰ１から基準電
圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力さ
れ、コンパレータＣＰ２から基準電圧ＶR2とアナログ入
力信号Ｖinとの比較結果が出力され、コンパレータＣＰ
３から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結
果が出力される。

【０１７０】従って、コンパレータＣＰ４において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１７１】コンパレータＣＰ４のオートゼロ動作後、
次の制御信号ＣＦの立ち上がりと同時に、コンパレータ
ＣＰ５の制御信号Ｃ１，ＣＺがＨレベルとなって、基準
電圧ＶRHが入力された状態でオートゼロ動作が行われ
る。

【０１７２】次いで、そのオートゼロ動作が終了して制
御信号ＣＦの１周期後に、コンパレータＣＰ５の制御信
号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶR3が入力
された状態でオートゼロ動作が行われる。

【０１７３】このとき、制御信号Ｓ１〜Ｓ６に変化はな
いので、引き続いてコンパレータＣＰ１〜ＣＰ３の出力
信号Ｑ１〜Ｑ３がエンコーダ１２に出力される。次い
で、コンパレータＣＰ５の基準電圧ＶR3によるオートゼ
ロ動作後、次の制御信号ＣＦの立ち上がりと同時に、コ
ンパレータＣＰ４の制御信号Ｃ２，ＣＺがＨレベルとな
って、基準電圧ＶR2が入力された状態でオートゼロ動作
が行われる。このとき、制御信号Ｓ１〜Ｓ６に変化はな
いので、引き続いてコンパレータＣＰ１〜ＣＰ３の出力
信号Ｑ１〜Ｑ３がエンコーダ１２に出力される。

【０１７４】従って、コンパレータＣＰ５において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１７５】コンパレータＣＰ４の基準電圧ＶR2による
オートゼロ動作後、次の制御信号ＣＦの立ち上がりと同
時に、コンパレータＣＰ３の制御信号Ｃ２，ＣＺがＨレ
ベルとなって、基準電圧ＶR1が入力された状態でオート
ゼロ動作が行われる。

【０１７６】そして、そのオートゼロ動作の終了と同時
に、制御信号Ｓ６がＨレベルとなり、制御信号Ｓ５がＬ
レベルとなる。すると、コンパレータＣＰ３の出力信号
Ｑ３に換えて、コンパレータＣＰ５の出力信号Ｑ５がエ
ンコーダ１２に入力信号Ｅ３として入力される。また、
コンパレータＣＰ１，ＣＰ２の出力信号Ｑ１，Ｑ２が引
き続いてエンコーダ１２に入力信号Ｅ１，Ｅ２として入
力される。

【０１７７】従って、コンパレータＣＰ４において、オ
ートゼロ動作後の制御信号ＣＦに基づいて出力される無
効データＤ１及び不確定データＤ２は、エンコーダ１２
には出力されない。

【０１７８】この後、同様にして各コンパレータにおい
て順次オートゼロ動作が行われ、このような動作が繰り
返される。上記のように５つのコンパレータＣＰ１〜Ｃ
Ｐ５が動作するＩＡＺ方式のＡ／Ｄ変換器では、以下に
示す作用効果を得ることができる。

【０１７９】（１）オートゼロ動作を行ったコンパレー
タの出力信号は、オートゼロ動作後制御信号ＣＦの２周
期の間、同一の基準電圧で比較動作を行っている別のコ
ンパレータの出力信号に切り換えられるので、オートゼ
ロ動作直後にコンパレータから出力される無効データ及
び不確定データのエンコーダ１２への出力を阻止するこ
とができる。

【０１８０】（２）オートゼロ動作直後のコンパレータ
から出力される無効データ及び不確定データのエンコー
ダ１２への出力を阻止することができるので、エラーレ
ートの改善を図ることができるとともに、各制御信号Ｃ
Ｆの高周波数化によるＡ／Ｄ変換速度の高速化に有利で
ある。

【０１８１】（３）５つのコンパレータＣＰ１〜ＣＰ５
のうち、安定した比較状態にある３つのコンパレータの
出力信号を選択してエンコーダ１２に入力するので、選
択されない２つのコンパレータの１つでオートゼロ動作
を行い、残る１つは比較状態でありながら、無効データ
及び不確定データを出力している状態とすることができ
る。

【０１８２】（４）従って、制御信号ＣＦの立ち上がり
毎に各コンパレータＣＰ１〜ＣＰ５で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた３つのコンパレータを確実に選択することがで
きるので、前記第一の実施の形態に比して各制御信号Ｃ
Ｆの高周波数化によるＡ／Ｄ変換速度の高速化において
さらに有利である。

【０１８３】（５）本実施の形態では、オートゼロ動作
１回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。

【０１８４】（第五の実施の形態）図８は、この発明を
具体化した第五の実施の形態のＡ／Ｄ変換器の動作を示
す。この実施の形態のＡ／Ｄ変換器の回路構成は、前記
第四の実施の形態と同様であり、制御信号Ｃ１，Ｃ２，
ＣＺによるオートゼロ動作のタイミングと、制御信号Ｓ
１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ５の出力信号
の選択のタイミングとが異なる。

【０１８５】この実施の形態の制御信号Ｓ１〜Ｓ６は、
前記制御部１１ｂにより生成され、クロック信号ＨＣＫ
の立ち下がり後にクロック信号ＨＫを立ち下げることに
より生成される。

【０１８６】図８において、制御信号Ｃ１，Ｃ２，ＣＺ
に基づく各コンパレータＣＰ１〜ＣＰ５のオートゼロ動
作のタイミングは、前記第四の実施の形態と同様であ
り、制御信号Ｓ１〜Ｓ６の切り替わりタイミングが前記
第四の実施の形態より制御信号ＣＦの１周期分早いタイ
ミングとなっている。

【０１８７】このような動作により、この実施の形態と
前記第四の実施の形態の関係は、前記第一の実施の形態
に対する第二の実施の形態と同様になる。このように構
成されたＡ／Ｄ変換器では、次に示す作用効果を得るこ
とができる。

【０１８８】（１）オートゼロ動作を行ったコンパレー
タの出力信号は、オートゼロ動作の開始から制御信号Ｃ
Ｆの２周期の間、同一の基準電圧で比較動作を行ってい
る別のコンパレータの出力信号に切り換えられているの
で、オートゼロ動作直後にコンパレータから出力される
無効データ及びその無効データに先立って出力される不
確定データのエンコーダ１２への出力を阻止することが
できる。

【０１８９】（２）オートゼロ動作時にコンパレータか
ら出力される無効データ及び不確定データのエンコーダ
１２への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号ＣＦ
の高周波数化によるＡ／Ｄ変換速度の高速化に有利であ
る。

【０１９０】（３）５つのコンパレータＣＰ１〜ＣＰ５
のうち、安定した比較状態にある３つのコンパレータの
出力信号を選択してエンコーダ１２に入力するので、選
択されない２つのコンパレータの１つでオートゼロ動作
を行い、残る１つは比較状態でありながら、オートゼロ
動作にともなう無効データ及び不確定データを出力して
いる状態とすることができる。

【０１９１】（４）従って、制御信号ＣＦの立ち上がり
毎に各コンパレータＣＰ１〜ＣＰ５で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた３つのコンパレータを確実に選択することがで
きるので、前記第二の実施の形態に比して各制御信号Ｃ
Ｆの高周波数化によるＡ／Ｄ変換速度の高速化において
さらに有利である。

【０１９２】（５）本実施の形態では、オートゼロ動作
１回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。

【０１９３】（第六の実施の形態）図９は、この発明を
具体化した第六の実施の形態のＡ／Ｄ変換器の動作を示
す。この実施の形態のＡ／Ｄ変換器の回路構成は、前記
第四の実施の形態と同様であり、制御信号Ｃ１，Ｃ２，
ＣＺによるオートゼロ動作のタイミングと、制御信号Ｓ
１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ５の出力信号
の選択のタイミングとが異なる。

【０１９４】この実施の形態の制御信号Ｓ１〜Ｓ６は、
前記制御部１１ｂにより生成され、クロック信号ＨＣＫ
の立ち下がり後にクロック信号ＨＫを立ち下げ、クロッ
ク信号ＨＣＫの立ち上がりに先立って、クロック信号Ｈ
Ｋを立ち上げることにより生成される。

【０１９５】図９において、制御信号Ｃ１，Ｃ２，ＣＺ
に基づく各コンパレータＣＰ１〜ＣＰ５のオートゼロ動
作のタイミングは、前記第四の実施の形態と同様であ
り、制御信号Ｓ１〜Ｓ６の切り替わりタイミングが前記
第四及び第五の実施の形態と異なる。

【０１９６】すなわち、この実施の形態の制御信号Ｓ１
〜Ｓ６は、前記第五の実施の形態の制御信号Ｓ１の立ち
上がり及び制御信号Ｓ２の立ち下がりのタイミングを制
御信号ＣＦの１周期分遅らせ、前記第五の実施の形態の
制御信号Ｓ３の立ち上がり及び制御信号Ｓ４の立ち下が
りのタイミングを制御信号ＣＦの１周期分遅らせ、前記
第五の実施の形態の制御信号Ｓ５の立ち上がり及び制御
信号Ｓ６の立ち下がりのタイミングを制御信号ＣＦの１
周期分遅らせたものである。

【０１９７】このような動作により、この実施の形態と
前記第四の実施の形態の関係は、前記第一の実施の形態
に対する第三の実施の形態と同様になる。このように構
成されたＡ／Ｄ変換器では、次に示す作用効果を得るこ
とができる。

【０１９８】（１）オートゼロ動作直後にコンパレータ
から出力される無効データ及びその無効データの前後に
出力される不確定データのエンコーダ１２への出力を阻
止することができる。

【０１９９】（２）オートゼロ動作時にコンパレータか
ら出力される無効データ及び不確定データのエンコーダ
１２への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号ＣＦ
の高周波数化によるＡ／Ｄ変換速度の高速化に有利であ
る。

【０２００】（３）５つのコンパレータＣＰ１〜ＣＰ５
のうち、安定した比較状態にある３つのコンパレータの
出力信号を選択してエンコーダ１２に入力するので、選
択されない２つのコンパレータの１つでオートゼロ動作
を行い、残る１つは比較状態でありながら、オートゼロ
動作にともなう無効データ及び不確定データを出力して
いる状態とすることができる。

【０２０１】（４）従って、制御信号ＣＦの立ち上がり
毎に各コンパレータＣＰ１〜ＣＰ５で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた３つのコンパレータを確実に選択することがで
きるので、前記第三の実施の形態に比して各制御信号Ｃ
Ｆの高周波数化によるＡ／Ｄ変換速度の高速化において
さらに有利である。

【０２０２】（５）本実施の形態では、オートゼロ動作
１回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。

【０２０３】（第七の実施の形態）図１０は、この発明
を具体化した第七の実施の形態のＡ／Ｄ変換器を示す。
このＡ／Ｄ変換器は、２ビットのデジタル出力信号Ｄ
１，Ｄ０を生成するために、６つのチョッパ型コンパレ
ータＣＰ１〜ＣＰ６が使用される。

【０２０４】各コンパレータＣＰ１〜ＣＰ６の入力端子
Ｂには、アナログ入力電圧Ｖinが入力される。前記コン
パレータＣＰ１の入力端子Ａ１には基準電圧ＶR1が入力
され、入力端子Ａ２には基準電圧ＶRLが入力される。

【０２０５】前記コンパレータＣＰ２の入力端子Ａ１に
は基準電圧ＶR2が入力され、入力端子Ａ２には基準電圧
ＶRLが入力される。前記コンパレータＣＰ３の入力端子
Ａ１には基準電圧ＶR3が入力され、入力端子Ａ２には基
準電圧ＶRLが入力される。

【０２０６】前記コンパレータＣＰ４の入力端子Ａ１に
は基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧
ＶR1が入力される。前記コンパレータＣＰ５の入力端子
Ａ１には基準電圧ＶRHが入力され、入力端子Ａ２には基
準電圧ＶR2が入力される。

【０２０７】前記コンパレータＣＰ６の入力端子Ａ１に
は基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧
ＶR3が入力される。前記コンパレータＣＰ１の出力信号
Ｑ１は、制御信号Ｓ１に基づいて、エンコーダ１２に入
力信号Ｅ１として入力されるか否かが選択される。

【０２０８】前記コンパレータＣＰ２の出力信号Ｑ２
は、制御信号Ｓ３に基づいて、エンコーダ１２に入力信
号Ｅ２として入力されるか否かが選択される。前記コン
パレータＣＰ３の出力信号Ｑ３は、制御信号Ｓ５に基づ
いて、エンコーダ１２に入力信号Ｅ３として入力される
か否かが選択される。

【０２０９】前記コンパレータＣＰ４の出力信号Ｑ４
は、制御信号Ｓ２に基づいて、エンコーダ１２に入力信
号Ｅ１として入力されるか否かが選択される。前記コン
パレータＣＰ５の出力信号Ｑ５は、制御信号Ｓ４に基づ
いて、エンコーダ１２に入力信号Ｅ２として入力される
か否かが選択される。

【０２１０】前記コンパレータＣＰ６の出力信号Ｑ６
は、制御信号Ｓ６に基づいて、エンコーダ１２に入力信
号Ｅ３として入力されるか否かが選択される。前記制御
信号Ｓ１〜Ｓ６は、制御部１１ｃで生成される。

【０２１１】図１１は、このＡ／Ｄ変換器を制御信号Ｓ
１〜Ｓ６のタイミングで制御した場合の動作を示す。こ
の制御信号Ｓ１〜Ｓ６は、初期動作時を除いて制御信号
Ｓ１，Ｓ４が相補信号となり、制御信号Ｓ２，Ｓ５が相
補信号となり、制御信号Ｓ３，Ｓ６が相補信号となる。

【０２１２】各コンパレータＣＰ１〜ＣＰ６のオートゼ
ロ動作は、前記第四〜第六の実施の形態と同様に、各コ
ンパレータＣＰ１〜ＣＰ６の制御信号Ｃ１，Ｃ２，ＣＺ
に基づいて、制御信号ＣＦの立ち上がり毎に各コンパレ
ータＣＰ１〜ＣＰ６において順次行われる。

【０２１３】このように構成されたＡ／Ｄ変換器では、
次に示す作用効果を得ることができる。 （１）オートゼロ動作直後にコンパレータから出力され
る無効データ及びその無効データの前後に出力される不
確定データのエンコーダ１２への出力を阻止することが
できる。

【０２１４】（２）オートゼロ動作時にコンパレータか
ら出力される無効データ及び不確定データのエンコーダ
１２への出力を阻止することができるので、エラーレー
トの改善を図ることができるとともに、各制御信号ＣＦ
の高周波数化によるＡ／Ｄ変換速度の高速化に有利であ
る。

【０２１５】（３）６つのコンパレータＣＰ１〜ＣＰ６
のうち、安定した比較状態にある３つのコンパレータの
出力信号を選択してエンコーダ１２に入力するので、選
択されない３つのコンパレータの１つでオートゼロ動作
を行い、残る２つは比較状態でありながら、オートゼロ
動作にともなう無効データ及び不確定データを出力して
いる状態とすることができる。

【０２１６】（４）従って、制御信号ＣＦの立ち上がり
毎に各コンパレータＣＰ１〜ＣＰ６で順次オートゼロ動
作を行っても、オートゼロ動作中のコンパレータ及び無
効データ及び不確定データを出力しているコンパレータ
を除いた３つのコンパレータから安定した出力信号を得
ることができるので、前記第六の実施の形態に比して各
制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速
化においてさらに有利である。

【０２１７】（５）本実施の形態では、オートゼロ動作
１回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。

【０２１８】（第八の実施の形態）図２５は、この発明
を具体化した第八の実施の形態のＡ／Ｄ変換器の動作を
示す。この実施の形態のＡ／Ｄ変換器の回路構成は、前
記第四の実施の形態と同様であり、制御信号Ｃ１，Ｃ
２，ＣＺによるオートゼロ動作のタイミングと、制御信
号Ｓ１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ５の出力
信号の選択のタイミングとが異なる。

【０２１９】図２５に示すように、この実施の形態の制
御信号Ｓ１〜Ｓ６は、制御信号Ｓ１，Ｓ３が同一の信号
であり、制御信号Ｓ２，Ｓ４が同一の信号である。そし
て、制御信号Ｓ１，Ｓ２の組と、制御信号Ｓ３，Ｓ４の
組と、制御信号Ｓ５，Ｓ６の組はそれぞれ相補信号であ
ることから、その原信号である前記第一の信号選択ブロ
ック１５の出力信号Ｎが２種類となっている。すなわ
ち、この実施の形態の制御部１１ｂでは、前記第四の実
施の形態の制御部１１ｂより少ない種類の前記出力信号
Ｎが生成されるようになっている。

【０２２０】コンパレータＣＰ１，ＣＰ３，ＣＰ５にお
いて、制御信号Ｃ１，Ｃ２，ＣＺによるオートゼロ動作
のタイミングは、前記第四の実施の形態と同様である。
そして、コンパレータＣＰ２のオートゼロ動作のタイミ
ングは、コンパレータＣＰ１と同様で、コンパレータＣ
Ｐ４のオートゼロ動作のタイミングは、コンパレータＣ
Ｐ３と同様である。

【０２２１】コンパレータＣＰ１，ＣＰ３，ＣＰ５の動
作は、前記第四の実施の形態と同様となる。そして、コ
ンパレータＣＰ２の動作は、コンパレータＣＰ１と同様
となり、コンパレータＣＰ４の動作は、コンパレータＣ
Ｐ３と同様となる。

【０２２２】このように構成されたＡ／Ｄ変換器では、
次に示す作用効果を得ることができる。 （１）オートゼロ動作を行ったコンパレータの出力信号
は、オートゼロ動作後制御信号ＣＦの２周期の間、同一
の基準電圧で比較動作を行っている別のコンパレータの
出力信号に切り換えられるので、オートゼロ動作直後に
コンパレータから出力される無効データ及び不確定デー
タのエンコーダ１２への出力を阻止することができる。

【０２２３】（２）オートゼロ動作直後のコンパレータ
から出力される無効データ及び不確定データのエンコー
ダ１２への出力を阻止することができるので、エラーレ
ートの改善を図ることができるとともに、各制御信号Ｃ
Ｆの高周波数化によるＡ／Ｄ変換速度の高速化に有利で
ある。

【０２２４】（３）５つのコンパレータＣＰ１〜ＣＰ５
のうち、安定した比較状態にある３つのコンパレータの
出力信号を選択してエンコーダ１２に入力するので、選
択されない２つのコンパレータでオートゼロ動作を行わ
せたり、比較状態でありながら、無効データ及び不確定
データを出力している状態とすることができる。

【０２２５】（４）従って、各コンパレータＣＰ１〜Ｃ
Ｐ５で順次オートゼロ動作を行っても、オートゼロ動作
中のコンパレータ及び無効データ及び不確定データを出
力しているコンパレータを除いた３つのコンパレータを
確実に選択することができるので、前記第一の実施の形
態に比して各制御信号ＣＦの高周波数化によるＡ／Ｄ変
換速度の高速化においてさらに有利である。

【０２２６】（５）本実施の形態では、オートゼロ動作
１回につき行なう比較動作の最多回数が第一実施の形態
に比べて少なくてよい。従って、コンパレータの容量に
蓄えられた電荷が変化してしまうことは低減される。そ
の結果、比較動作の精度が向上され、さらにエラーレー
トの改善を図ることができる。 （６）制御部１１ｂは、２種類の出力信号Ｎを生成でき
ればよいため、前記第四の実施の形態の制御部１１ｂよ
り例えば第一の信号選択ブロック１５の数等を少なくす
ることができる。また、制御部１１ｂは、制御信号Ｃ
１，Ｃ２，ＣＺをそれぞれ３種類生成できればよいた
め、前記第四の実施の形態の制御部１１ｂより例えば制
御信号Ｃ１，Ｃ２を生成する信号生成回路（図２１参
照）の数等を少なくすることができる。従って、回路規
模の縮小化を図ることができるとともに、低消費電力化
を図ることができる。

【０２２７】上記各実施の形態は、以下のように変更し
てもよい。 ・第八の実施の形態で記載したように、前記制御部１１
を、Ａ／Ｄ変換器に備えられる多数のコンパレータのう
ち、少なくとも２つのコンパレータに同様の動作を行な
わせるように適宜変更してもよい。例えば、前記第七の
実施の形態において、コンパレータＣＰ２，ＣＰ３の動
作をコンパレータＣＰ１の動作と同様とし、コンパレー
タＣＰ５，ＣＰ６の動作をコンパレータＣＰ４の動作と
同様としてもよい。このようにすれば、第七の実施の形
態に記載の効果と同様の効果を得ることができるととも
に、制御信号Ｓ１〜Ｓ６の原信号である出力信号Ｎを２
種類とすることができる。従って、回路規模の縮小化を
図ることができるとともに、低消費電力化を図ることが
できる。

【０２２８】・前記各実施の形態において、各コンパレ
ータの制御信号ＣＺに基づいて出力ラッチ回路への制御
信号ＣＦの入力を停止することにより、オートゼロ動作
時の出力ラッチ回路の動作を停止させるようにしてもよ
い。このようにすれば、オートゼロ動作時の出力ラッチ
回路の無用なラッチ動作を停止させて、出力ラッチ回路
の消費電力を低減することができる。

【０２２９】

【発明の効果】以上詳述したように、この発明はエラー
レートの改善を図りながら、動作速度を向上させ得るＩ
ＡＺ方式のＡ／Ｄ変換器を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一の実施の形態を示す回路図である。

【図３】 チョッパ型コンパレータを示す回路図であ
る。

【図４】 第一の実施の形態の動作を示すタイミング波
形図である。

【図５】 第二の実施の形態の動作を示すタイミング波
形図である。

【図６】 第四の実施の形態を示す回路図である。

【図７】 第四の実施の形態の動作を示すタイミング波
形図である。

【図８】 第五の実施の形態の動作を示すタイミング波
形図である。

【図９】 第六の実施の形態の動作を示すタイミング波
形図である。

【図１０】第七の実施の形態を示す回路図である。

【図１１】第七の実施の形態の動作を示すタイミング波
形図である。

【図１２】第一の実施の形態の制御部を示すブロック図
である。

【図１３】第三の論理ブロックを示す回路図である。

【図１４】第一の論理ブロックを示す回路図である。

【図１５】第二の論理ブロックを示す回路図である。

【図１６】第一の信号選択ブロックを示す回路図であ
る。

【図１７】第二の信号選択ブロックを示す回路図であ
る。

【図１８】信号生成回路を示すブロック図である。

【図１９】信号生成回路を示す回路図である。

【図２０】第四の論理ブロックを示す回路図である。

【図２１】信号生成回路を示す回路図である。

【図２２】図１２に示す制御部の動作を示すタイミング
波形図である。

【図２３】第四の実施の形態の制御部を示すブロック図
である。

【図２４】図２３に示す制御部の動作を示すタイミング
波形図である。

【図２５】第八の実施の形態の動作を示すタイミング波
形図である。

【図２６】従来例を示す回路図である。

【図２７】従来例のチョッパ型コンパレータを示す回路
図である。

【図２８】従来例のチョッパ型コンパレータの動作を示
すタイミング波形図である。

【図２９】従来例のチョッパ型コンパレータの動作を示
すタイミング波形図である。

【符号の説明】

１１ 制御部 １２ エンコーダ ＶR 基準電圧 Ｖin アナログ入力信号 ＣＰ コンパレータ Ｑ 出力信号 Ｓ 信号選択部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力された基準電圧に基づくオートゼロ
   動作と、オートゼロ動作時に入力された基準電圧とアナ
   ログ入力信号とを比較する比較動作とを行い、１回のオ
   ートゼロ動作に続いて複数回の比較動作を行う複数のチ
   ョッパ型のコンパレータと、 前記複数のコンパレータのオートゼロ動作を順次行うよ
   うに制御するとともに、該コンパレータの比較動作及び
   オートゼロ動作のタイミングと、比較動作時の基準電圧
   の設定を制御するとともに、前記各コンパレータの出力
   信号のうち、オートゼロ動作を行っていないコンパレー
   タの出力信号を選択して出力する制御部と、 前記制御部を介して入力されるコンパレータの出力信号
   に基づいて、デジタル信号を生成して出力するエンコー
   ダとを備えた並列型のＡ／Ｄ変換器であって、 前記制御部には、前記各コンパレータのオートゼロ動作
   の前後の比較動作に基づいて出力される出力信号の少な
   くともいずれかを、同一の基準電圧で比較動作を行って
   いる他のコンパレータの出力信号に切り換えて出力する
   信号選択部を備えたことを特徴とするＡ／Ｄ変換器。
2. 【請求項２】 前記信号選択部は、各コンパレータのオ
   ートゼロ動作に続く比較動作の出力信号を、同一の基準
   電圧で比較動作を行っている他のコンパレータの出力信
   号に一定期間切り換えて出力することを特徴とする請求
   項１記載のＡ／Ｄ変換器。
3. 【請求項３】 前記信号選択部は、各コンパレータのオ
   ートゼロ動作に先立つ比較動作の出力信号を、同一の基
   準電圧で比較動作を行っている他のコンパレータの出力
   信号に一定期間切り換えて出力することを特徴とする請
   求項１記載のＡ／Ｄ変換器。
4. 【請求項４】 前記信号選択部は、各コンパレータのオ
   ートゼロ動作に先立つ比較動作の出力信号と、オートゼ
   ロ動作に続く比較動作の出力信号を、同一の基準電圧で
   比較動作を行っている他のコンパレータの出力信号に一
   定期間切り換えて出力することを特徴とする請求項１記
   載のＡ／Ｄ変換器。
5. 【請求項５】 前記コンパレータの数は、ｎビットのデ
   ジタル信号を生成するために必要な（２n −１）個に１
   個加えた数としたことを特徴とする請求項１乃至４のい
   ずれかに記載のＡ／Ｄ変換器。
6. 【請求項６】 前記コンパレータの数は、ｎビットのデ
   ジタル信号を生成するために必要な（２n −１）個に２
   個以上加えた数としたことを特徴とする請求項１乃至４
   のいずれかに記載のＡ／Ｄ変換器。
7. 【請求項７】 前記制御部は、少なくとも２つのコンパ
   レータのオートゼロ動作と、それに続く比較動作とを同
   時に行なうように制御することを特徴とする請求項６に
   記載のＡ／Ｄ変換器。
8. 【請求項８】 前記コンパレータは、オートゼロ動作時
   に出力ラッチ回路の信号取り込み動作及びラッチ動作を
   停止することを特徴とする請求項１乃至７のいずれかに
   記載のＡ／Ｄ変換器。