JP2000101432A

JP2000101432A - アナログ信号をデジタル表示に変換する方法

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Publication number: JP2000101432A
Application number: JP11259400A
Authority: JP
Inventors: Francis Gross George Jr; フランシスグロス，ジュニアジョージ
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1998-09-16
Filing date: 1999-09-13
Publication date: 2000-04-07
Also published as: US6154164A

Abstract

(57)【要約】【課題】ビット決定に必要とされる時間に基づいて逐
次近似ＡＤＣを駆動するクロック信号の持続時間を選択
することなどによって、可変ビット深さ逐次近似ＡＤＣ
の変換速度を向上させること。【解決手段】サンプリングされたアナログ信号を逐次
近似回路に与え、前記サンプリングされたアナログ信号
のデジタル表示の第１ビットを決定するために、第１ク
ロック周波数を有する第１クロックで、前記逐次近似回
路をクロック動作させ、前記サンプリングされたアナロ
グ信号のデジタル表示の第２ビットを決定するために、
第１クロック周波数とは異なる第２クロック周波数を有
する第２クロックで、前記逐次近似回路をクロック動作
させ、この連続的近似のＡ／Ｄ変換器は、異なる周波数
のうちの少なくとも２つのクロック信号から選択して、
連続近似コンバータが各ビット決定を行えるようにして
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアナログ／デジタル
コンバータに関し、特に、逐次近似コンバータにの変換
速度を上げる方法に関する。

【０００２】

【従来の技術】アナログ／デジタルコンバータ（ＡＤ
Ｃ）は、アナログ信号をデジタル符号化信号に変換する
目的で使用される。ＡＤＣには、一般に、分解能の全て
のビットを決定するために単一のクロック信号を必要と
する、複数個のコンパレータを用いる並列フラッシュ型
コンバータから、一般に、分解能のビット当たりに一ク
ロックを必要とする逐次近似型コンバータまで、幅広い
設計上のバリエーションを有する。わずかのレイテンシ
で高速変換を実現するためには、フラッシュコンバータ
において数多くのコンパレータが用いられる。フラッシ
ュコンバータは高速変換を実現する一方、比較的大きな
電力を消費する。逐次近似コンバータはフラッシュコン
バータよりも比較的小さな電力消費で済むが、アナログ
信号をデジタル符号化信号に変換するためのレイテンシ
が大きくなる。

【０００３】

【発明が解決しようとする課題】逐次近似ＡＤＣは、一
定周波数クロック上で動作し、最長時間を必要とするビ
ットの決定は、１クロックサイクル以下である。しか
し、マルチビットの連続的近似変換はある程度の時間が
消費されるが、その理由は全てのビットの決定が同一の
処理時間を必要とするわけではないからである。

【０００４】最悪の場合のビット決定時間に基づく連続
的な近似ＡＤＣにおいては、最悪のビット決定以外の全
てのビット決定は、ビットの変換にクロックサイクル以
下の時間でそのビットの変換が完了することによりクロ
ックサイクルの一部を消費するだけである。

【０００５】従って、本発明の目的は、ビット決定に必
要とされる時間に基づいて逐次近似ＡＤＣを駆動するク
ロック信号の持続時間を選択することなどによって、可
変ビット深さ逐次近似ＡＤＣの変換速度を向上させるこ
とである。

【０００６】

【課題を解決するための手段】本発明の一実施例によれ
ば、本発明の集積回路は連続的近似を行うＡ／Ｄ（アナ
ログからデジタルへの）コンバータ（変換器）を含む。
この連続的近似のＡ／Ｄ変換器は、異なる周波数のうち
の少なくとも２つのクロック信号から選択して、連続近
似コンバータが各ビット決定を行えるようにしている。

【０００７】

【発明の実施の形態】本発明のＡ／Ｄコンバータ１１０
を図１に示す。

【０００８】このＡＤＣ１１０は、連続的近似コンバー
タであるが、固定範囲コンバータあるいはサブレンジコ
ンバータに限定されるものではなく、例えばシングルエ
ンドコンバータ、差分コンバータ、電流駆動あるいは電
圧駆動のコンバータあるいはレジスタストリング、電流
加算あるいは電荷加算のコンバータでもよい。

【０００９】コンバータ１１０は、サンプリングされた
アナログ信号を複数のビットに変換する。

【００１０】マスタークロック信号１１２は、クロック
発生回路１１４によって受信されるかあるいは発生させ
られる。相異なった周波数、すなわち相異なったクロッ
ク周期を有する複数個のクロック信号１１６、１１８、
１２０及び１２２、これらは利用可能クロック信号と総
称されるが、マスタークロック信号１１２から生成され
る。利用可能クロック信号は、セレクタ回路１２４に供
給される。特定のアプリケーションに対するビット深さ
が、逐次近似回路１２８に供給される。逐次近似回路１
２８が、サンプリングされたアナログ信号入力１３０の
デジタル信号表現に対応する複数個のビットのうちの１
ビットを決定する場合には、クロック発生回路１１４に
よって生成された利用可能なクロック信号のうちの一つ
が、セレクタ回路１２４によって逐次近似回路１２８に
供給される。

【００１１】利用可能クロック信号１１６、１１８、１
２０及び１２２は例示目的のものであって、例えば、マ
スタークロック信号の整数倍あるいは非整数倍である。
よって、例えば、クロック信号１１６がマスタークロッ
ク信号である場合には、クロック信号１１８はマスター
クロック信号の１．５倍の周波数を有するものであり、
クロック信号１２０はマスタークロック信号の２倍の周
波数、さらにクロック信号１２２はマスタークロック信
号の４倍の周波数を有するという具合である。

【００１２】図１のコンバータ１１０において利用可能
な逐次近似回路２１０の模式的なブロック図が図２に示
されている。逐次近似回路２１０は、入力アナログ信号
を多ビットデジタル符号化表現に変換することが可能な
多ビットアナログ／デジタルコンバータである。ここ
で、デジタル表現とは、例えば二進、２の補数表示、あ
るいは符号付きの大きさ表現などのあらゆる公知の表現
である。

【００１３】抵抗列２１２は、ユーザによって決定され
た個数、すなわちＮ−１個の、Ｒ₁からＲ_N-1として示さ
れた、実質的に同一の抵抗より構成されている。抵抗列
２１２は、上限参照電圧ＶＲＥＦＨＩＧＨ及び下限参照
電圧ＶＲＥＦＬＯＷとの間に接続されている。ＶＲＥＦ
ＨＩＧＨは、逐次近似回路２１０がスタンドアローンの
デジタル／アナログコンバータとして用いられる場合あ
るいは逐次近似回路２１０が図１に示されているように
アナログ／デジタルコンバータ１１０に組み込まれてい
る場合に（オン状態のトランジスタＭＢとオフ状態のト
ランジスタＭＡ及びＭＥによって）抵抗列２１２に一定
電流２１６を供給する参照電流源２１４等の電源に接続
されている。抵抗列２１２を構成している抵抗の抵抗値
はアプリケーションに依存し、当業者は、抵抗列におい
て消費される電力、両端の電圧差、抵抗列中の抵抗の数
及びコンバータのビット分解能等の種々のパラメータに
基づいて容易に決定することが可能である。通常、抵抗
列２１２に含まれる各々の抵抗の抵抗値は同一である。
例えば、米国特許第５５３４８６２号を参照。これは、
本発明の参照文献である。

【００１４】各々の抵抗の接続点及び電源と抵抗との接
続点には、それらの接続点と例えばバス２１８上のノー
ドＮ１との間にスイッチＭが接続されている。これらの
接続点は、中間タップＴ１からＴＮとして示されてい
る。これらのスイッチ（Ｎはそれらの番号を表わす）は
トランジスタであることが望ましく、この実施例におい
ては、金属酸化物半導体（ＭＯＳ）型のトランジスタＭ
１からＭＮが抵抗列２１２に関連づけられている。トラ
ンジスタＭ１からＭＮは、各々中間タップＴ１からＴＮ
をバス２１８すなわちノードＮ１に接続している。Ｍ１
からＭＮまでの各々のトランジスタはバス２１８すなわ
ちノードＮ１と対応する中間タップとの間にソース−ド
レイン間経路を有する。トランジスタＭ１からＭＮのゲ
ート電極は、バス２２２及びデコーダ２３６によって、
システマティックサーチ／スイッチングトランジスタ選
択駆動回路２２０に接続されている。各々のタップＴ１
からＴＮは、対応するそれぞれのトランジスタをオン状
態にすることによってＭ１からＭＮによって共通バス２
１８に電気的に接続されることが可能であり、Ｎ＝２ ⁿ
個の電圧を生成する。ここで、ｎはサンプリングされた
アナログ信号のデジタル信号表現に係るビット数であ
る。

【００１５】トランジスタＭＡ、ＭＢ、ＭＣ及びＭＤ
は、以下に記述されているように、サンプリングされる
アナログ信号２３２あるいは参照電流２１６を逐次近似
回路２１０の他の部分に供給する。

【００１６】トランジスタＭＥは、キャパシタＣ１と共
に、サンプル／ホールド回路を構成している。アナログ
信号２３２は、以下に記述されているように、キャパシ
タＣ１に供給される。キャパシタＣ１は、ノードＮ３と
下限参照電圧ＶＲＥＦＬＯＷとの間に接続されている。
キャパシタＣ１は、サンプリングされたアナログ信号が
変換される間その電圧を保持し、サンプリングされたア
ナログ信号をコンパレータ２２４の正入力に供給する。

【００１７】コンパレータ２２４は、バス２１８上のノ
ードＮ１接続された第一入力２２６、ノードＮ３におい
てキャパシタＣ１に接続された第二入力２２８、及び出
力２３０を有する。出力２３０は、システマティックサ
ーチ／スイッチングトランジスタ選択駆動回路２２０の
入力に接続されている。

【００１８】アナログ／デジタルコンバータの動作にお
いては、トランジスタＭＡ、ＭＤ及びＭＥはオン状態
に、トランジスタＭＢ及びＭＣはオフ状態にそれぞれさ
れ、アナログ信号２３２は配線２３４上に現われる。ア
ナログ信号は抵抗列２１２を流れることによって電圧降
下を生じ、それがＶＲＥＦＨＩＧＨに現われた電圧とし
てキャパシタＣ１を充電する。トランジスタＭＡがオン
状態にあるため、参照電流源２１４によって生成された
電流は接地側に流れる。抵抗列２１２の両端に生成され
た電位差はキャパシタＣ１を充電し、デジタル符号化信
号として変換されるアナログ信号サンプルを形成し、そ
れが線２２８を介してコンパレータ２２４の正入力に印
加される。トランジスタＭＤ及びＭＥが、これらのトラ
ンジスタをＣ１に接続している導体と共に有限の抵抗を
有するため、ＲＣネットワークが形成されていることに
なり、Ｃ１をＶＲＥＦＨＩＧＨに現われた電圧まで充電
するためにはある程度の時間が必要となる。

【００１９】キャパシタＣ１がＶＲＥＦＨＩＧＨに現わ
れた電圧に充電されると、トランジスタＭＡ、ＭＤ及び
ＭＥはオフ状態に切り替えられ、トランジスタＭＢ及び
ＭＣがオン状態に切り替えられる。ＡＤＣの動作のこの
時点で、アナログ入力信号２３２がサンプリングされて
いる。この配置においては、アナログ信号２３２は接地
側に流れ、参照電圧が、抵抗列２１２に既知の電圧勾配
を有するようにＶＲＥＦＨＩＧＨに現われる。オフ状態
にあるトランジスタＭＥは、キャパシタＣ１及びそれに
ストアされたサンプリングされた信号を、抵抗列２１２
及びそれに精製される電圧勾配とから分離する。アナロ
グ入力信号がサンプリングされてセトリング時間が経過
した後、電圧勾配が抵抗列２１２の両端に亘って生成さ
れ、再度セトリング時間が経過した後に、レジスタ列２
１２の中点に位置するスイッチングトランジスタＭ（Ｎ
／２）がオン状態に切り替えられ、抵抗列の中点すなわ
ちタップＴＮ／２に現われた電圧が、バス２１８すなわ
ちノードＮ１に供給される。充電されるバス２１８のキ
ャパシタンス及びスイッチングトランジスタの有限の抵
抗のために、ノードＮ１に供給される電圧が一定になる
ためにはある程度の時間が必要となる。この配置におけ
る逐次近似回路２１０の等価回路は図４に示されてお
り、以下でさらに議論される。

【００２０】参照電圧すなわち電流が抵抗列２１２に供
給された際、バス２１８がその終端値に落ち着くすなわ
ちその終端値に充分に近づくと、コンパレータ２２４
は、抵抗列２１２の中点（すなわち、タップ（ＴＮ／
２）＋１）に現われた電圧とキャパシタＣ１にストアさ
れたサンプリングされたアナログ信号とを、サンプリン
グされたアナログ信号のデジタル符号化表現の最上位ビ
ットを決定する目的で比較する。例えば、サンプリング
されてキャパシタＣ１にストアされたアナログ信号が抵
抗列２１２の中点（タップ（ＴＮ／２）＋１）に現われ
た電圧よりも大きい場合には、最上位ビット（ＭＳＢ）
は論理１であり、キャパシタＣ１にストアされたサンプ
リングされたアナログ信号が抵抗列２１２の中点（ＴＮ
＋１／２）に現われた信号よりも小さい場合には、ＭＳ
Ｂは論理０である。

【００２１】最上位ビットが決定されると、システマテ
ィックサーチ／スイッチングトランジスタ選択駆動回路
２２０は、抵抗列の中点とＮ１とを接続しているトラン
ジスタ（トランジスタＭ（Ｎ／２））をオフ状態に切り
替え、前記ＭＳＢが１であったか０であったかに依存し
て、トランジスタＭ（（Ｎｘ３）／４）あるいはＭ（Ｎ
／４）のいずれかをオン状態に切り替える。これらのト
ランジスタは、それぞれ、抵抗列と上限参照電圧あるい
は下限参照電圧との間の中点をバス２１８すなわちノー
ドＮ１に接続することを意味している。ＭＳＢが１であ
ると決定された場合には、抵抗列２１２の上半分の部分
の中点におけるタップをノードＮ１に接続するトランジ
スタがオン状態に切り替えられる。ＭＳＢが０であると
決定された場合には、抵抗列２１２の下半分の部分の中
点におけるタップをノードＮ１に接続するトランジスタ
がオン状態に切り替えられる。

【００２２】抵抗列２１２はその中点に関して対称であ
るため、その解析は、ＭＳＢが１の場合に抵抗列の上部
半分に現われた参照電圧をサンプリングされたアナログ
信号と比較することによって最上位ビットの次のビット
が決定されるか、ＭＳＢが０の場合に抵抗列の下部半分
に現われた参照電圧をサンプリングされたアナログ信号
と比較することによって最上位ビットの次のビットが決
定されるかに依らず、同一である。

【００２３】図４に示された透過回路図を参照すると、
最上位ビットの決定は、入力サンプル／ホールドセトリ
ング時間の後に行なわれる。このセトリング時間におい
ては、デジタル／アナログコンバータが所定の第一試行
電圧点にプリセットされ、抵抗及びキャパシタによる抵
抗列電圧のセトリングが、入力サンプル／ホールド時間
の間の２ⁿ−１のうちの最初のデコード出力である１か
ら２ⁿ−１のうちの第二の１のデコード出力へと進むに
つれて変化し、デコーダ２３６内で一時的に選択的にオ
ーバーラップする場合もある。すなわち、最上位ビット
を決定する場合には、逐次近似回路２１０が必要とする
セトリング時間は、バス２１８及びコンパレータ２２４
に係るセトリング時間である。それ以降のビット決定に
関しては、二つのセトリング時間が必要とされる。すな
わち、抵抗列に係るセトリング時間、及びバス２１８及
びコンパレータ２２４に係るセトリング時間である。

【００２４】例えば、ＶＲＥＦＨＩＧＨが１ボルト、Ｖ
ＲＥＦＬＯＷが接地電位であるような１０ビットアナロ
グ／デジタルコンバータを考える。最下位ビットは、お
よそ１ミリボルト（１ボルト／（２¹⁰−１）））によっ
て表わされる。サンプル／ホールドされて変換さるべき
アナログ入力電圧が０．３８４ボルトであると仮定す
る。最上位ビット（ビット９）決定は、バス２１８及び
コンパレータ２２４が最下位ビットの電圧、すなわち
０．００１ボルトの範囲に落ち着くまで、実行すること
ができない。Ｍ１からＭＮの各々のスイッチングトラン
ジスタがオン状態で１００オームの抵抗を有しており、
中点のトランジスタから見たバス２１８のキャパシタン
スがおよそ１ピコファラッド、そしてコンパレータ２２
４によって追加される容量がおよそ０．１ピコファラッ
ドとすると、その等価回路は図４に示されたもののよう
になる。１ボルトの参照電圧が抵抗列２１２に現われて
その中点がスイッチングトランジスタＭ１−ＭＮのうち
の一つによってバス２１８に接続されているため、中点
のスイッチングトランジスタの１００オームの抵抗に印
加される電圧は０．５ボルトとなる。コンパレータにお
ける電圧が０．４９９ボルトに達するまでに必要な、図
４に示された等価回路の時定数は０．６８４ナノ秒であ
る。０．４９９ボルトとは、抵抗列２１２の中点に現わ
れる電圧と最下位ビット（ＬＳＢ）１ビット分の範囲を
表わしている。よって、図４に示された等価回路の時定
数は、コンパレータ２２４の出力２３０が最上位ビット
の決定を行なうのに充分な程度まで落ち着いたと考えら
れるだけの、バス２１８のセトリング時間を表わしてい
る。電圧が落ち着くと、この例ではサンプリングされた
アナログ信号が０．３８４ボルトを表わしているため、
ビット９は論理０であると決定される。

【００２５】その結果、その後のビット８の決定に際し
ては、抵抗列２１２の下半分の中点のスイッチングトラ
ンジスタ（Ｍ（Ｎ／４））がオンにされ、抵抗列２１２
の下半分の中点がバス２１８に接続される。このこと
は、ＶＲＥＦＬＯＷが接地電位であるため、抵抗列２１
２上のＶＲＥＦＨＩＧＨ／４となる点、というように書
き表わすことが可能である。

【００２６】図４，５，６は、それぞれ、最上位の次の
ビットの決定開始時、最上位の次のビットの決定中及び
最上位の次のビットの決定終了時の、図２に示された逐
次近似回路の等価回路を示している。（波線で図示され
ている）分布した容量がスイッチＭ１−ＭＮに接続され
た個々の抵抗列の総和であると仮定し、さらに、デコー
ドに係る不確定の間、先のタップ（０．５ボルト）と次
のタップ（０．２５ボルト）との間の抵抗列の部分が充
分な時間だけ短絡されて、０．５ボルトと０．２５ボル
トとの間に分布している容量が、新たな電圧である０．
２５ボルトに落ち着く前に、前記二つの電圧の中間にあ
ることを仮定する。また、ノードＮ１が新たなタップ電
圧である０．２５ボルトの１ＬＳＢ値（０．００１ボル
ト）の範囲、すなわち０．２４９ボルトから０．２５１
ボルトの範囲に落ち着いた後に、バス及びコンパレータ
ストラクチャの電圧が落ち着くものと仮定する。抵抗列
の三つの部分が考慮されるべきである。すなわち、ＶＲ
ＥＦＨＩＧＨへの中点、当該中点から抵抗列の下半分の
中点、及び抵抗列の下半分の中点からＶＲＥＦＬＯＷで
ある。暫定的な値は開始値と終端値との中間にあり、抵
抗及び容量は変化していないため、放電に係る時定数は
充電に係る時定数と同じであり、それぞれの部分が暫定
的な値まで落ち着くのに必要な時間はそれぞれの部分が
最終的な値にまで落ち着くのに必要な時間とほぼ等し
い。一次近似的には、これら全ての部分が同時にその定
常値へ落ち着こうとするため、最長セトリング時間をワ
ーストケースと考えることができる。最上位の次のビッ
トの決定に関しては、ワーストケースは、その両端の伝
暑さが最大となる部分、すなわち、抵抗列２１２の中点
と参照電圧ＶＲＥＦＨＩＧＨとの間の抵抗列部分の抵抗
と容量を考慮すればよい。

【００２７】抵抗列２１２が、例えば図４においては４
キロオームの値を有するとすると、最上位の次のビット
の決定が最初の状態（図５）からその中間状態（図６）
に進行する間、抵抗列２１２の中点と参照電圧ＶＲＥＦ
ＨＩＧＨとの間の抵抗値は２キロオームとなる。この部
分の中点の電圧は、デコーダ２３６がその１０２３個の
出力に対応する１を中点すなわち（２¹⁰−１）／２から
１／４の点すなわち（２¹⁰−１）／４に切り替えるた
め、０．７５ボルトから０．６６ボルトに変化する。変
化量は０．０９ボルトである。電圧が０．０９ボルトか
ら１ＬＳＢ値の範囲に落ち着かなければならない、すな
わち０．０８９ボルトまでに落ち着かなければならない
ため、セトリング時定数は２２５ナノ秒と計算される。
抵抗列２１２の上半分が元の値である０．７５ボルトに
再度落ち着くためには、この時間の２倍、すなわち２×
２２５ナノ秒つまり４５０ナノ秒が必要となる。なぜな
ら、充電時間は放電時間と等しいからである。

【００２８】最上位の次のビットの決定の前のセトリン
グ時間を完了するために、バス２１８及びコンパレータ
２２４が落ち着くまでの時間が、ノードＮ１における電
圧が０．５ボルト（ＭＳＢ決定の際の最終値）から０．
２５ボルトの１ＬＳＢ分の範囲に落ちるのに必要とされ
る時間が決定される。バス２１８の抵抗は非常に低く、
かつ、コンパレータの入力容量は非常に低いため、その
結果得られるＲＣ時定数は、特に、抵抗列とスイッチ容
量とによる時定数と比べて非常に小さい。代表的な計算
例では、１ナノ秒未満のＲＣ時定数が得られる。バス及
びコンパレータがその最終値の１ＬＳＢ分の範囲に落ち
着くまでに必要とされるセトリング時間が抵抗列そのも
のが必要とするセトリング時間よりも一桁以上短いた
め、バス及びコンパレータに係るセトリング時間は無視
することができる。

【００２９】後続のビット決定における同様な計算が行
われ、その概要を表１に示す。表１は０．３８４Ｖのサ
ンプリングされたアナログ入力を変換する個々のビット
決定表である。表１ビットレシ゛スタストリンク゛選択されたビットデジタル No. のみの決定時間ストリンク゛電圧決定出力（Ｖ） 9 - 0.500 0 0 8 450 0.250 1 01 7 1187 0.375 1 011 6 827 0.4375 0 0110 5 631 0.40625 0 01100 4 466 0.390625 0 011000 3 267 0.382812 1 0110001 2 55 0.386719 0 01100010 1 - 0.384765 0 011000100 0 - 0.383789 1 0110001001

【００３０】ストリングの決定時間のみに基づくと、表
１のテーブルからは同一の持続時間、即ち同一の持続ク
ロックサイクルが各ビット決定には必ずしも必要とされ
ていないことが分かる。表１に示すように、ビット１と
０用のレジスタストリングスの変動は、１ＬＳＢ（最下
位ビット）以下であり、そのため１ＬＳＢ内の計算は意
味のないものである。決定時間が必要とされるために、
それは高次ビットよりも大幅に少ない。時間計算は、コ
ンパレータの切り換え時間を含んでいない、その理由
は、コンパレータの切り換え時間は、ストリングの決定
時間よりも数桁小さいからである。

【００３１】例えば、２０ナノ秒のような時間を付加す
ることにより各ビットのデジタル処理が可能となり、各
ビット決定に必要とされる全時間を表２に示す。表２ビット決定時間＋等期間プログラム期間番号オーバヘッド期間／クロックレート期間／クロックレート時間（ｎｓ）（ｎｓ／Ｍｈｚ）（ｎｓ／Ｍｈｚ） 9 20 2000/0.5 31.25/32 8 470 2000/0.5 500/2 7 1207 2000/0.5 2000/0.5 6 847 2000/0.5 1000/1 5 651 2000/0.5 1000/1 4 486 2000/0.5 500/2 3 287 2000/0.5 500/2 2 75 2000/0.5 500/2 1 20 2000/0.5 31.25/32 0 20 2000/0.5 31.25/32 トータル 4.083μm 20.0μm 6.093μm

【００３２】３２Ｍｈｚの周波数を有するマスタークロ
ックを仮定すると、最悪のビット決定時間を満足する最
近接周期が決定され、これを表２の等期間のカラムに示
す。２のべき乗のクロック周期を用いて様々なクロック
周期を与え、そして様々なクロックサイクルを有する。
適宜の持続クロックサイクルは、各ビット決定に対し選
択される。図２に示すように、プログラムされた期間カ
ラムの元では、２のべき乗のクロック周期を採用するコ
ンバータ１１０は、サンプリングされたアナログ信号を
デジタル表示に変換する理論的な最小時間よりもこの変
換を行うのは理論的な最小時間のわずか４９％が必要に
なるにすぎない。コンバータ１１０に固定周期クロック
を採用すると、変換を達成する理論的な最小時間よりも
３９０％必要とする。

【００３３】当業者は、各ビット決定に必要とされる時
間は、（１）決定しなければならないコンバータ内で等
化回路の時定数、（２）回路に加えられる電圧、（３）
回路が決定しなければならない最悪の場合の最終値、
（４）最下位ビットにより表される電圧により決定され
るように回路が決定しなければならない電圧の許容度に
基づいていかなる数のビットも計算できる。かくして、
計算された本質的な持続時間を用いて、どのクロック信
号を変換に用いるかを決定することができる。各ビット
決定は、異なるクロック周波数を用いることができる
か、あるいは特定の周波数を複数のビット決定に用いる
こともできる。クロック信号は、Ａ／Ｄコンバータ内で
生成することも、あるいはＡ／Ｄコンバータに与えるこ
ともできる。

【００３４】本発明は、シングルエンド、レジスタスト
リングを含むＡ／Ｄコンバータを例に説明したが、本発
明のコンバータは、特定の数のビットを用いてサンプリ
ングされたアナログ信号をデジタル符号表示に変換でき
る。しかし本発明は、これに限定されるものではない。
本発明は等しい抵抗値を有する２ⁿ個の抵抗を含むレジ
スタストリングを用いて説明したが、本発明はこれに限
定されるものではない。さらにまた本発明は、マイクロ
プロセッサ、マイクロコントローラ、ＤＳＰのような集
積回路内であるいはスタンドアロンのコンバータで用い
ることができる。

【図面の簡単な説明】

【図１】特定のビット深さアプリケーションにおける
各々のビット決定に関してクロックレートが可変される
ような、本発明に係るコンバータの実施例を模式的に示
すブロック図。

【図２】図１に示されたアナログ／デジタルコンバー
タの一部として用いられる逐次近似回路を模式的に示す
ブロック図。

【図３】最上位ビットを決定する際の、図２に示され
た逐次近似回路の等価回路を模式的に示す図。

【図４】最上位ビットの次に上位のビットを決定する
際の、図２に示された逐次近似回路の等価回路を模式的
に示す図。

【図５】最上位ビットの次に上位のビットを決定する
際の、図２に示された逐次近似回路の等価回路を模式的
に示す図。

【図６】最上位ビットの次に上位のビットを決定する
際の、図２に示された逐次近似回路の等価回路を模式的
に示す図。

【符号の説明】

１１０可変ビット深さアナログ／デジタルコンバータ１１２マスタークロック１１４クロック発生回路１１６、１１８、１２０、１２２利用可能クロック信
号１２４セレクタ回路１２８逐次近似回路１３０アナログ信号入力２１０逐次近似位階路２１２抵抗列２１４参照電流源２１６参照電流２１８バス２２０システマティックサーチ／スイッチングトラン
ジスタ選択駆動回路２２２バス２２４コンパレータ２２６マイナス入力２２８プラス入力２３０出力２３２アナログ入力信号２３４配線２３６ｎ対２ⁿ−１デコーダ

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 ＭｏｕｎｔａｉｎＡｖｅｎｕｅ, ＭｕｒｒａｙＨｉｌｌ，ＮｅｗＪｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者ジョージフランシスグロス，ジュニアアメリカ合衆国、19522 ペンシルバニア、バークスカウンティー、フリートウッド、ウッドヒルドライブ 143

Claims

【特許請求の範囲】

【請求項１】（Ａ）アナログ信号をサンプリングす
るステップと、（Ｂ）前記ステップでサンプリングされたアナログ信
号を逐次近似回路に与えるステップと、（Ｃ）前記サンプリングされたアナログ信号のデジタ
ル表示の第１ビットを決定するために、第１クロック周
波数を有する第１クロックで、前記逐次近似回路をクロ
ック動作させるステップと、（Ｄ）前記サンプリングされたアナログ信号のデジタ
ル表示の第２ビットを決定するために、第１クロック周
波数とは異なる第２クロック周波数を有する第２クロッ
クで、前記逐次近似回路をクロック動作させるステップ
とを有することを特徴とするアナログ信号をデジタル表
示に変換する方法。
【請求項２】前記第２クロック周波数は、前記第１ク
ロック周波数よりも大きいことを特徴とする請求項１記
載の方法。
【請求項３】（Ａ）アナログ信号をサンプリングす
るステップと、（Ｂ）前記ステップでサンプリングされたアナログ信
号を逐次近似回路に与えるステップと、（Ｃ）マルチビット表示の各ビットを決定するため
に、クロック信号により逐次近似回路をクロック動作さ
せるステップと、（Ｄ）少なくとも２つのビット決定の間に、前記逐次
近似回路に加えられるクロック信号の周波数を変更する
ステップとを有することを特徴とするアナログ信号をマ
ルチビット表示に変換する方法。
【請求項４】前記（Ｄ）のステップは、いずれか２つ
のシーケンシャルビット決定の間に、前記逐次近似回路
に加えられるクロック信号の周波数を変更するステップ
を含むことを特徴とする請求項３記載の方法。
【請求項５】前記（Ｄ）のステップは、少なくとも２
つのビット決定の間、クロック周波数を増加させるステ
ップを含むことを特徴とする請求項３記載の方法。
【請求項６】異なる周波数を有する複数のクロック信
号を生成するクロック生成回路と、前記クロック生成回路からのクロック信号を受信し、サ
ンプリングされたアナログ信号のデジタル表示のビット
を決定する逐次近似回路と、前記クロック生成回路から複数のクロック信号を受信
し、この複数のクロック信号の１つを選択して逐次近似
回路に与えるセレクタ回路とを有することを特徴とする
Ａ／Ｄコンバータを含む集積回路。
【請求項７】前記セレクタ回路は、逐次近似回路から
受信した信号に応答してクロック信号を選択することを
特徴とする請求項６記載の集積回路。
【請求項８】前記逐次近似回路からセレクタ回路が受
信した信号は、前記逐次近似回路により決定されたビッ
トを表すことを特徴とする請求項７記載の集積回路。
【請求項９】前記集積回路は、デジタル信号プロセッ
サであることを特徴とする請求項６記載の集積回路。