SE500357C2 - Arrangemang för analog/digital-omvandling - Google Patents

Description

IUI \.< ÛÛ E57 2 och Tsuneo Tsukahara, IEEE Journal of Solid-state circuits, volym 24, sidorna 1485-1491, december 1989.

Bland andra val kan en ADC med grovstegs- och finstegsjäm- förelser i följd efter varandra reducera komparatorantalet till n, om enbitssteg är kaskadkopplade, såsom beskrivs i artikeln "An algorithmic analog-to-digital converter" av R.H.

McCharles, V. A. Saletore, W.C. Black, Jr., och D.A. Hodges, IEEE Int. Solid-State Circuits conf. Digest of Tech. Papers, sidorna 96-97, februari 1977. Emellertid är samplingstiden hos en dylik ADC längre än den förberedelse- och jämförelse- tid, som krävs av varje komparator, och på grund av ackumule- rat fel under många algoritmiska operationer är det svårt att nå hög precision.

I stället för enbitssteg kan trebitssteg vara kaskadkopplade för att begränsa längden hos behandlingsföljden och för att erhålla extra korrigeringsbitar, såsom beskrivs i artikeln "A pipe-lined 5MHz 9b ADC" av Stephen H. Lewis, Paul R. Gray, 1987 IEEE Int. Solid-state circuits conf. Digest of Tech. 211, februari 1987. detta att omintetgöra fördelen med en dylik i följd efter Papers, sidorna 210, Emellertid kommer varandra arbetande ADC.

CMOS är den föredragna teknologin speciellt för lågeffekt- konsumption. En automatisk nollningsfas är oundviklig för en CMOS-komparator, när den ger en 8-bits upplösning eller högre. Den ovan nämnda förberedelsetiden för varje CMOS- komparator är ganska lång. Den kan vara minst två gånger så lång som dess jämförelsetid. Därför domineras samplingstiden hos alla ovan uppräknade ADC av CMOS-typ av den automatiska nollningsfasen. En metod, kallad cyklisk automatisk nollning, som övervinner detta problem, har föreslagits i artikeln "A 0.8 watts, 10 bits/20 MHz CMOS flash converter based on an original technic called cyclic auto-zero", av Thierry Masson, Proceedings of ESSCIRC'90, sidorna 121-124, september 1992.

Olyckligtvis kan den endast användas i en "blixt"-ADC, som konsumerar hög effekt.

|U1 (H C) Ü OI G1 \J 3 Ett sätt att åstadkomma hög samplingshastighet och låg ef- fektförbrukning är därför att utveckla en bättre process med mindre karakteristisk storlek. Emellertid är kostnaderna för en dylik process höga, och det finns alltid en gräns för den karakteristiska storleken.

Svften med och lösningar enligt unbfinninqen Ett syfte med uppfinningen är att åstadkomma en ADC med höga prestanda, vilken ger en god precision, en hög samplingshas- tighet och låg effektkonsumtion på ett kostnadseffektivt sätt jämfört med befintliga arrangemang för analog/digital-om- vandling.

Ett annat syfte är att åstadkomma en arkitektur, som är flexibel i hanteringen mellan hastighet, effekt och hårdvara.

Ytterligare ett annat syfte är att åstadkomma en arkitektur, i vilken tillägg av grov- och finreferensspänningar ger upphov till en försumbar reduktion av den effektiva, diffe- rentiella spänningen till komparatorn.

Ett tidigare försök att lösa problemet med att alstra trapp- steg med grova och fina referensspänningar för omvandlings- syften ges i artikeln "An 8-bit two-step flash A/D converter for video applications", av A. Cremonesi, F. Maloberti, G.

Torelli och C. Vacci, IEEE 1989 Custom Integrated Circuit Conference, sidorna 6.3.1 till 6.3.4. I den i denna artikel beskrivna kretsen innefattar en adderarkrets två kapacitan- ser, vilka har samma kapacitans, vilket får den effektiva differentiella spänningen på ingången att reduceras med 50%.

I den nuvarande uppfinningen används kondensatorer med olika kapacitans, varigenom reduktionen av den effektiva differen- tiella spänningen på ingången är försumbar.

Huvudsyftet med uppfinningen uppnås med ett arrangemang av det slag, som anges i den kännetecknande delen av kravet 1.

Ytterligare egenskaper och utvecklingar av arrangemanget enligt uppfinningen anges i underkraven. 10 15 20 25 30 35 f"f'\ h» Û v å; LJ f I-| 57 4 Enligt uppfinningen åstadkommes ett arrangemang för att om- vandla en högfrekvent, analog insignal till en serie digitala signaler on line med hög samplingshastighet, innefattande: a. flera beräkningskanaler eller signalbehandlingskanaler för att åstadkomma en digital signal från en analog insignal, där varje kanal innefattar en hållkretsanordning, till vilken den analoga insignalen är kopplad; b. en multiplexanordning med flera ingångar, där varje ingång är ansluten till en individuell beräkningskanalutgång; c. en tidkrets, som cykliskt med en klocksignalfrekvens och i en föreskriven ordningsföljd styr en åt gången av håll- kretsanordningarna att hålla det förhandenvarande analoga värdet hos den analoga insignalen och att också styra mul- tiplexanordningen att placera på en av dess utgångar en åt gången av de digitala utgångarna hos beräkningskanalerna; d. varvid alla beräkningskanalerna är anordnade att beräkna det digitala värdet hos det analoga värdet, som hålls i dess hållkretsanordning, under en digitaliseringsfas sam- tidigt men förskjutet i förhållande till de andra beräk- ningskanalerna, och är kännetecknad av e. att varje kanal innefattar en hållkretsanordning, till vilken den analoga insignalen är kopplad, och minst en suc- cessivt approximerande analog/digital-omvandlare (SA-ADC); f. att en gemensam referensspänningsgenerator är anordnad med en flerledarutgång med en skild referensspänning på varje ledare i flerledarutgången; samt g. att alla signalbehandlingskanalerna har minst en flerledar- ingång kopplad gemensamt till spänningsgeneratorns fler- ledarutgång.

Den successiva approximeringen skulle företrädesvis kunna göras i en grov- och en fin-approximeringsfas, och om två kondensato- rer skulle vara anordnade, där var och en har en elektrod kopp- lad till en komparatoranordning, varvid en kondensator, som är kopplad till utgången på en grov-switch-grupp, har en väsent- ligt högre kapacitans än den kondensator, som är kopplad till utgången på en fin-switch-grupp, så är reduktionen av differen- tiella spänningen på ingången försumbar. Den stora, effektiva, 10 15 20 25 30 35 Pffiñ '7F"_I 5 Duu 33; differentiella ingångsspänningen minskar inverkan av förskjut- ning hos komparatorn, och den stora fin-referensspänningen minskar inflytandet av brus och förbättrar precisionen.

Kortfattad beskrivning av figurerna För en mer fullständig förståelse av uppfinningen och för yt- terligare syften och fördelar med denna görs nu hänvisning till följande beskrivning tagen i samband med de bifogade ritningar- na, i vilka: fig 1 är ett schematiskt blockschema över arrangemanget enligt uppfinningen, fig 2 är ett blockschema över en första utföringsform av en ka- nal för analog/digital-omvandling med successiv approximering, fig 3 är ett tidsdiagram över utsignalerna hos de parallellt men förskjutet beräknande omvandlarkanalerna, fig 4 är ett blockschema över en andra utföringsform av en ka- nal med analog/digital-omvandlare med successiv approximering, fig 5 är ett kopplingsschema över en utföringsform av en håll- krets ingående i kanalen som visas i fig 4, fig 6 är ett kopplingsschema visande en utföringsform av en hållkretsanordning som ingår i arrangemanget enligt uppfin- ningen, fig 7 är ett blockschema över en tredje utföringsform av en kanal med analog/digital-omvandling med successiv approxime- ring ingående i arrangemanget enligt uppfinningen, fig 8 är ett tidsdiagram över utsignalerna hos de parallellt men förskjutet beräknande omvandlingskanalerna med grov och fin successiv approximering, fig 9 är ett kopplingsschema över en utföringsform av en buffrad motståndssträng för fin approximering.

Samma referenser används för samma element med samma funktio- nella uppgift i figurerna.

I figur 1 visas schematiskt en utföringsform av en speciell arkitektur och utförande. Enligt uppfinningen åstadkommes analog/digital-omvandling med successiv approximering i ett flertal kanaler, vilka gör omvandlingen samtidigt, dvs paral- lellt, men förskjutes i förhållande till varandra. Sålunda |U1 "'! e I -/\ 6 innefattar analog/digital-omvandlaren med parallell, succes- siv approximering, nedan kallad PSA-ADC, ett antal identiska analog/digita1-omvandlarkanaler 1.1 till 1.k+n med successiv approximering, nedan kallade SA-ADC-kanaler, anordnade i parallell. Varje SA-ADC-kanal 1.1 till 1.k+n har en signal- ingång, en flerledarreferensingång, och en utgång. En analog insignal matas gemensamt till signalingången på alla SA-ADC- kanalerna.

En gemensam referensspänningsgenerator 2 matar referensspän- ningar i i förväg bestämda steg gemensamt till referens- ingången på alla SA-ADC-kanalerna 1.1 till 1.k+n. En mat- ningsspänning Vr matas till referensspänníngsgeneratorn 2 och ställer den maximala spänningen, som skall delas upp i spän- ningsstegen.

En multiplexenhet 3 med samma antal flerledaringångar som antalet SA-ADC-kanaler 1.1 till 1.k+n har var och en av sina flerledaringångar kopplade en åt gången till flerledarut- gången genom tidsmultiplexering. Utsignalerna på de parallel- la kanalerna presenteras på den digitala utgången i serie efter varandra på den digitala utgången på enheten 3 och skulle då kunna lagras temporärt eller permanent i något slags register (icke visat) eller användas direkt (on-line).

En tidkrets 4 ger klocksignaler till SA-DAC-kanalerna 1.1 till 1.k+n och till multiplexenheten 3. Den ger också en individuell tidssignal till var och en av SA-ADC-kanalerna 1.1 till 1.k+n, så att endast en åt gången av dem temporärt lagrar den momentana signalen på den analoga ingången.

Såsom visas i den första utföringsformen av en SA-ADC i figur 2 innefattar varje SA-ADC-kanal en hållkrets 5, till vilken den analoga insignalen matas på dess signalingång. En styr- signal från tidkretsen 4 (figur 1) styr kretsen 5 att antaga värdet på signalingången och att hålla det, till dess att den mottar en ny styrsignal från kretsen 4. Utsignalen från hållkretsen 5 matas till en av två ingångar på minst en analog/digital-omvandlare för successiv approximering (endast |U1 5? (JJ 580 7 en visas i figur 2) innefattande en automatiskt nollställd komparator 6, vars utsignal matas till ett skiftregister 7, och en digital/analog-omvandlare 8, nedan kallad DAC.

Den digitala flerledarutgången på skiftregistret 7 är kopplad till multiplexenheten 3 (figur 1) och också till en digital flerledaringång på DAC med referensingångar kopplade till referensspänningsutgångarna för generatorn 2 (figur 1).

Utgången på DAC är kopplad till komparatorns 6 andra ingång.

Beräkningen av ett digitalt värde svarande mot det analoga värdet på den första komparatoringången utföres på följande sätt. Först väljer DAC det mittre referensvärdet och en jämförelse utföres. Om det analoga värdet överskrider värdet på utgången på DAC, blir komparatorns utsignal "1", annars blir den "0", vilket värde placeras i skiftregistret och svarar mot den mest signifikanta biten hos det sökta, digita- la värdet. Därefter styr detta värde nästa utsignal från DAC, så att dess utsignal blir lika med referensvärdet i mitten på det återstående fönstret, under eller ovanför det första utgångsvärdet för DAC, och en ny jämförelse utföres. Nu genererar komparatorn den näst mest signifikanta biten, vilken placeras i skiftregistret. Denna process fortsättes tills alla n önskade bitar är genererade och placerade i skiftregistret.

Den gemensamma referensspänningsgeneratorn 2 tillsammans med den automatiskt nollade komparatorn 6 säkerställer precisio- nen hos PSA-ADC. Multiplexenheten 3 uppsamlar digitalt data från varje SA-ADC-kanal 1.1 till 1.k+n och ordnar dem i följd efter varandra till sin utgång, dvs den matar det digitalise- rade datat från SA-ADC-kanalerna en åt gången till sin utgång styrd av klocksignalen från tidkretsen 4.

Tidsdiagrammet för utsignalerna från de parallella SA-ADC- kanalerna 1 med inbördes förskjuten signalbehandling visas i figur 3. Varje kanal förskjuts successivt med en klockcykel från den som är just före i följden. Det finns en förberedel- setid på k klockcykler, där k är ett heltal, som i figur 3 är illustrerat till att vara 2, i början av varje arbetscykel |U1 DÛ h] för varje kanal i och för automatisk nollställning. Jämförel- setiden är n klockcykler, där n är ett heltal. Utgångsdatat från en SA-ADC är icke giltigt under dess förberedelsetid, men giltigt under dess jämförelsetid. Eftersom varje kanal behöver (k+n) klockcykler för att avsluta både den automatis- ka nollställningen och den binära sökproceduren, och (k+n) kanaler är anordnade, förnyar PSA-ADC i figur 1 digitalt data varje klockcykel. Varje klockcykel ger en informationsbit från n av de (k+n) SA-ADC-kanalerna, vilka är anordnade parallellt, såsom digitala insignaler till multiplexenheten.

Figur 4 visar en andra utföringsform av en SA-ADC-kanal 1.1 till 1.k+n i figur 1. Referensspänningsgeneratorn gemensam för alla SA-DAC-kanalerna alstrar i denna utföringsform två grupper av referensspänningar, en grov utsignalgrupp Vrc och n/2 refe- en finutsignalgrupp Vrf. Varje grupp innefattar 2 rensspänningar. DAC 10 i den i figur 4 visade utföringsformen har två flerledaringångar, var och en kopplad till en separat av de båda utgångsgrupperna från generatorn. DAC 10 arbetar i två steg. Den innefattar två grupper av strömställare Sc respektive Sf, där varje grupp har 2n/2 strömställare. Den första gruppen Sc är kopplad till grovutsignalgruppen Vrc, den andra gruppen Sf till finutsignalgruppen Vrf.

Utgångarna på strömställargrupperna Sc och Sf är kopplade till två ingångar för analoga värden på en additionskrets 11, som kan ge en komplett referens innefattande 2n spänningar genom att addera de båda grupperna på 2n/2 spänningar. Resul- tatet av utsignalen från additionskretsen 11 och utsignalen från hållkretsen 5 jämförs i komparatorn 6 och utsignalen på komparatorn matas till skiftregistret 7.

Det bör observeras att komparatorn 6 skulle kunna vara en del av additionskretsen 11, så att kretsen 11 gör en addering av utsignalerna från den första och den andra gruppen Sc och Sf och subtraherar utsignalen från hållkretsen 5. "Komparatorn" 6 åstadkommer då enbart en utsignal, som med en "O" indike- rar, att värdet från additionskretsen är mindre än OV och med en "1" att värdet är lika med eller större än OV.

IUI bi CD C3 04 LH \J 9 Strömställarna i de båda strömställargrupperna Sc och Sf styrs av en logikkontroller 12 under användning av jämförel- seresultatet från skiftregistret 7 för varje bit under den successiva binära sökningen. Skiftregistret 7 lagrar varje resulterande bit och ger den till både den logiska kontrol- lern 12 i DAC 10 och till multiplexenheten 3 (figur 1).

Figur 5 visar en utföringsform av DAC 10 i den utföringsform av SA-ADC-kanalen, som visas i figur 4. Den gemensamma refe- rensspänningsgeneratorn 12 innefattar en grovmotståndssträng 13 och en finmotståndssträng 14. Ena änden av varje mot- ståndssträng är kopplad till jord. Referensspänningen hos grovreferenssträngen 13 är Vr. Referensspänningen hos fin- referenssträngen 14 är R*Vr/2n/2, där R är ett heltal större än 1.

De båda motståndssträngarna 13 och 14 kan i praktiken vara hopslagna. Grovmotståndssträngen 13 alstrar en trappstege med utspänningar Vrcp=p*Vr/Zn/2, där p är ett heltal från 0 till n/2 2 . ningar Vrfq=q*R*Vr/2, där q är ett heltal från 0 till 2 Finmotståndssträngen 14 ger en trappstege med utspän- n 2 Den logiska kontrollern 15 sluter en ändamålsenlig av de normalt brutna strömställarna i strömställargruppen Sc och en ändamålsenlig av de normalt brutna strömställarna i ström- ställargruppen Sf, beroende på den âterkopplade digitala signalen från skiftregistret 7 (icke visad i figur 5). En första nollställande strömställare sl är kopplad mellan inspänningskällan Vin från hållkretsen 5 (se figur 2) och utgången på grovströmställargruppen Sc. En andra nollställan- de strömställare s2 är kopplad mellan jord och utgången på finströmställargruppen Sf.

Additionskretsen 15 är, under användning av principerna för laddningsåterdistribuering, enkelt åstadkommen med hjälp av två kondensatorer, C1 mellan utgången på strömställargruppen Sc och ingången på anordningen 6' som ger jämförelseresulta- tet, och C2 mellan utgången på strömställargruppen Sf och ingången på anordningen 6'. C1/C2=R, vilket innebär att Cl är större än C2. lm :fo u' k) 10 Arbetscykeln för en DA-ADC-kanal är den följande: Under fasen med automatisk nollställning, är de nollställande strömställarna S1 och S2 slutna, och alla strömställarna i strömställargrupperna Sc och Sf är brutna, och följaktligen blir utspänningen V1 från strömställargruppen Sc V1=Vin (analog in- signal från hållkretsen 5, se figur 2) och utspän- ningen V2 från strömställargruppen Sf blir V2=0.

Inspänningen Va hos komparatorn 6 är nollställ- ningsspänningen. Man kan utläsa att den effektiva differentiella inspänningen Ava till anordningen 6' som ger jämförelseresultatet är AVa=(AVl*C1+AV2*C2)/(Ca+Cl+C2), där Ca är summan av komparatorns ingångskapacitans och parasitkapa- citanser.

Under grovsökfasen är den mittre strömställaren i strömställargruppen Sc sluten, och AVl=Vrc-Vin och AV2=O. Den logiska kontrollern 12 (figur 4) arbetar på sådant sätt, att AVa alltid närmar sig noll.

Grovsökningen, när strömställarna i strömställar- gruppen Sc sluts den ena efter den andra, ger n/2 bitar med hög signifikans åstadkomna successivt i skiftregistret 7.

Under den slutliga finsökningsfasen är den mittre strömställaren i strömställargruppen Sc sluten, och AV1=Vmsb-Vin, där Vmsb är en Vrcp närmast till Vin men lägre än Vin, och AV2=Vrf. Finsökningen, under det att strömställarna i strömställargruppen Sf sluts den ena efter den andra, ger n/2 bitar med låg signifikans, åstadkomma successivt i skiftregistret 7.

Eftersom både Vin och Vrc är matade genom samma kondensator C1, kommer det icke att finnas något referensfel under grov- sökningen. Emellertid matas under finsökningen Vrf genom C2. [01 ll Om Cl/C2=R*(1+a), och a#O, kommer man att få ett referensfel AVr=a*Vrf/R=a*p*Vr/2n. I det värsta fallet är p=2n/2m, AVr=a*Vr/2n/2. Om AVr<0,5*Vlsb, där Vlsb är spän- ningen för den minst signifikanta biten, Vlsb=Vr/2n, krävs, bör a vara mindre än 2_(l-n/2). Till exempel kräver en 10- bits ADC a<1,5%. Detta ligger väl över begränsningen för kapacitansförhållandefel i en CMOS-process.

Figur 6 visar en utföringsform av en hållkrets S/H, som kan användas såsom hållkretsen 5 i de utföringsformer av SA-ADC. som visas i figurerna 2 och 4. Den innefattar en n-kanals switch-MOS-FET Ss, som normalt finns i en icke ledande mod.

Dess D-elektrod är kopplad till källan med analog insignal, dess S-elektrod är, via ett blindelement i form av en n- kanals MOS-FET Sd av switchtyp för att absorbera laddnings- genommatningen till switch-MOS-FET Ss, kopplad till utgången på hållkretsen S/H och via en samplingskondensator Cs till jord. Styrelektroderna på de båda switch-MOS-FET Ss och Sd är styrda till deras ledande mod medelst en signalstyrd buffert- krets, till vilken ställsignalen från tidkretsen 4 matas, när den SA-ADC, som innefattar den ifrågavarande hållkretsen S/H, är i tur att ställas, dvs förses med den analoga spänning, som skall hanteras av den.

Den signalstyrda buffertkretsen innefattar en första inverte- rare innefattande MOS-FETar nl, pl, p2, en andra inverterare innefattande MOS-FETar n2,p3 och en tredje inverterare in- nefattande MOS-FETar n3,p4. Den analoga insignalen är kopplad till styret på MOS-FET Pl i den första inverteraren, var- igenom den styr signalfördröjningen hos denna inverterare.

Den andra inverteraren bestämmer styrsignalen till switch- MOS-FET Ss, och den tredje inverteraren genererar styrsigna- len för MOS-FET Sd.

Eftersom i PSA-ADC enligt uppfinningen endast en kanal åt gången styrs att hålla den analoga insignalen, är den i figur 6 visade ingångskapacitansen på hållkretsen relativt liten och är jämförbar med den hos en buffertkrets. Detta ger en möjlighet att utelämna en sådan ingångsbuffertkrets, som |u1 \ : \ an t! f) il' 12 vanligtvis användes. Detta undviker den förskjutning, som orsakas av en dylik buffertkrets.

I den andra utföringsformen av en SA-ADC-kanal visad i figur 4 är utgången på hållkretsen S/H kopplad till en av multipla ingångar på additionskretsen 11, dvs kopplad till ena änden av strömställaren sl i den utföringsform av DAC, som visas i figur 5. Elementen Ss, Cl, C2 och S2 i DAC i figur 5 visas också i figur 6. 1. Under tider när inställning icke skall utföras, är de styrsignaler, som genereras av den logiska kon- trollern 15 till strömställarna Ss, S1 och S2 såda- na, att strömställarna Ss, S1 och S2 är brutna. 2. När sampelvärdet skall ställas sluts alla strömstäl larna. Samplingstidskonstanten definieras huvud- sakligen av resistansen hos switch-MOS-FET Ss, ut- gångsresistansen hos signalkällan och samplingskon- densatorn Cs.

Under inställning är kondensatorerna Cs, Cl och C2 helt laddade. 4. Efter inställning bryts strömställarna Ss och Sd samtidigt. Emellertid får strömställarna S1 och S2 icke brytas förrän komparatorn är helt auto- nollställd.

Blindströmställaren Sd användes för att absorbera switch-MOS- FET Ss laddningsgenomgång. Modulationseffekten hos signalni- vån på samplingspositionen genom ställsignallutningen över- vinnes av den signalstyrda buffertkretsen nl-n3 och pl-p4, som arbetar på sådant sätt att ju högre signalnivån är desto större är signalfördröjningen.

Figur 7 visar ett blockschema över en tredje utföringsform av en kanal i PSA-ADC enligt uppfinningen. I denna utföringsform innefattar varje kanal två SA-ADC 24 och 25, i princip en grovinställnings och en fininställnings SA-ADC. PSA-ADC innefattande kanaler av det slag, som visas i figur 7, kan ha |U1 (j I C CD U! (j I “J 13 åtta identiskt lika kanaler av den visade typen förskjutna med en ställcykel och därför alstrande digitalt data för varje ställcykel. Den kommer att beskrivas i enlighet med en 10-bits upplösning.

Den analoga ingången är kopplad till en hållkrets 21, som kan ha samma utförande som den som visas i figur 6. Den gemensam- ma referensspänningsgeneratorn innefattande en grovmotstånds- sträng 22 alstrar enbart grovreferensspänningar. Det väsent- liga i denna utföringsform är att finreferensspänningarna alstras av en buffrad motståndssträng 23 i varje SA-ADC- kanal. Därigenom minskas den linearitet, som krävs för finin- ställningssträngen, med en faktor 2m, där m är bitantalet för grovinställningen.

Ingångs- och referensspänningarna är buffertkopplade medelst buffertsteg med samma konfiguration, och detta innebär att förskjutnings- och förstärkningsfelen i princip är upphävda.

SA-ADC 24 skulle t.ex. kunna täcka sex bitar, under det att SA-ADC 25 för fininställningen exempelvis skulle kunna täcka endast fyra bitar, för att ytterligare begränsa buffertstegs- felet. Tidsstyrningen i en kanal med detta utförande, visas i figur 8, vilken synes vara självförklarande.

Den digitala utgången på sexbits SA-ADC 24, vilken represen- terar de sex mest signifikanta bitarna, är kopplad till en digital/analog-omvandlare 26, nedan kallad DAC, som använder samma referensspänningar som SA-ADC, och till multiplexen- heten. DAC 26 är realiserad såsom ett strömställarnät kopplat till de gemensamma referensspänningarna, varvid nätet styrs av resultatet från grov-SA-ADC 24. Den har två utgångar, så att den åstadkommer två konsekutiva av sextiotre möjliga referensspänningar, och bildar sålunda ett referensspännings- område. DAC 26 och hållkretsen 21 är kopplade till den buf- fertkopplade finmotståndssträngen 23 via ett strömställarnät med två styrda strömställare SH1 och SH2 kopplade från ut- gången på kretsen 21 till var och en av två ingångar på motståndssträngen 23, och två styrda strömställare SRl och SR2 kopplade från de två utgångarna på DAC 26 till var och en IUT ,__~“\ La.) 14 av de båda ingångarna på motståndssträngen 23. Referensspän- ningarna för fin- och grovinställning är hoppassade med varandra, eftersom finmotståndssträngen 23 är kopplad att åstadkomma det finreferensspänningsområde, som definieras av de två grovreferensspänningarna av intresse för den aktuella samplingen. Motståndssträngens 23 analoga utsignal är matad till fyrbits SA-ADC 25, som ger en digital utsignal med de minst signifikanta bitarna av det samplade värdet.

Den i figur 9 visade utföringsformen av den buffertkopplade finmotståndssträngen i kanalen innefattar en buffertkrets 30 respektive 32 för varje ingång. Varje buffertkrets är en operationsförstärkare med sin (+)-ingång matad med inspän- ningen och sin utgång kopplad till (-)-ingången via ett återkopplingsmotstånd Rc. Buffertkretsarna 30 och 32 kopierar båda de analoga insignalerna från hållkretsen 21 och från DAC 26, som skall åstadkommas över finmotståndssträngen 23 via ett motstånd RB1 respektive RB2 kopplat mellan (-)-ingången på den ifrågavarande buffertkretsen 30 respektive 32 och en ände på finmotståndssträngen 23. Varje buffertkrets har en intern annulering av både förskjutnings- och förstärknings- felet.

Det finns emellertid två faktorer, som ger fel. För det första är de förskjutningar, som orsakas av osymmetrin hos de båda buffertstegen olika vid olika utgångspositioner OUTFI till OUTFM hos finmotståndssträngen 23. Under den automatiska nollställningsfasen är komparatorn (icke visad i figur 9) kopplad till finmotståndssträngens mittuttag. Då kommer, under jämförelsetiden, komparatorn att vara kopplad till den ena efter den andra av de andra uttagen under den binära sökningen. Därför är förskjutningsskillnaderna adderade till komparatorn. För det andra kommer buffertstegens 30, 32 utspänningar att falla under sökningen på grund av den resis- tiva lasten.

Felet av det första slaget mildras genom användning av ett expanderat grovreferensområde. Det riktiga grovreferensom- rådet kan fortfarande erhållas genom tillägg av de två extra IUI Fnfi UU JU! 01 15 motstånden Rßl och RB2. Felet av det andra slaget kan elimi- neras genom användning av en kompenserad återkoppling genom användning av ett kompensationsmotstånd Rc. Spänningsfallet över RC ger en kompenserad återkoppling, och utsignalfallet blir försumbart.

Följande fördelar uppnås med PSA-ADC enligt uppfinningen: 1. Höga prestanda Hög samplingsfrekvens och låg effektkonsumtion erhålles genom utformningen av PSA-ADC. Fördelarna är giltiga om kretsen byggs in antingen CMOS eller bipolär teknik eller i någon annan elektronisk krets-teknik. En PSA-ADC är speciellt effektiv under användning av CMOS-teknik, eftersom kompara- torn behöver en automatisk nollställningsfas. En hög upp- lösning uppnås genom en lång automatisk nollställningsfas med mycket liten hastighetsförsämring, vilket är omöjligt för vilket annat slag av ADC som helst. T.ex., för det fall när den automatiska nollställningsfasen för en tiobits PSA-ADC enligt uppfinningen behöver en jämförelsetid, som är två gånger så lång som jämförelsetiden är samplingsfrekvensen för PSA-ADC enligt uppfinningen högre med en faktor tre, under det att antalet komparatorer är mindre med en faktor fem, jämfört med en tiobits halv-"blixt" ADC. 2. Flexibilitet Hastigheten hos en PSA-ADC enligt uppfinningen kan ändras genom justering av förskjutningen mellan kanalerna, angiven av antalet klockcykler. En förskjutning på mer än en klock- cykel, vilket resulterar i färre kanaler, kan användas för att få en begränsad effektkonsumtion. En förskjutning på mindre än en klockcykel, t.ex. en halv klockcykel, som leder till flera kanaler, kan beaktas för att öka hastigheten. PSA- ADC är helt flexibel vid byte mellan hastighet och hårdvara. 3. Liten area och låg kostnad Den kiselarea, som behövs för att åstadkomma en integrerad krets av PSA-ADC enligt uppfinningen är uppenbarligen liten.

Detta är resultatet icke enbart från användning av ett litet Im (_ l I (N (J I .H7 ' 16 antal komparatorer, men också på grund av att ingen digital kodare finns. Koderna alstras direkt av den binära sökningen.

Hårdvaruvolymen hos en PSA-ADC enligt uppfinningen är linjärt proportionell mot bitantalet, i stället för att vara exponen- tiellt såsom i de flesta konventionella analog/digital-om- vandlingsanordningar för videosignaler. Alla dessa egenskaper leder till en låg kostnad. När ett stort antal A/D-kanaler krävs, kan flera PSA-ADC enligt uppfinningen integreras in i ett enda chip, och detta reducerar kostnaden ytterligare.

Uppfinningen som görs gällande och definieras av kraven är icke begränsad till de speciella utföringsformerna, som illustreras i figurerna och beskrivits ovan. Exempelvis kan tvåstegs SA-ADC också realiseras genom en kombination av en gemensam grovreferensgenerator och en binärt viktad kondensa- torgruppering, som genererar finreferensspänningar i varje kanal. Det är också möjligt att ha referensspänningarna uppdelade i fler än två delar för att få flera trappsteg med referensspänningar med inbördes olika upplösningar.

Såsom illustrerats i det i figur 8 visade tidsschemat för varje kanal är SA-ADC för grov- och fininställning enligt figur 7 anordnade i följd efter varandra. Var och en behöver åtta klockcykler. Antingen sexbits SA-ADC eller fyrbits SA- ADC innefattar endast en komparator.

Claims (8)

10 15 20 25 30 35 11 t-šiu Patentkrav

1. Arrangemang för att omvandla en högfrekvent analog in- signal till en serie digitala signaler direkt för on-line med hög samplingsfrekvens, innefattande: a. flera signalbehandlingskanaler (1.1 till 1.k+n;SA- ADC) för att åstadkomma en digital signal från en analog insignal; en multiplexeringsanordning (3) med flera ingångar, där var och en är kopplad till en individuell sig- behandlingskanalutgång; en tidsstyrkrets (4), som cykliskt med en klocksig- nalfrekvens och i en föreskriven ordningsföljd styr en åt gången av signalbehandlingskanalerna att mot- taga det förhandenvarande analoga värdet hos den analoga insignalen och också att styra multiplex- anordningen (3) att på sin utgång en åt gången placera de digitala utsignalerna från signal- behandlingskanalerna; varvid alla signalbehandlingskanalerna är anordnade att beräkna det digitala värdet för dess mottagna analoga värde under en digitaliseringsfas samtidigt men förskjutet i förhållande till de övriga signal- behandlingskanalerna; k ä n n e t e c k n a d av e. att varje kanal innefattar en hållkretsanordning (5), till vilken den analoga insignalen är kopplad, och minst en successivt approximerande analog/digi- tal-omvandlare (SA-ADC); att en gemensam referensspänningsgenerator (2) är anordnad med en flerledarutgång med en skild refe- rensspänning på varje ledare i flerledarutgången; samt att alla signalbehandlingskanalerna har minst en flerledaringång kopplad gemensamt till spännings- generatorns flerledarutgång. (JJ (_) 1 -41 10 15 20 25 30 35 i (I x! :-w D/ 18 \. \

2. Arrangemang enligt krav 1, k ä n n e t e c k n a t av att den successivt approximerande analog/digital-omvandlaren innefattar en digital/analog-omvandlaranordning (8; 10) med två flerledaringângar, av vilka den ena är kopplad till spän- ningsgeneratorns flerledarutgång, en komparatoranordning för att jämföra utsignalerna från hållkretsen och från digi- tal/analog-omvandlaren och ett skiftregister med en digital flerledarutgång kopplad till digital/analog-omvandlaranord- ningens andra flerledaringång och till multiplexanordningen.

3. Arrangemang enligt krav 1 eller 2, k ä n n e t e c k - n a t av att varje signalbehandlingskanal är anordnad att ha en automatisk nollställningsfas för att automatiskt nollstäl- la dess komparatoranordning före början av digitaliserings- fasen; och att antalet signalbehandlíngskanaler svarar mot antalet klocksignaler, som krävs för att fullborda en period omfattande en automatisk nollställningsfas och en digitalise- ringsfas, i var och en av signalbehandlingskanalerna.

4. Arrangemang enligt något av föregående, k ä n n e - t e c k n a t av att den gemensamma referensspänningsgenera- torn är uppdelad i minst två delar (13, 14), där varje del åstadkommer differentiellt upplösta referensspänningar t.ex. grov- och fin-referensspänningar, när två delar är anordnade; och att digita1/analog-omvandlingsanordningen i varje kanal innefattar en strömställargrupp (Sc, Sf) för varje del av referensspänningarna, en additionskrets (11) för att addera ihop referensspänningarna från alla delarna, och en logisk kontroller (12) för att styra strömställarna i de olika delarna.

5. Arrangemang enligt krav 4, k ä n n e t e c k n a t av att adderarkretsen (15) innefattar en första och en andra kondensator (Cl, C2), där var och en har en elektrod kopplad till en anordning (6') som ger jämförelseresultat, varvid kapacitansen hos den första kondensatorn (Cl) är större än kapacitansen hos den andra kondensator (C2); av att en styr- anordning är anordnad att styra den andra elektroden hos den första kondensatorn att bli kopplad till den analoga insigna- 10 15 20 25 30 35 U1 CD CW (J (Û ~<1 19 len under den automatiska nollställníngsfasen, till en grov- spänningsströmställargrupp (Sc) under en grovjämförelsefas och till den resulterande grovinställningsspänningen (Vr) under en finjämförelsefas; av att styranordningen är anordnad att styra den andra änden av den andra kondensatorn till jord under den automatiska nollställningsfasen och under grovjäm- förelsefasen och att vara kopplad till en finströmställar- grupp (Sf) under finjämförelsefasen.

6. Arrangemang enligt krav 2 eller 3, k ä n n e t e c k - n a t av att den gemensamma referensspänningsgeneratorn är anordnad att alstra grovreferensspänningar kopplade gemensamt till alla kanalerna; av att digital/analog-omvandlingsanord- ningen i varje signalbehandlingskanal innefattar en grov- strömställargrupp, som kopplar om grovreferensspänningarna, en finströmställargrupp, som kopplar om finreferensspän- ningarna, en additionskrets för att addera ihop grov- och fin-referensspänningarna och en logisk kontroller för att styra strömställarna; och av att finmotståndssträngen i varje kanal är buffertkopplad och kopierar den samplade analoga insignalen till analog/digital-omvandlingsanordningen för finupplösning under en grovjämförelsefas och det resulterande grovspänningsområdet för att generera finreferensspänningar, som krävs under en finjämförelsefas.

7. Arrangemang enligt något av föregående krav, k ä n n e - t e c k n a t av att hållkretsen i varje signalbehandlings- kanal innefattar en signalstyrd buffertkrets, som styr en normalt oledande switchtransistor (Ss) att vara ledande under en ställsignal från tidsstyrkretsen (4), en samplingskonden- sator (Cs) i serie med switchtransistorn, och emitter-kollek- torbanan hos en "blind"-transistor (Sd) anordnad mellan switchtransistorn och samplingskondensatorn.

8. Arrangemang enligt något av föregående krav, k ä n n e - t e c k n a t av att det är anordnat i ett chip med integre- rad krets.