JP2017505045A - コグニティブ信号コンバータ - Google Patents

Abstract

アナログ信号入力ポートを介してアナログ信号源に接続可能であり、アナログ信号入力ポートを介して受信されたアナログ入力信号に基づいてデジタル出力信号を生成するよう適合されるコグニティブ信号コンバータが開示される。コグニティブ信号コンバータは、アナログ／デジタルコンバータおよびコグニティブネットワークを備える。アナログ／デジタルコンバータは、アナログ入力信号、サンプルクロック信号、および処理クロック信号に基づいて、アナログ入力信号をサンプルクロック信号にしたがってサンプリングして、各アナログ入力信号サンプルを量子化し、量子化処理は処理クロック信号によって動作することによって、デジタル変換信号を生成するよう適合される。コグニティブネットワークは、アナログ／デジタルコンバータのデジタル変換信号を受信し、受信されたデジタル変換信号およびアナログ信号源の一つまたは複数の特性に基づいてサンプルクロック信号および処理クロック信号の少なくとも一つを制御し、受信されたデジタル変換信号に基づいてデジタル出力信号を生成するよう適合される。対応する集積回路、電子機器、および方法もまた開示される。

Description

本発明は、全体として、アナログ／デジタルコンバータ（例えばアナログ／情報コンバータ）の分野に関し、特に、そのようなコンバータの動作の制御および最適化に関する。

電子機器は、一般的に、アナログ技術の代わりにデジタル技術を用いて実装されるが、電子機器によって処理される信号は、元々アナログであることが多い（例えば無線信号、センサ出力信号、画像キャプチャ等）。概して、デジタル技術が進歩するほど、アナログ信号を、デジタル技術の実施に適したデジタル信号に変換するタスクが厳しくなる。

概念的に、アナログ／デジタルコンバータ（ＡＤＣもしくはＡ／Ｄコンバータとも表記される）は、その基本的な機能性（サンプルホールド、量子化）と共に当業界では周知であり、本明細書においてはさらに詳しく説明しない。

アナログ／デジタル変換が或る要件を満たすことは、有益、さらに必要であることが多い。そのような要件は、例えば、（各サンプルのサンプリング速度および／または量子化精度に関する）精度要件、および／または電力消費要件を備えうる。量子化精度は、例えば、量子化範囲および／またはアナログ信号サンプル値からの最大偏差を備えうる。アナログ／デジタル変換の全ての要件を満たすことは、特にアナログ／デジタル変換の実施が、適度に安価および／または小さな回路フットプリントを用いるべき場合に、しばしば煩雑になりうる。概して、ＡＤＣが特定の用途の要件を満たすように設計される場合は、他の用途で使用するには不適切でありうる。

したがって、ＡＤＣの動作の、特定の用途への適合を可能にする構成が必要である。

ＵＳ２０１１／０１４８６８２Ａ１は、サンプリングされたアナログ入力信号とアナログ予測信号とを結合してアナログ予測誤差信号を生成する加算器部を有する、サンプリングされたアナログ入力信号を生成するサンプリング部を含む予測アナログ／デジタルコンバータシステムを開示する。誤差アナログ／デジタルコンバータは、アナログ予測誤差信号をデジタル化する。第二の加算器は、（誤差アナログ／デジタルコンバータからの）デジタル誤差信号出力およびデジタル予測信号に結合され、デジタル出力信号を生成する。フィードバック部は、デジタル出力信号に結合され、デジタル予測信号およびアナログ予測信号を供給する。

“備える／備えた”という文言は、本明細書で使用される際は、述べた特徴、整数、ステップ、もしくは構成要素の存在を特定するととられるが、一つまたは複数の他の特徴、整数、ステップ、構成要素、もしくはそれらのグループの存在もしくは追加を排除しないことが強調されるべきである。

いくつかの実施形態の目的は、ＡＤＣの動作の、特定の用途への適合を可能にすることである。

第一の態様によれば、これは、アナログ信号入力ポートを介してアナログ信号源に接続可能であり、アナログ信号入力ポートを介して受信されたアナログ入力信号に基づいてデジタル出力信号を生成するよう適合されたコグニティブ信号コンバータによって達成される。コグニティブ信号コンバータは、アナログ／デジタルコンバータおよびコグニティブネットワークを備える。

アナログ／デジタルコンバータは、アナログ入力信号、サンプルクロック信号および処理クロック信号に基づいて、アナログ入力信号をサンプルクロック信号にしたがってサンプリングして各アナログ入力信号サンプルを量子化し、量子化処理は処理クロック信号によって動作することによって、デジタル変換信号を生成するよう適合される。

処理クロック信号は、各アナログ入力信号サンプルを量子化する際に、アナログ／デジタルコンバータの動作速度を制御するのに使用される。

量子化処理が処理クロック信号によって動作するとは、アナログ／デジタルコンバータが、処理クロック信号の各周期中に動作を行うことと解釈すべきである。したがって、処理クロック信号は、アナログ／デジタルコンバータの処理クロックとして作用する。

コグニティブネットワークは、アナログ／デジタルコンバータのデジタル変換信号を受信し、受信されたデジタル変換信号およびアナログ信号源の一つまたは複数の特性に基づいてサンプルクロック信号および処理クロック信号の少なくとも一つを制御し、受信されたデジタル変換信号に基づいてデジタル出力信号を生成するよう適合される。

アナログ入力信号は、例えば、ストリーミングデータ信号、無線信号、センサ出力信号、心電図記録信号、映像信号、３Ｄ映像信号、写真データ信号、指紋読み取り信号等のいずれかを備えうる。

コグニティブネットワークは、制御構成でありうる。追加的もしくは代替的には、コグニティブネットワークはまた、分類構成および／または予測構成でありうる。

典型的なコグニティブネットワークは、現在の信号部分および／または以前の信号部分に基づいて将来の信号部分の予測を行うよう適合された（ハードウェアもしくはソフトウェアもしくはそれらの組み合わせに実装される）機能部でありうる。

いくつかの実施形態では、機能部は、信号の次のサンプルを予測するよう適合されうる。

いくつかの実施形態では、機能部は、多くの信号型の何れに信号が属するかを決定し、それによって将来の信号部分を予測するよう適合されうる。

典型的なコグニティブネットワークは、加えて、その予測アルゴリズムを動的に開発するよう適合された（ハードウェアもしくはソフトウェアもしくはそれらの組み合わせに実装される）機能部でありうる。

例えば、コグニティブネットワークは、複数の信号を互いに適合させ、二つ以上の信号に共通である一つもしくは複数の信号特性を識別するよう適合されうる。そのような信号特性は、それから予測アルゴリズムで使用されて、新たな信号が複数の信号の一つもしくは複数と同じ型であるかを決定する。

このように、コグニティブネットワークは、いくつかの実施形態による（場合によっては自己学習）予測構成でありうる。

コグニティブネットワークの例は、ＩＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌのＰｅｒｆｏｒｍａｎｃｅ、Ｃｏｍｐｕｔｉｎｇ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｃｏｎｆｅｒｅｎｃｅ２００８、ＩＰＣＣＣ２００８で発表された、Ｑｉｎｑｉｎ Ｃｈｅｎ、Ｙｉｎｇ Ｗａｎｇ、Ｃｈａｒｌｅｓ Ｗ．Ｂｏｓｔｉａｎによる“Ｕｎｉｖｅｒｓａｌ Ｃｌａｓｓｉｆｉｅｒ Ｓｙｎｃｈｒｏｎｉｚｅｒ Ｄｅｍｏｄｕｌａｔｏｒ”に開示されている。

例えば、コグニティブネットワークは、人工神経ネットワーク（例えばＵＳ５，７１７，８３２参照）でありうる。いくつかの実施形態では、コグニティブネットワークは、ストリーミング認識および予測構成でありうる。

アナログ／デジタルコンバータは、任意の適切な既知のまたは将来の型のアナログ／デジタルコンバータでありうる。例えば、アナログ／デジタルコンバータは、一つまたは複数の逐次比較レジスタアナログ／デジタルコンバータ（ＳＡＲ ＡＤＣ、例えばＷＯ２０１２／１２３５７８Ａ１およびＥＰ０６２４２８９Ｂ１参照）を備えうる。高いサンプリング周波数には、高いサンプリング周波数に対応できるよう数個の構成アナログ／デジタルコンバータを備えるアナログ／デジタルコンバータ構造を使用することが必要もしくは少なくとも有益でありうる。そのような構造は、各構成アナログ／デジタルコンバータの処理スピード要件を緩和する。そのようなアナログ／デジタルコンバータ構造の例は、パイプライン化アナログ／デジタルコンバータおよびタイムインターリーブ型アナログ／デジタルコンバータ（例えば並列連続アナログ／デジタルコンバータ）である。ＵＳ２０１１／０３０４４８９Ａ１、ＷＯ２００７/０９３４７８Ａ１、ＥＰ０６２４２８９Ｂ１およびＷＯ２０１０／０４２０５１Ａ１は、種々の例示のタイムインターリーブ型アナログ／デジタルコンバータ構造を記載する。

いくつかの実施形態では、コグニティブネットワークはさらに、受信されたデジタル変換信号およびアナログ信号源の一つまたは複数の特性に基づいてデジタル変換信号の次のサンプルの少なくとも一部を予測し、少なくとも部分的に予測された次のサンプルに基づいて、サンプルクロック信号および処理クロック信号の少なくとも一つを制御するよう適合されうる。

いくつかの実施形態によると、アナログ／デジタルコンバータはさらに、少なくとも部分的に予測された次のサンプルに基づいてデジタル変換信号を生成するよう適合されうる。例えば、少なくとも部分的に予測された次のサンプルは、アナログ／デジタルコンバータにフィードバックされうる。アナログ／デジタルコンバータは、少なくとも部分的に予測された次のサンプルを、デジタル変換信号の次のサンプルを生成するための初期値として使用しうる。

このことは、次のサンプルの最上位ビットがアナログ／デジタルコンバータによって決定される必要がなく、少なくとも部分的に予測された次のサンプルから抽出されうるという利点を有しうる。よって、アナログ／デジタルコンバータは、通常は最上位ビットを決定するために使用されるリソースを他の目的（より精度の高い量子化、より速いサンプリングレートおよび／または省電力化）のために使用しうる。

追加的もしくは代替的には、少なくとも部分的に予測された次のサンプル値は、アナログ／デジタルコンバータの基準値として使用されうる。このことは、より小さなＡＤＣ範囲が使用され、それがより高い精度および／またはより少ない電力消費につながりうるという利点を有しうる。

いくつかの実施形態では、アナログ／デジタルコンバータは、アナログ入力信号の次のサンプルを少なくとも部分的に予測された次のサンプルと比較することによって、デジタル変換信号を生成するよう適合されうる。

コグニティブネットワークは、例えば、受信されたデジタル変換信号と少なくとも部分的に予測された次のサンプルとの差に関連して、サンプルクロックおよび／または処理クロックを制御するよう適合されうる。差の絶対値が小さい（例えば第一の閾値よりも小さい）場合は、（アナログ入力信号が急速に変化していないと推測されうるため）いくつかの実施形態によって、サンプルクロック周期が増加されうる。差の絶対値が大きい（例えば、第一の閾値と同じもしくは同じでない第二の閾値よりも大きい）場合は、（アナログ入力信号が急速に変化していると推測されうるため）いくつかの実施形態によって、サンプルクロック周期が減少されうる。このことは、アナログデジタルコンバータが、サンプリングクロック周期が増加された際に、通常は高いサンプリングレートに対応するために使用されるリソースを他の目的（より精度の高い量子化および／または（例えば処理クロックレートを下げることによる）省電力化）のために使用しうるという利点を有する。

コグニティブネットワークは、さらに、いくつかの実施形態において、少なくとも部分的に予測された次のサンプルに基づいてアナログ／デジタルコンバータの変換範囲を制御するよう適合されうる。

デジタル出力信号は、いくつかの実施形態によると、受信されたデジタル変換信号、受信されたデジタル変換信号の調整されたバージョン、および受信されたデジタル変換信号に基づくアナログ入力信号の分類のうちの一つと同等でありうる。

デジタル出力信号がアナログ入力信号の分類であり、また他の適切な状況にある際、コグニティブ信号コンバータは、アナログ／情報コンバータと見なされうる。アナログ／情報コンバータは、概して、アナログ信号の情報を高圧縮で提示できるという利点を有する（例えば、２０１２年３月発行ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ.４７、Ｎｏ.３、ｐｐ７４４−７５６掲載、Ｃｈｅｎ、Ｃｈａｎｄｒａｋａｓａｎ、Ｓｔｏｊａｎｏｖｉｃ著、“Ｄｅｓｉｇｎ ａｎｄ Ａｎａｌｙｓｉｓ ｏｆ ａ Ｈａｒｄｗａｒｅ−Ｅｆｆｉｃｉｅｎｔ Ｃｏｍｐｒｅｓｓｅｄ Ｓｅｎｓｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｄａｔａ Ｃｏｍｐｒｅｓｓｉｏｎ ｉｎ Ｗｉｒｅｌｅｓｓ Ｓｅｎｓｏｒｓ”参照）。

いくつかの実施形態では、コグニティブ信号コンバータはさらに、アナログ／デジタルコンバータのデジタル変換信号にフレーム化動作を施すよう適合された画像処理フレーマを備えうる。そのような実施形態では、コグニティブネットワークは、フレーム化されたデジタル変換信号を、アナログ／デジタルコンバータのデジタル変換信号として受信するよう適合される。これらの実施形態は、アナログ入力信号が映像信号等の画像信号である際に特に適している。コグニティブネットワークは、例えば、フレーム化されたデジタル変換信号の背景項目およびフレーム化されたデジタル変換信号の移動項目を検出し、その検出に基づいて画像処理フレーマのフレーム化動作を制御するようさらに適合されうる。

さらにいくつかの実施形態では、アナログ／デジタルコンバータは第一のアナログ／デジタルコンバータであり、コグニティブネットワークは、第一のコグニティブネットワークでありうる。それから、コグニティブ信号コンバータはさらに、第二のアナログ／デジタルコンバータおよび第二のコグニティブネットワークを備え、第一のコグニティブネットワークは、第二のコグニティブネットワークを制御するよう適合される。そのような実施形態は、三次元画像信号の処理に特に適切でありうる。例えば、第一のアナログ／デジタルコンバータは、第一の記録装置（例えばカメラ）からの第一のアナログ入力信号で動作し、第二のアナログ／デジタルコンバータは、第一のアナログ入力信号と同時に記録された第二の記録装置からの第二のアナログ入力信号で動作しうる。第二の記録装置の位置は、第一の記録装置の位置に関して、それらが共に三次元画像信号を供給するよう、オフセットされる。

アナログ信号源の一つまたは複数の特性は、いくつかの実施形態によると、アナログ／デジタルコンバータの一つまたは複数の特性によって補われうる。

第二の態様は、第一の態様のコグニティブ信号コンバータを備える集積回路であり、第三の態様は、第一の態様のコグニティブ信号コンバータもしくは第二の態様の集積回路を備える電子機器である。

第四の態様によれば、アナログ／デジタルコンバータを動作させる方法が提供される。本方法は、アナログ／デジタルコンバータを備えるコグニティブ信号コンバータのアナログ信号入力ポートを介してアナログ入力信号を受信することと、アナログ入力信号、サンプルクロック信号、および処理クロック信号に基づいて、サンプルクロック信号にしたがってアナログ入力信号をサンプリングし、アナログ入力信号サンプルを量子化し、量子化処理は処理クロック信号によって動作されることによって、デジタル変換信号のサンプルを生成することと、を備える。

本方法はまた、デジタル変換信号およびアナログ信号源の一つまたは複数の特性に基づいてサンプルクロック信号および処理クロック信号の少なくとも一つを制御することと、デジタル変換信号に基づいてデジタル出力信号を生成することと、を備える。

いくつかの実施形態では、第四の態様は、加えて、第一の態様について上述した種々の特徴のいずれかと同じもしくは対応する特徴を有しうる。

いくつかの実施形態の利点は、アナログ／デジタル変換は、アナログ信号源の変化する要件および／または特性に備えるよう非常に柔軟に制御されうることである。それによって、コグニティブコンバータの性能指数、電力消費、および／または他の性能メトリクスは、他のコンバータと比較して向上されうる。

いくつかの実施形態の他の利点は、アナログ信号によって運ばれる情報が圧縮して提示され、したがってエネルギー効率がよく伝達されうることである。

さらなる目的、特徴、および利点は、下記の実施形態の詳細な説明から、付属の図面を参照して、明らかになるであろう。
いくつかの実施形態によるコグニティブ信号コンバータを備える例示の構成を示すブロック図。 いくつかの実施形態によるコグニティブ信号コンバータを備える例示の構成を示すブロック図。 いくつかの実施形態によるコグニティブ信号コンバータを備える例示の構成を示すブロック図。 いくつかの実施形態による例示の方法ステップを図示するフローチャート。 いくつかの実施形態によるコグニティブ信号コンバータに適切な例示のアナログ／デジタルコンバータを示すブロック図。 いくつかの実施形態によるアナログ入力信号の処理を示す模式図。

下記では、アナログ入力信号がアナログ／デジタルコンバータに入力され、アナログ／デジタルコンバータの出力がコグニティブネットワークによって使用されることで、デジタル出力信号を生成し、アナログ／デジタルコンバータを制御する実施形態が説明される。

コグニティブネットワークは、概して、アナログ信号源の一つまたは複数の特性を認知する（もしくは、学習することができる）。例えば、一つまたは複数の特性が、コグニティブネットワークのトレーニング（自己学習）によって、および／または（例えば、手動入力、アナログ信号源からの自動入力、プログラミング、パラメータもしくはアルゴリズムの設定等によって）コグニティブネットワークにとって利用可能となったアナログ入力信号についての事前知識に基づいて達成されうる。

コグニティブネットワークはまた、アナログ／デジタルコンバータの出力を使用して、アナログ／デジタルコンバータの出力の一つまたは複数の将来のサンプルを（少なくとも部分的に）予測するよう適合されうる。予測は、任意の適切な既知のもしくは将来の方法によりうる。予測されたサンプルが本明細書で言及される際は、その表記は、部分的に予測されたサンプル（例えば、最上位ビットの数もしくは最下位ビットの数など、サンプルが構成されるビットの部分集合の予測）もまた含むことを意味される。

コグニティブネットワークは、アナログ／デジタルコンバータの出力（および場合によっては予測されたサンプル）を、どちらもアナログ／デジタルコンバータを作動させるのに使用されるサンプルクロックおよび／または処理クロックを制御するために使用しうる。サンプルクロックは、アナログ入力信号のサンプリングを制御するために使用され、処理クロックは、アナログサンプルをデジタル化（すなわち量子化）してアナログ／デジタルコンバータの出力のサンプルを生成する際に、アナログ／デジタルコンバータの動作速度を制御するために使用される。

この目的のために、クロックコントローラが、コグニティブネットワークの内部もしくは外部に設けられうる。クロックコントローラは、システムクロック信号を入力として有し、（例えば、任意の適切な既知のもしくは将来の方法でシステムクロック信号を分割、シフト、スライス、複製等して）サンプルクロックおよび／または処理クロックを出力として供給しうる。クロックコントローラは、アナログ／デジタルコンバータの出力およびアナログ信号源の一つまたは複数の特性に基づいて、コグニティブネットワークによって制御される。いくつかの実施形態において、予測されたサンプルはまた、例えばＡＤＣ出力サンプルと予測されたサンプルとの差（例えば記号もしくは絶対値）に基づいて、もしくはＡＤＣ出力サンプルおよび予測されたサンプルの、特性信号曲線へのマッチングに基づいて、クロックコントローラを制御するのにも使用されうる。

例えば、（アナログ信号源の特性に照らしたアナログ／デジタルコンバータの出力および予測されたサンプルに基づいて）アナログ入力信号が、アナログ／デジタル変換における精度が重要でない期間にあると推測されうる場合は、サンプルクロックレートは、過剰なサンプリングが避けられるよう減らされうるおよび／または処理クロックレートは、不必要に正確な量子化が避けられるよう減少されうる。

アナログ入力信号が、アナログ／デジタル変換における精度が重要であり、アナログ入力信号が非常にゆっくりと変化する期間にあると推測されうる場合は、サンプルクロックレートは減少されうるが、処理クロックレートは増加されうる。

アナログ入力信号が、アナログ／デジタル変換における精度が重要であり、アナログ入力信号が素早く変化する期間にあると推測されうる場合は、サンプルクロックレートおよび処理クロックレートは増加されうる。

サンプルおよび／または処理クロックの増加、減少、もしくは不変のレートの種々の組み合わせが適合可能である、多くの他の状況が想定されうる。クロックレート、クロック周期、もしくは任意の他のパラメータの増加もしくは減少についての参照が為された際は、公称値と比べてもしくは以前の値と比べて適切であると解されうる。

予測されたサンプルは、アナログ／デジタルコンバータの動作を制御するためにさらに使用されうる。例えば、予測されたサンプルは、コグニティブネットワークからアナログ／デジタルコンバータへフィードバックされうる。アナログ／デジタルコンバータは、例えば、予測されたサンプルを、その量子化処理の起点として使用しうる。量子化処理は、それから、アナログサンプルを予測された次のサンプルと比較することを備えうる。（これらの実施形態のいくつかでは、一つまたは複数の最上位ビットの推測は必要とされない。その代わりに、それらのビットは予測されたサンプルから直接抽出されうる。）概して、アナログ／デジタルコンバータは、利用可能な予測がなかった場合と比較して、特定の結果に達するためのより少ないサイクルを必要とする。これは、（例えば処理クロックレートの低下によって）より少ない電力消費につながりうる。代替的に、もしくは付加的には、一つまたは複数の処理サイクルが、（例えば、アナログ／デジタルコンバータをより狭い範囲で動作させることによって）より高い量子化の精度を達成するために使用されうる。さらに代替的に、もしくは付加的には、一つまたは複数の処理サイクルが、増加したサンプルクロックレートを受け入れるために使われうる。

したがって、いくつかの実施形態では、コグニティブネットワークは、予測されたサンプル値、動作範囲、サンプルクロックおよび処理クロックを提供することによって、アナログ／デジタルコンバータを制御しうる。いくつかの実施形態では、これらの制御信号の部分集合のみが使用されうる。例えば、適合されたサンプルクロックおよび適合された処理クロックのみが、いくつかの実施形態でアナログ／デジタルコンバータに提供されうる。

コグニティブネットワークは、さらに、アナログ／デジタルコンバータからの出力に基づいて、デジタル出力信号を生成するよう適合される。

いくつかの実施形態では、デジタル出力信号は、アナログ／デジタルコンバータからの出力もしくはアナログ／デジタルコンバータからの出力の調整されたバージョンと等しい。例えば、アナログ入力信号が直交振幅変調（ＱＡＭ）信号である場合、信号は、振幅および位相が、振幅および位相の限定された集合に属する正弦波信号であることが知られている。そのような場合、コグニティブネットワークは、（先のサンプルに基づいて）可能な振幅および位相に基づいて出力を調整しうる。

他の実施形態では、デジタル出力信号は、アナログ／デジタルコンバータからの出力の特性化（もしくは）分類を備えうる。例えば、アナログ入力信号が常に四つの異なる状態の一つにあると知られる場合は、コグニティブネットワークは、アナログ／デジタルコンバータからの出力に基づいて現在の状態を検出するよう適合され、デジタル出力信号は、単に検出された状態（本例では２ビット）の表示を備えうる。上述の直交振幅変調（ＱＡＭ）信号の例では、コグニティブネットワークは、（可能な振幅および位相に基づいて）数個のサンプルの後にＱＡＭシンボルを検出することができうる。その際、シンボル表現（分類）が出力され、現在のシンボル期間中は、これ以上のサンプルは必要とされない。

コグニティブネットワークは、アナログ／デジタルコンバータからの出力の部分的なサンプルに基づいて、デジタル出力信号を生成しうる。例えば、コグニティブネットワークが、サンプルの一部に基づいて（例えば最上位ビットの数に基づいて）分類を決定できる場合は、分類はデジタル出力信号として使用され、アナログデジタル変換は、（例えば処理クロックをサンプルの残りが処理されないよう調整し、ＡＤＣを次のサンプルのためにリセットすることによって）早期に終了されうる。

いくつかの実施形態では、数個のアナログ／デジタルコンバータが、並列アナログ入力信号を処理し、それらを単一のコグニティブネットワークに入力することによって、アナログ／デジタルコンバータ出力の組み合わせに基づいた分類を生成しうる。

前述のように、アナログ／デジタルコンバータは、一つもしくは複数の逐次比較レジスタアナログ／デジタルコンバータ（ＳＡＲ ＡＤＣ）を備えうる。

ＳＡＲ ＡＤＣは、例えば、コグニティブネットワークによって個別に制御されうる複数の並列ＡＤＣ：ｓによって形成されうる。例えば、サンプリングレートが低い場合は、コグニティブネットワークは、対応する数の並列ＡＤＣ：ｓを低活動（もしくはスリープ）モードに入れて、電力の消費を抑えうる。

ＳＡＲ ＡＤＣは、例えば、コグニティブネットワークによって個別に制御される複数の構成ＳＡＲ ＡＤＣ：ｓによって形成されたタイムインターリーブ型ＡＤＣでありうる。任意のインターリーブ誤差（例えば時間のオフセット）は、コグニティブネットワークで補正されうる。

ＳＡＲ ＡＤＣは、コグニティブネットワークによって制御される、（例えば、実行中にＡＤＣ：ｓの較正を行えるよう）決定的に必要とされるものより多いＡＤＣ：ｓによって形成された冗長性を有するＡＤＣでありうる。

図１は、いくつかの実施形態によるコグニティブ信号コンバータ１００を備える例示の構成を示す模式的なブロック図である。本構成はまた、アナログ入力信号１４１をコグニティブ信号コンバータ１００のアナログ入力ポートに供給するアナログ信号源（ＳＲＣ）１０１と、コグニティブ信号コンバータ１００のデジタル出力信号１４３をいくつかの目的（例えば、信号復調−例えば無線ローカルエリアネットワーク（ＷＬＡＮ）レシーバの直交周波数分割多重（ＯＦＤＭ）復調、ビデオシーケンスにおける物体追跡、エムペグ（ＭＰＥＧ）符号化、指紋認証、光学タッチスクリーンのタッチ認証等を含むさらなる処理および／またはレンダリング）で使用するプロセッサ（ＰＲＯＣ）１０２とを備える
コグニティブ信号コンバータ１００は、アナログ／デジタルコンバータ（ＡＤＣ）１１０と、コグニティブネットワーク（ＣＮＷ）１２０と、クロックコントローラ（ＣＬＫ ＣＮＴＲ）１３０とを備える。クロックコントローラ１３０は、コグニティブネットワーク１２０への外部として、図１に示される。他の実施形態では、クロックコントローラは、コグニティブネットワークに具備されうる。

上記で詳述したように、ＡＤＣ１１０は、処理クロック信号１４７、サンプルクロック信号１４６およびコグニティブネットワーク１２０からのフィードバック信号１４９に基づいて、アナログ入力信号１４１を処理し、デジタル変換信号１４５を生成する。デジタル変換信号１４５は、いくつかの実施形態によれば、図１の１４４で示されるように、プロセッサ１０２へ直接出力されうる。

デジタル変換信号１４５はまた、コグニティブネットワーク１２０へ入力され、コグニティブネットワーク１２０は、デジタル変換信号１４５および（プリコードされたおよび／または学習された）信号源１０１の特性を使用して、デジタル変換信号１４５の次のサンプルを予測しうる。上記で詳述したように、予測されたサンプルは、ＡＤＣ１１０に（フィードバック信号１４９を介して）フィードバックされうる。さらに、デジタルコンバータ信号１４５および信号源の特性（および場合によっては予測されたサンプル）は、コグニティブネットワーク１２０に使用されて、クロックコントローラ１３０に入力されたシステムクロック（ＣＬＫ）１４２と関連して、クロックコントローラ１３０のサンプルクロック信号１４６および／または処理クロック信号１４７を、（制御信号１４８を介して）制御しうる。

図２は、いくつかの実施形態によるコグニティブ信号コンバータ２００を備える例示の構成を示す模式的なブロック図である。図２のブロック２０１、２０２、２１０、２２０および２３０は、図１の対応するブロック１０１、１０２、１１０、１２０および１３０と同じ（もしくは少なくとも同様）である。同様に、図２の信号２４１、２４２、２４３、２４５、２４６、２４７、２４８および２４９は、図１の対応する信号１４１、１４２、１４３、１４５、１４６、１４７、１４８および１４９と同じ（もしくは少なくとも同様）である。これらのブロックおよび信号については、さらに詳述されない。

コグニティブ信号コンバータ２００はまた、ＡＤＣ２１０の出力２４５を、フレーム化された信号２５２としてコグニティブネットワーク２２０に送る前に、それに画像処理フレーム化動作を行うよう適合されたフレーマ（ＦＲ）２５０を備える。フレーム化された信号２５２は、いくつかの実施形態によれば、図２の２４４で示されるように、プロセッサ２０２へ直接出力されうる。

このコグニティブ信号コンバータ２００では、コグニティブネットワーク２２０はまた、制御信号２５１を介してフレーマ２５０を制御するよう適合されうる。例えば、コグニティブネットワーク２２０は、フレーム化された信号２５２の背景項目および移動項目を検出し、その検出に基づいて画像処理フレーマのフレーム化動作を制御するよう適合されうる。いくつかの例では、コグニティブネットワーク２２０は、移動項目の位置、方向、および速度を指示することによってフレーム化を制御するよう適合され、フレーマ２５０は、これらの指示に基づいて、フレームの必要な部分を必要な時に変換するよう適合されうる。

コグニティブ信号コンバータ２００は、画像処理用途に特に適している。

図３は、いくつかの実施形態によるコグニティブ信号コンバータ３００を備える例示の構成を示す模式的なブロック図である。図３のブロック３０１、３０２、３１０、３２０、３３０および３５０は、図２の対応するブロック２０１、２０２、２１０、２２０、２３０および２５０と同じ（もしくは少なくとも同様）である。同様に、図３の信号３４１、３４２、３４３、３４４、３４５、３４６、３４７、３４８、３４９、３５１および３５２は、図２の対応する信号２４１、２４２、２４３、２４４、２４５、２４６、２４７、２４８、２４９、２５１、および２５２と同じ（もしくは少なくとも同様）である。これらのブロックおよび信号については、さらに詳述されない。

コグニティブコンバータ３００はまた、第二の組のブロック−（ＡＤＣ）３６０、フレーマ（ＦＲ）３９０、コグニティブネットワーク（ＣＮＷ２）３７０、およびクロックコントローラ（ＣＬＫ ＣＮＴＲ）３８０を備え、それらは、対応するブロック−（ＡＤＣ）３１０、フレーマ（ＦＲ）３５０、コグニティブネットワーク（ＣＮＷ１）３２０、およびクロックコントローラ（ＣＬＫ ＣＮＴＲ）３３０と、それぞれ同じ（もしくは少なくとも同様）である。

ＡＤＣ３６０は、処理クロック信号３６７、サンプルクロック信号３４６および第二のコグニティブネットワーク３７０からのフィードバック信号３６９に基づいて、アナログ入力信号３６１の第二の部分を処理し、デジタル変換信号３６５を生成する。

フレーマ（ＦＲ）３９０は、ＡＤＣ３６０の出力３６５を、フレーム化された信号３９２としてコグニティブネットワーク３７０に送る前に、それに画像処理フレーム化動作を行うよう適合される。フレーム化された信号３９２は、いくつかの実施形態によれば、図３の３６４で示されるように、プロセッサ３０２へ直接出力されうる。

フレーム化された信号３９２は、第二のコグニティブネットワーク３７０へ入力され、コグニティブネットワーク３７０は、フレーム化された信号３９２および（プリコードされたおよび／または学習された）信号源３０１の特性を使用して、デジタル変換信号の次のサンプルを予測し、（制御信号３６８を介して）クロックコントローラ３８０を制御しうる。第二のコグニティブネットワーク３７０はまた、制御信号３９１を介してフレーマ３９０を制御するよう適合されうる。

図３の例では、ＡＤＣ：ｓ３１０、３６０の両方のサンプルクロック３４６は同じであり、第一のコグニティブネットワーク（ＣＮＷ１）３２０によって制御される。他の実施形態では、サンプルクロックは、ＡＤＣ：ｓ３１０、３６０の間で異なり、それぞれのコグニティブネットワーク３２０、３７０によって制御されうる。

第一のコグニティブネットワーク（ＣＮＷ１）３２０は、情報および／または制御信号を、接続３９３を介して、第二のコグニティブネットワーク（ＣＮＷ２）３７０に送るよう適合されうる。

それにより、第一のコグニティブネットワーク３２０によって既に成された予測、検出、および制御信号（もしくはそれらの一部）は、第二のコグニティブネットワーク３７０によって複製される必要がなくなり、概して電力および／または処理リソースの消費を抑える。

コグニティブ信号コンバータ３００は、３Ｄ画像処理用途に特に適している（例えば、ソース３０１が、高い分解能を有するカメラなどの第一の撮像装置でありうる第一のソース（ＳＲＣ１）３０１ａおよび低い分解能を有するカメラなどの第二の撮像装置でありうる第二のソース（ＳＲＣ２）３０１ｂを備え、第一および第二の撮像装置が互いに関して、例えば人間の目の間の一般的な距離に対応する距離に位置され、共同して３Ｄ画像を提供する場合）。

図４は、いくつかの実施形態による例示の方法を図示する。図４の方法は、例えば、図１、２、および３のそれぞれのコグニティブ信号コンバータ１００、２００、３００のいずれかによって行われうる。

本方法は、ステップ４１０で、アナログ信号源を定義する特性パラメータを初期値に設定することによって開始される。

これらの特性パラメータは、上記で詳述したようにコグニティブネットワークによって使用され、定常でありうるか、もしくはアナログ信号の処理中に動的に変更されうる。

それから、アナログ源のアナログ入力信号は、コグニティブ信号コンバータのアナログ信号入力ポートを介して受信され、ステップ４２０で、サンプリングクロック信号に基づいてアナログ／デジタルコンバータによってサンプリングされる。アナログ／デジタルコンバータは、ステップ４３０で、（例えば量子化によって）アナログサンプルをデジタル化して、処理クロック信号に基づいてデジタル変換信号のサンプルを生成する。

任意のステップ４４０では、コグニティブネットワークは、過去のサンプルおよび特性パラメータに基づいて、デジタル変換信号の次のサンプルを予測する
ステップ４５０では、コグニティブネットワークは、過去のサンプルおよび特性パラメータ（および場合によっては予測された次のサンプル）に基づいてサンプルクロック信号および処理クロック信号を制御し、任意のステップ４６０では、コグニティブネットワークは、将来のサンプルの量子化に使用するために、予測されたサンプルをアナログ／デジタルコンバータにフィードバックする。

コグニティブネットワークはまた、ステップ４７０で、アナログ／デジタルコンバータからの（場合によっては調整された）出力と同等でありうる、もしくはアナログ入力信号の現在の状態の分類と同等でありうるデジタル出力信号を生成する。

図５は、いくつかの実施形態によるコグニティブ信号コンバータに適切な例示のアナログ／デジタルコンバータ（ＡＤＣ）５１０を示す模式的なブロック図である。ＡＤＣ５１０は、例えば、図１、２、および３のＡＤＣ：ｓ１１０、２１０、３１０および３６０のいずれかとして使用されうる。

例示のＡＤＣ５１０は、逐次比較レジスタ（ＳＡＲ）ＡＤＣ（ＷＯ２０１３／１２３５７８Ａ１と比較）であり、サンプルホールド部（Ｓ＆Ｈ）５１１と、逐次比較レジスタ（ＳＡＲ）５１２と、デジタル／アナログコンバータ（ＤＡＣ）５１３と、コンパレータ（ＣＯＭＰ）５１４とを備える。

サンプルホールド部５１１は、サンプルクロック信号５４６（図１、２、および３の信号１４６、２４６、および３４６と比較）によって定義されるサンプリングレートで、アナログ入力信号５４１（図１、２、および３の信号１４１、２４１、３６１と比較）をサンプルするよう適合される。

予測された次のサンプル５４９は、逐次比較レジスタ５１２に格納されうる。そして処理クロック信号５４７（図１、２、および３の信号１４７、２４７、および３４７と比較）によって決定された処理レートで、逐次比較レジスタ５１２のコンテンツは、ＤＡＣ５１３でアナログ値に変換され、サンプリングされたアナログ入力信号とコンパレータ５１４で比較される。各比較は逐次比較レジスタ５１２のビットの値を決定し、逐次比較レジスタ５１２は適宜更新される。全てのビットの各値が決定されると、量子化サンプル値は５４５で出力される。

図６は、いくつかの実施形態によるアナログ入力信号６１０の処理を示す模式図である。信号６１０は、図６に示されるように三つの異なる状態を有する：信号振幅がゼロに近い（例えば６２１、６２２、６２３に図示されるタイムスパンにある）第一の状態、信号振幅が単一のピーク形状を有する（例えば６５１に図示されるタイムスパンにある）第二の状態、および信号振幅が二つのピーク形状を有する（例えば６５２に図示されるタイムスパンにある）第三の状態である。

信号が第一の状態にある際は、信号が他の状態に移行しようとしているかを知ることのみが重要であり、サンプリングレートは低めでよい。信号が第二もしくは第三の状態にある際は、第二および第三の状態のどちらに信号があるかを決定するために高い時間分解能を有することがきわめて重要であり、サンプリングレートは高めであるべきである。

こうして、コグニティブネットワークはＡＤＣ出力の振幅を閾値６２０と比較し、ＡＤＣ出力の振幅が閾値６２０を超えつつ以前のＡＤＣ出力の振幅が閾値６２０よりも小さかった（すなわちこのことは第二もしくは第三の状態への移行を示すとコグニティブネットワークが予測する）場合は、サンプリングレートを低い値から高い値に変更するよう適合されうる。コグニティブネットワークはまた、第二もしくは第三の状態を検出した際、サンプリングレートを高い値から低い値に変更するよう適合されうる。例えば、第三の状態は、（時間間隔６５２に示されるように）振幅ディップが経験された場合に検出されたと見なされ、第二の状態は、（時間間隔６５１に示されるように）振幅ディップが経験されることなくＡＣＤ出力の振幅が閾値６２０を下回った場合に検出されたと見なされうる。サンプリング時間は、図６のｘで示される。

したがって、信号が第一の状態にある際は、ＡＤＣで処理するべきサンプルが少ないため、エネルギー消費が抑えられうる。例えば、タイムインターリーブ型ＡＤＣが適用された場合は、一つまたは複数の構成ＡＤＣ：ｓがスリープモードに入れられうるおよび／または処理レートが下げられうる。

コグニティブ信号コンバータのデジタル出力信号は、アナログ入力信号の現在の状態の指示を備えうる。

説明された実施形態およびそれらと同等のものは、ソフトウェアもしくはハードウェアもしくはそれらの組み合わせで実現されうる。それらは、デジタル信号プロセッサ（ＤＳＰ）、中央処理部（ＣＰＵ）、コプロセッサ部、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、もしくは他のプログラム可能ハードウェア等の汎用回路によって、もしくは例えば用途特定集積回路（ＡＳＩＣ）等の専用回路によって実行されうる。それらの全ての形状は、本開示の範囲内であるものとする。

実施形態は、回路構成／論理を備えるもしくは実施形態のいずれかによる方法を実行する電子機器内で現れうる。電子機器は、例えば、３Ｄ追尾カメラ、タッチスクリーン検出器、指紋分類装置、ＭＰＥＧ符号器／複合器、もしくはＯＦＤＭ受信機／複合器でありうる。

本明細書において、種々の実施形態への参照が為された。しかしながら、当業者は、説明された実施形態の、尚クレームの範囲内である多くの変形を認識するであろう。例えば、実施形態の説明では、機能ブロックを特定の部に区分けすることは決して限定ではないことに留意されたい。逆に、これらの区分けは単なる例である。本明細書において一つの部として説明される機能ブロックは、二つ以上の部に分けられうる。同様に、本明細書において二つ以上の部として実装されると説明される機能ブロックは、クレームの範囲から逸脱することなく、単一の部として実装されうる。

ゆえに、説明された実施形態の詳細は、単に例示のためであり、決して限定でないと解されるべきである。その代わりに、クレームの範囲内である全ての変形は、クレームに包含されると意図される。

Claims (16)

1. アナログ信号入力ポートを介してアナログ信号源（１０１、２０１、３０１）に接続可能であり、前記アナログ信号入力ポートを介して受信されたアナログ入力信号（１４１、２４１、３４１、３６１）に基づいてデジタル出力信号（１４３、１４４、２４３、２４４、３４３、３４４、３６３、３６４）を生成するよう適合され、アナログ／デジタルコンバータ（１１０、２１０、３１０、３６０）およびコグニティブネットワーク（１２０、２２０、３２０、３７０）を備えるコグニティブ信号コンバータであり、
   前記アナログ／デジタルコンバータは、前記アナログ入力信号、サンプルクロック信号（１４６、２４６、３４６）および処理クロック信号（１４７、２４７、３４７、３６７）に基づいて、前記アナログ入力信号を前記サンプルクロック信号にしたがってサンプリングして、各アナログ入力信号サンプルを量子化する際に前記処理クロック信号を使用して前記アナログ／デジタルコンバータの動作速度を制御することによってデジタル変換信号（１４５、２４５、３４５、３６５）を生成するよう適合され、前記量子化処理は前記処理クロック信号によって動作するコグニティブ信号コンバータであって、
   前記コグニティブネットワークは、
   前記アナログ／デジタルコンバータの前記デジタル変換信号を受信し、
   前記受信されたデジタル変換信号および前記アナログ信号源の一つまたは複数の特性に基づいて前記サンプルクロック信号および前記処理クロック信号の少なくとも一つを制御し、
   前記受信されたデジタル変換信号に基づいて前記デジタル出力信号を生成するよう適合される、コグニティブ信号コンバータ。
2. 前記コグニティブネットワークはさらに、
   前記受信されたデジタル変換信号および前記アナログ信号源の一つまたは複数の特性に基づいて前記デジタル変換信号の次のサンプルの少なくとも一部を予測し、
   前記少なくとも部分的に予測された次のサンプルに基づいて、前記サンプルクロック信号および前記処理クロック信号の少なくとも一つを制御するよう適合される、請求項１に記載のコグニティブ信号コンバータ。
3. 前記アナログ／デジタルコンバータはさらに、前記少なくとも部分的に予測された次のサンプル（１４９、２４９、３４９、３６９）に基づいて前記デジタル変換信号を生成するよう適合される、請求項２に記載のコグニティブ信号コンバータ。
4. 前記アナログ／デジタルコンバータは、前記アナログ入力信号の次のサンプルを前記少なくとも部分的に予測された次のサンプルと比較することによって、前記デジタル変換信号を生成するよう適合される、請求項３に記載のコグニティブ信号コンバータ。
5. 前記コグニティブネットワークは、前記受信されたデジタル変換信号と前記少なくとも部分的に予測された次のサンプルとの差に関連して、前記サンプルクロックを制御するよう適合される、請求項２から４のいずれか一項に記載のコグニティブ信号コンバータ。
6. 前記コグニティブネットワークは、前記受信されたデジタル変換信号と前記少なくとも部分的に予測された次のサンプルとの差に関連して、前記処理クロックを制御するよう適合される、請求項２から５のいずれか一項に記載のコグニティブ信号コンバータ。
7. 前記コグニティブネットワークはさらに、前記少なくとも部分的に予測された次のサンプルに基づいて前記アナログ／デジタルコンバータの変換範囲を制御するよう適合される、請求項２から６のいずれか一項に記載のコグニティブ信号コンバータ。
8. 前記デジタル出力信号は、
   前記受信されたデジタル変換信号（１４４、２４４、３４４、３６４）；
   前記受信されたデジタル変換信号（１４３、２４３、３４３、３６３）の調整されたバージョン；および
   前記受信されたデジタル変換信号（１４３、２４３、３４３、３６３）に基づく前記アナログ入力信号の分類のうちの一つと同等である、請求項１から７のいずれか一項に記載のコグニティブ信号コンバータ。
9. 前記アナログ／デジタルコンバータの前記デジタル変換信号にフレーム化動作を施すよう適合された画像処理フレーマ（２５０、３５０、３９０）をさらに備え、前記コグニティブネットワークは、前記フレーム化されたデジタル変換信号（２５２、３５２、３９２）を、前記アナログ／デジタルコンバータの前記デジタル変換信号として受信するよう適合される、請求項１から８のいずれか一項に記載のコグニティブ信号コンバータ。
10. 前記コグニティブネットワークはさらに、前記フレーム化されたデジタル変換信号の背景項目および前記フレーム化されたデジタル変換信号の移動項目を検出し、前記検出に基づいて前記画像処理フレーマの前記フレーム化動作を制御するよう適合される、請求項９に記載のコグニティブ信号コンバータ。
11. 前記アナログ／デジタルコンバータは第一のアナログ／デジタルコンバータ（３１０）であり、前記コグニティブネットワークは第一のコグニティブネットワーク（３２０）であり、前記コグニティブ信号コンバータはさらに、第二のアナログ／デジタルコンバータ（３６０）および第二のコグニティブネットワーク（３７０）を備え、前記第一のコグニティブネットワークは、前記第二のコグニティブネットワークを制御するよう適合される、請求項９または１０に記載のコグニティブ信号コンバータ。
12. 請求項１から１１のいずれか一項に記載のコグニティブ信号コンバータを備える集積回路。
13. 請求項１から１１のいずれか一項に記載のコグニティブ信号コンバータもしくは請求項１２の集積回路を備える電子機器。
14. アナログ／デジタルコンバータを動作させる方法であって、
    前記アナログ／デジタルコンバータを備えるコグニティブ信号コンバータのアナログ信号入力ポートを介してアナログ入力信号を受信することと、
    前記アナログ入力信号、サンプルクロック信号、および処理クロック信号に基づいて、前記アナログ入力信号を前記サンプルクロック信号にしたがってサンプリングして、前記アナログ入力信号サンプルを量子化する際に前記処理クロック信号を使用して前記アナログ／デジタルコンバータの動作速度を制御することによってデジタル変換信号のサンプルを生成（４２０、４３０）することであって、前記量子化処理は前記処理クロック信号によって動作することと、
    前記デジタル変換信号および前記アナログ信号源の一つまたは複数の特性に基づいて前記サンプルクロック信号および前記処理クロック信号の少なくとも一つを制御すること（４５０）と、
    前記デジタル変換信号に基づいてデジタル出力信号を生成すること（４７０）と、を備える、方法。
15. 前記受信されたデジタル変換信号および前記アナログ信号源の一つまたは複数の特性に基づいて前記デジタル変換信号の次のサンプルの少なくとも一部を予測すること（４４０）と、
    前記少なくとも部分的に予測された次のサンプルに基づいて前記サンプルクロック信号および前記処理クロック信号の少なくとも一つを制御することと、をさらに備える、請求項１４に記載の方法。
16. 前記少なくとも部分的に予測された次のサンプルに基づいて前記デジタル変換信号の次のサンプルを生成すること（４２０、４３０）をさらに備える、請求項１５に記載の方法。
    

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