JP2011211371A - 逐次比較型ａｄ変換器用クロック生成回路 - Google Patents

逐次比較型ａｄ変換器用クロック生成回路 Download PDF

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Abstract

【課題】逐次比較型ＡＤ変換器に適したクロックを生成。
【解決手段】クロック生成部11は、クロックRCKが第１の電圧レベルへ遷移するとクロックSCKを第２の電圧レベルへ遷移させ、クロックICKの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生するとクロックSCKを第１の電圧レベルへ遷移させる。クロック生成部12は、クロックSCKが第２の電圧レベルへ遷移するとクロックICKを第１の電圧レベルへ遷移させ、比較信号(QP,QN)が互いに異なる電圧レベルへ遷移するとクロックICKを第２の電圧レベルへ遷移させ、比較信号(QP,QN)が互いに同一の電圧レベルへ遷移すると可変遅延時間の経過後にクロックICKを第１の電圧レベルへ遷移させる。遅延制御部13は、クロックRCKの周期に対するクロックSCKの第１の電圧レベル期間の割合が予め定められた割合に近づくようにクロック生成部12の可変遅延時間を制御する。
【選択図】図１

Description

この発明は、クロック生成回路に関し、さらに詳しくは、逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路に関する。
現在、比較的簡素な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、且つ、中位の変換速度と中位の変換精度が実現できる製造用途の広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている（例えば、非特許文献１など）。
図１５は、逐次比較型ＡＤ変換器の構成例を示す。この逐次比較型ＡＤ変換器は、アナログ信号Ｖｉｎを４ビットのデジタル信号に変換するものであり、容量ＤＡ変換器９１と、差動型ラッチドコンパレータ９２とを備える。容量ＤＡ変換器９１は、容量９０１〜９０４と、サンプリングスイッチＳＷ９と、制御部９１１とを含み、差動型ラッチドコンパレータ９２は、プリチャージ型コンパレータ９２１と、ラッチ回路９２２とを含む。容量９０４の容量値をＣ０とすると、容量９０３，９０２，９０１の容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０となる。また、この逐次比較型ＡＤ変換器には、図１６のようなサンプリングクロックＳＣＫおよび内部クロックＩＣＫが供給される。
〔サンプリングクロックのハイレベル期間Ｔｓ９〕
制御部９１１は、サンプリングクロックＳＣＫのハイレベル期間において、制御電圧Ｖ１をハイレベル（例えば、電源電圧）に初期化するとともに制御電圧Ｖ２〜Ｖ４をローレベル（例えば、接地電圧）に初期化する。サンプリングスイッチＳＷ９は、サンプリングクロックＳＣＫの立ち上がりエッジに同期してオフ状態からオン状態へ切り替わり、サンプリングクロックＳＣＫの立ち下がりエッジに同期してオン状態からオフ状態へ切り替わる。これにより、アナログ信号Ｖｉｎの信号レベルに応じたアナログ電圧ＶｓがサンプリングノードＮｓ９にサンプリングされる。
〔内部クロックのハイレベル期間Ｔ９１〕
プリチャージ型コンパレータ９２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低い場合には、内部クロックＩＣＫの立ち上がりエッジに同期して、比較信号ＱＰをハイレベル（例えば、電源電圧）からローレベル（例えば、接地電圧）へ遷移させるとともに比較信号ＱＮをハイレベルのまま維持する。また、プリチャージ型コンパレータ９２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低くない場合には、内部クロックＩＣＫの立ち上がりエッジに同期して、比較信号ＱＰをハイレベルのまま維持するとともに比較信号ＱＮをハイレベルからローレベルへ遷移させる。ラッチ回路９２２は、比較信号ＱＰ，ＱＮがそれぞれローレベルおよびハイレベルである場合には、ビット値ＤＢを“０（例えば、接地電圧）”に設定し、比較信号ＱＰ，ＱＮがそれぞれハイレベルおよびローレベルである場合には、ビット値ＤＢを“１（例えば、電源電圧）”に設定する。
〔内部クロックのローレベル期間Ｔ９２〕
プリチャージ型コンパレータ９２１は、内部クロックＩＣＫの立ち下がりエッジに同期して、比較信号ＱＰ，ＱＮの両方をハイレベルに遷移させる。ラッチ回路９２２は、比較信号ＱＰ，ＱＮの両方がハイレベルである場合には、ビット値ＤＢを変化させずに保持する。制御部９１１は、内部クロックＩＣＫの第ｉ番目（ｉ＝１〜３）のローレベル期間Ｔ９２においてビット値ＤＢが“０”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１〜Ｖ４のうち第ｉ＋１番目の制御電圧（以下、制御電圧Ｖ（ｉ＋１）と表記）をローレベルからハイレベルへ切り替える。また、制御部９１１は、内部クロックＩＣＫの第ｉ番目のローレベル期間Ｔ９２においてビット値ＤＢが“１”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１〜Ｖ４のうち第ｉ番目の制御電圧（以下、制御電圧Ｖｉと表記）をハイレベルからローレベルへ切り替えるとともに制御電圧Ｖ（ｉ＋１）をローレベルからハイレベルへ切り替える。これにより、容量９０１〜９０４に蓄積された電荷が再分配され、アナログ電圧Ｖｓが基準電圧ＶＲＥＦに近づく。
以上のように、内部クロックＩＣＫのハイレベル期間Ｔ９１では、差動型ラッチドコンパレータ９２によって比較処理が実行され、内部クロックＩＣＫのローレベル期間Ｔ９２では、容量ＤＡ変換器９１によって電荷再分配処理が実行される。したがって、内部クロックＩＣＫのハイレベル期間において比較時間（比較処理に必要な時間、例えば、コンパレータ遅延時間など）を確保するとともに、内部クロックＩＣＫのローレベル期間Ｔ９２において電荷再分配時間（電荷再分配処理に必要な時間、例えば、制御部９１１における制御ロジックによる遅延時間や電荷再分配のセトリング時間など）を確保することが重要となる。
従来では、サンプリングクロックＳＣＫおよび内部クロックＩＣＫは、サンプリングクロックＳＣＫおよび内部クロックＩＣＫの周波数よりも高い周波数を有する高速クロックに基づいて生成される。また、ＰＶＴばらつき（製造ばらつき，電源電圧ばらつき，温度ばらつき）によって比較時間および電荷再分配時間が変動してしまう可能性があるので、比較時間および電荷再分配時間のワーストケースを考慮してサンプリングクロックＳＣＫおよび内部クロックＩＣＫの各々のハイレベル期間およびローレベル期間が設定される。そのため、サンプリングクロックＳＣＫおよび内部クロックＩＣＫの高速化が困難であった。
なお、非特許文献２には、逐次比較型ＡＤ変換器のコンパレータを含む発振回路によって内部クロックを生成することによって、コンパレータ遅延時間の変動に応じて内部クロックのハイレベル期間を変化させることが記載されている。この文献によれば、内部クロックのハイレベル期間において比較処理時間を確保でき、コンパレータ遅延時間のワーストケースを考慮して内部クロックのハイレベル期間を設定する場合よりも内部クロックを高速化できる。
Michiel van Elzakker, et al., "A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC" in IEEE ISSCC Dig. Tech. Papers, Feb. 2008, pp. 244-245. Shuo-Wei Michael Chen, et al., "A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-um CMOS" IEEE J. Solid-State Circuits, VOL.41, NO.12, pp.2669-2680, DECEMBER 2006.
しかしながら、非特許文献２の技術では、内部クロックのハイレベル期間において比較処理が完了するように内部クロックのハイレベル期間を確保できたとしても、内部クロックのローレベル期間を適切に確保することができない場合がある。例えば、ＰＶＴばらつきによって発振回路の自励周期が変動すると、内部クロックのハイレベル期間だけでなく内部クロックのローレベル期間も変動してしまう。仮に、内部クロックのローレベル期間が長くなり過ぎた場合には、サンプリングクロックのローレベル期間内に内部クロックのパルス（ハイレベル期間）が収まらなくなり、その結果、逐次比較型ＡＤ変換器の誤作動を招いてしまう可能性がある。また、内部クロックのローレベル期間が電荷再分配時間よりも短くなった場合には、内部クロックのローレベル期間内に電荷再分配処理を完了できなくなる可能性がある。
この発明の１つの局面に従うと、クロック生成回路は、電圧レベルが互いに相補的に変化する第１および第２のアナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって第１および第２の容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、上記サンプリングクロックを生成するサンプリングクロック生成部と、上記内部クロックを生成する内部クロック生成部と、遅延制御部とを備え、上記サンプリングクロックが第１の電圧レベルである期間において、上記第１および第２の容量ＤＡ変換器は、上記第１および第２のアナログ信号の信号レベルに応じた電荷をそれぞれ蓄積してその第１および第２のアナログ信号の信号レベルに応じた第１および第２のアナログ電圧をそれぞれサンプリングし、上記内部クロックが第１の電圧レベルである期間において、上記差動型ラッチドコンパレータは、上記第１および第２のアナログ電圧の高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに上記第１および第２の比較信号に応じたビット値を上記デジタル信号として出力し、上記内部クロックが第２の電圧レベルである期間において、上記差動型ラッチドコンパレータは、上記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに上記ビット値を維持し、上記第１および第２の容量ＤＡ変換器は、それぞれ、上記第１および第２のアナログ電圧が互いに近づくように上記ビット値に応じてその第１および第２の容量ＤＡ変換器に蓄積された電荷を制御し、上記サンプリングクロック生成部は、上記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、上記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、上記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記内部クロック生成部は、上記サンプリングクロックが第１の電圧レベルである期間において、上記内部クロックを第２の電圧レベルに維持し、上記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、上記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記遅延制御部は、上記基準クロックの周期に対する上記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、上記内部クロック生成部における上記可変遅延時間を制御する。
上記クロック生成回路では、内部クロックのｎ個の第１の電圧レベル期間（内部クロックが第１の電圧レベルである期間）の各々には、差動型ラッチドコンパレータの遅延時間が含まれているので、内部クロックのｎ個のハイレベル期間の各々において比較時間（差動型ラッチドコンパレータによる比較処理に必要な時間）を確保できる。
また、基準クロックの周期に対するサンプリングクロックの第１の電圧レベル期間（サンプリングクロックが第１の電圧レベルである期間）の割合が予め定められた割合に近づくように、内部クロック生成部における可変遅延時間を制御することにより、サンプリングクロックの第１の電圧レベル期間を確保できるとともに、内部クロックのｎ個の第１の電圧レベル期間をサンプリングクロックの第２の電圧レベル期間（サンプリングクロックが第２の電圧レベルである期間）内に収めることができる。
さらに、サンプリングクロックの第２の電圧レベル期間から内部クロックのｎ個の第１の電圧レベル期間を減算して得られる残り期間を、内部クロックの（ｎ−１）個の第２の電圧レベル期間（内部クロックが第２の電圧レベルである期間）としてほぼ均等に配分でき、内部クロックの（ｎ−１）個の第２の電圧レベル期間の各々において電荷再分配時間（容量ＤＡ変換器による電荷再分配処理に必要な時間）を確保し易くできる。
なお、上記内部クロック生成部は、上記第１および第２の比較信号が互いに異なる電圧レベルである場合には、第１の内部信号を第１の電圧レベルに設定し、上記第１および第２の比較信号が互いに同一の電圧レベルである場合には、上記第１の内部信号を第２の電圧レベルに設定する第１の論理回路と、上記第１の内部信号の第１の電圧レベルから第２の電圧レベルへの遷移に上記可変遅延時間を付加して第２の内部信号として出力する可変遅延器と、上記サンプリングクロックおよび上記第２の内部信号の両方が第２の電圧レベルである場合には、上記内部クロックを第１の電圧レベルに設定し、上記サンプリングクロックおよび上記第２の内部信号のうち少なくとも一方が第１の電圧レベルである場合には、上記内部クロックを第２の電圧レベルに設定する第２の論理回路とを含んでいても良い。
なお、上記遅延制御部は、上記サンプリングクロックの第１の電圧レベルに対する制御電圧の電圧レベルの割合が上記予め定められた割合になるように、上記制御電圧を生成する電圧生成部と、上記サンプリングクロックのＤＣレベルが上記制御電圧の電圧レベルに近づくように、上記内部クロック生成部における上記可変遅延時間を制御する割合制御部とを含んでいても良い。
なお、上記サンプリングクロック生成部は、上記サンプリングクロックが第２の電圧レベルである期間において、上記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移回数をカウントし、上記遷移回数が上記ｎに到達すると上記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させるカウンタと、上記基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、上記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させるカウンタ制御部とを含んでいても良い。
なお、上記予め定められた割合は、可変制御可能であっても良い。このように構成することにより、サンプリングクロックが第１の電圧レベルである期間を調整できる。例えば、逐次比較型ＡＤ変換器の仕様（サンプリング処理におけるセトリング時間など）に応じてサンプリングクロックの第１の電圧レベル期間を設定できる。
なお、上記ｎは、可変制御可能であっても良い。このように構成することにより、内部クロックのパルス数（第１の電圧レベル期間の個数）を調整できる。例えば、逐次比較型ＡＤ変換器の仕様（ビット数など）に応じて内部クロックのパルス数を設定できる。
この発明のもう１つの局面に従うと、クロック生成回路は、アナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、上記サンプリングクロックを生成するサンプリングクロック生成部と、上記内部クロックを生成する内部クロック生成部と、遅延制御部とを備え、上記サンプリングクロックが第１の電圧レベルである期間において、上記容量ＤＡ変換器は、上記アナログ信号の信号レベルに応じた電荷を蓄積してそのアナログ信号の信号レベルに応じたアナログ電圧をサンプリングし、上記内部クロックが第１の電圧レベルである期間において、上記差動型ラッチドコンパレータは、基準電圧と上記アナログ電圧との高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに上記第１および第２の比較信号に応じたビット値を上記デジタル信号として出力し、上記内部クロックが第２の電圧レベルである期間において、上記差動型ラッチドコンパレータは、上記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに上記ビット値を維持し、上記容量ＤＡ変換器は、上記アナログ電圧が上記基準電圧に近づくように上記ビット値に応じてその容量ＤＡ変換器に蓄積された電荷を制御し、上記サンプリングクロック生成部は、上記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、上記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、上記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記内部クロック生成部は、上記サンプリングクロックが第１の電圧レベルである期間において、上記内部クロックを第２の電圧レベルに維持し、上記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記サンプリングクロックが第２の電圧レベルである期間において、上記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、上記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、上記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、上記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、上記遅延制御部は、上記基準クロックの周期に対する上記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、上記内部クロック生成部における上記可変遅延時間を制御する。
上記クロック生成回路では、内部クロックのｎ個のハイレベル期間の各々において比較時間を確保できる。また、サンプリングクロックの第１の電圧レベル期間を確保できるとともに、内部クロックのｎ個の第１の電圧レベル期間をサンプリングクロックの第２の電圧レベル期間内に収めることができる。さらに、サンプリングクロックの第２の電圧レベル期間から内部クロックのｎ個の第１の電圧レベル期間を減算して得られる残り期間を、内部クロックの（ｎ−１）個の第２の電圧レベル期間としてほぼ均等に配分でき、内部クロックの（ｎ−１）個の第２の電圧レベル期間の各々において電荷再分配時間を確保し易くできる。
以上のように、内部クロックのｎ個のハイレベル期間の各々において比較時間を確保できる。また、サンプリングクロックの第１の電圧レベル期間を確保できるとともに、内部クロックのｎ個の第１の電圧レベル期間をサンプリングクロックの第２の電圧レベル期間内に収めることができる。さらに、サンプリングクロックの第２の電圧レベル期間から内部クロックのｎ個の第１の電圧レベル期間を減算して得られる残り期間を、内部クロックの（ｎ−１）個の第２の電圧レベル期間としてほぼ均等に配分でき、内部クロックの（ｎ−１）個の第２の電圧レベル期間の各々において電荷再分配時間を確保し易くできる。
逐次比較型ＡＤ変換器用クロック生成回路の構成例を示す図。 逐次比較型ＡＤ変換器の動作について説明するための図。 差動型ラッチドコンパレータの構成例を示す図。 サンプリングクロック生成部の構成例を示す図。 サンプリングクロック生成部の動作について説明するための図。 可変遅延器の構成例を示す図。 内部クロック生成部の動作について説明するための図。 遅延制御部の構成例を示す図。 遅延制御部の動作について説明するための図。 遅延制御部の動作について説明するための図。 サンプリングクロック生成部の変形例について説明するための図。 図１１に示したサンプリングクロック生成部の動作について説明するための図。 差動型の逐次比較型ＡＤ変換器について説明するための図。 差動型の逐次比較型ＡＤ変換器の動作について説明するための図。 逐次比較型ＡＤ変換器の構成例を示す図。 サンプリングクロックおよび内部クロックについて説明するための図。
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
図１は、逐次比較型ＡＤ変換器用クロック生成回路１０の構成例を示す。クロック生成回路１０は、逐次比較型ＡＤ変換器２０に利用されるサンプリングクロックＳＣＫおよび内部クロックＩＣＫを生成する。
（逐次比較型ＡＤ変換器）
ここで、クロック生成回路１０の説明の前に、逐次比較型ＡＤ変換器２０について説明する。逐次比較型ＡＤ変換器２０は、アナログ信号Ｖｉｎをｎビット（ここでは、ｎ＝４）のデジタル信号に変換するものであり、容量ＤＡ変換器２１と、差動型ラッチドコンパレータ２２とを備える。サンプリングＳＣＫのハイレベル期間において、容量ＤＡ変換器２１は、アナログ信号Ｖｉｎの信号レベルに応じた電荷を蓄積してアナログ信号Ｖｉｎの信号レベルに応じたアナログ電圧Ｖｓをサンプリングする。内部クロックＩＣＫのハイレベル期間において、差動型ラッチドコンパレータ２２は、アナログ電圧Ｖｓと基準電圧ＶＲＥＦとの高低関係に応じて比較信号ＱＰ，ＱＮを互いに異なる電圧レベルへ遷移させるとともに、比較信号ＱＰ，ＱＮに応じたビット値ＤＢをデジタル信号として出力する。内部クロックＩＣＫのローレベル期間において、差動型ラッチドコンパレータ２２は、比較信号ＱＰ，ＱＮを互いに同一の電圧レベルに遷移させるとともにビット値ＤＢを維持する。容量ＤＡ変換器２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦに近づくように、ビット値ＤＢに応じて容量ＤＡ変換器２１に蓄積された電荷を制御する。
例えば、容量ＤＡ変換器２１は、サンプリングスイッチＳＷと、複数（ここでは、４個）の容量２０１〜２０４と、制御部２１１とを含み、差動型ラッチドコンパレータ２２は、プリチャージ型コンパレータ２２１と、ラッチ回路２２２とを含む。ここでは、容量２０１〜２０４の容量値は、バイナリに重み付けされている。例えば、容量２０４の容量値をＣ０とすると、容量２０３，２０２，２０１の容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０となる。容量２０１〜２０４の一端は、サンプリングノードＮｓに接続され、容量２０１〜２０４の他端には、制御電圧Ｖ１〜Ｖ４がそれぞれ供給される。
次に、図２を参照して、逐次比較型ＡＤ変換器２０の動作について説明する。
《サンプリングクロックのハイレベル期間Ｔｓ》
制御部２１１は、サンプリングクロックＳＣＫのハイレベル期間において、制御電圧Ｖ１をハイレベル（例えば、電源電圧Ｖｄｄ）に初期化するとともに制御電圧Ｖ２〜Ｖ４をローレベル（例えば、接地電圧Ｖｓｓ）に初期化する。サンプリングスイッチＳＷは、サンプリングクロックＳＣＫの立ち上がりエッジに同期してオフ状態からオン状態へ切り替わり、サンプリングクロックＳＣＫの立ち下がりエッジに同期してオン状態からオフ状態へ切り替わる。これにより、アナログ信号Ｖｉｎの信号レベルに応じた電荷が容量２０１〜２０４に蓄積され、図２のように、サンプリングクロックＳＣＫのハイレベル期間Ｔｓにおいて、アナログ信号Ｖｉｎの信号レベルに応じたアナログ電圧ＶｓがサンプリングノードＮｓにサンプリングされる。
《内部クロックのハイレベル期間Ｔ１》
プリチャージ型コンパレータ２２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低い場合には、内部クロックＩＣＫの立ち上がりエッジ（図２では、内部クロックＩＣＫの第２番目の立ち上がりエッジ）に同期して、比較信号ＱＰをハイレベル（例えば、電源電圧Ｖｄｄ）からローレベル（例えば、接地電圧Ｖｓｓ）へ遷移させるとともに比較信号ＱＮをハイレベルのまま維持する。また、プリチャージ型コンパレータ２２１は、アナログ電圧Ｖｓが基準電圧ＶＲＥＦよりも低くない場合には、内部クロックＩＣＫの立ち上がりエッジ（図２では、内部クロックＩＣＫの第１番目，第３番目，第４番目の立ち上がりエッジ）に同期して、比較信号ＱＰをハイレベルのまま維持するとともに比較信号ＱＮをハイレベルからローレベルへ遷移させる。ラッチ回路２２２は、比較信号ＱＰ，ＱＮがそれぞれローレベルおよびハイレベルである場合には、ビット値ＤＢを“０（例えば、接地電圧Ｖｓｓ）”に設定し、比較信号ＱＰ，ＱＮがそれぞれハイレベルおよびローレベルである場合には、ビット値ＤＢを“１（例えば、電源電圧Ｖｄｄ）”に設定する。例えば、図２では、内部クロックＩＣＫの第１番目のハイレベル期間Ｔ１において比較信号ＱＰ，ＱＮがそれぞれハイレベルおよびローレベルに遷移すると、ビット値ＤＢは“１”に設定される。これにより、第１番目のビット値ＤＢ１（ＭＳＢ：最上位ビット値）が“１”に決定されたことになる。このようにして、内部クロックＩＣＫの第１番目〜第４番目のハイレベル期間Ｔ１においてビット値ＤＢ１〜ＤＢ４がそれぞれ決定される。
《内部クロックのローレベル期間Ｔ２》
プリチャージ型コンパレータ２２１は、内部クロックＩＣＫの立ち下がりエッジに同期して、比較信号ＱＰ，ＱＮの両方をハイレベルに遷移させる。ラッチ回路２２２は、比較信号ＱＰ，ＱＮの両方がハイレベルである場合には、ビット値ＤＢを変化させずに保持する。制御部２１１は、内部クロックＩＣＫの第ｉ番目（ここでは、ｉ＝１〜３）のローレベル期間Ｔ２においてビット値ＤＢが“０”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１〜Ｖ４のうち第ｉ＋１番目の制御電圧（以下、制御電圧Ｖ（ｉ＋１）と表記）をローレベルからハイレベルへ切り替える。また、制御部２１１は、内部クロックＩＣＫの第ｉ番目のローレベル期間Ｔ２においてビット値ＤＢが“１”である場合には、内部クロックＩＣＫの第ｉ番目の立ち下がりエッジに同期して、制御電圧Ｖ１〜Ｖ４のうち第ｉ番目の制御電圧（以下、制御電圧Ｖｉと表記）をハイレベルからローレベルへ切り替えるとともに制御電圧Ｖ（ｉ＋１）をローレベルからハイレベルへ切り替える。例えば、制御部２１１は、内部クロックＩＣＫの第１番目のローレベル期間Ｔ２においてビット値ＤＢ１が“１”であるので、内部クロックＩＣＫの第１番目の立ち下がりエッジに同期して、制御電圧Ｖ１をハイレベルからローレベルへ切り替えるとともに制御電圧Ｖ２をローレベルからハイレベルへ切り替える。
〔プリチャージ型コンパレータ〕
図３のように、プリチャージ型コンパレータ２２１は、電流源トランジスタＭＮ２０と、差動トランジスタＭＮ２１，ＭＮ２２と、ラッチトランジスタＭＮ２３，ＮＭ２４，ＭＰ２１，ＭＰ２２と、プリチャージトランジスタＭＰ３１〜ＭＰ３４とを含んでいても良い。内部クロックＩＣＫがハイレベルからローレベルへ遷移すると、プリチャージトランジスタＭＰ３１〜ＭＰ３４はオン状態になり、電流源トランジスタＭＮ２０はオフ状態になる。これにより、中間ノードＮ２１，Ｎ２２および出力ノードＮＱＰ，ＮＱＮにハイレベル電圧（例えば、電源電圧Ｖｄｄ）が供給され、出力ノードＮＱＰ，ＮＱＮの電圧（すなわち、比較信号ＱＰ，ＱＮ）は、ハイレベルに設定される。一方、内部クロックＩＣＫがローレベルからハイレベルへ遷移すると、プリチャージトランジスタＭＰ３１〜ＭＰ３４はオフ状態になり、電流源トランジスタＭＮ２０はオン状態になる。これにより、アナログ電圧Ｖｓと基準電圧ＶＲＥＦの高低関係に応じて出力ノードＮＱＰ，ＮＱＮのいずれか一方の電圧がハイレベルからローレベルへ遷移する。
なお、上記の説明および図２（以下の説明および図７，図１４についても同様）では、差動型ラッチドコンパレータ２２の動作を理解し易くするために、内部クロックＩＣＫの立ち上がりエッジに同期して比較信号ＱＰ，ＱＮのいずれか一方がハイレベルからローレベルへ遷移するものとして説明しているが、差動型ラッチドコンパレータ２２の動作について詳しく説明すると、次の通りである。まず、内部クロックＩＣＫがローレベルからハイレベルへ遷移すると、出力ノードＮＱＰ，ＮＱＮの電圧の両方がハイレベルからローレベルへ遷移し始める。出力ノードＮＱＰ，ＮＱＮの電圧のいずれか一方がラッチトランジスタＭＮ２３，ＭＮ２４，ＭＰ２１，ＭＰ２２の閾値レベルに到達すると、ラッチトランジスタＭＮ２３，ＭＮ２４，ＭＰ２１，ＭＰ２２によって正帰還動作が開始され、出力ノードＮＱＰ，ＮＱＮの電圧のうち高い方の電圧がハイレベルに戻るとともに低い方の電圧がローレベルに遷移する。出力ノードＮＱＰ，ＮＱＮの電圧のうち低い方の電圧がローレベルに到達すると、出力ノードＮＱＰ，ＮＱＮの電圧が安定する。また、アナログ電圧Ｖｓと基準電圧ＶＲＥＦとの電圧差が小さくなるほど、正帰還動作が開始されるまでの時間が長くなる。すなわち、コンパレータ遅延時間（内部クロックＩＣＫがローレベルからハイレベルへ遷移してから比較信号ＱＰ，ＱＮが安定するまでの時間）が長くなる。
（クロック生成回路）
次に、図１に示したクロック生成回路１０について説明する。クロック生成回路１０は、サンプリングクロックＳＣＫを生成するサンプリングクロック生成部１１と、内部クロックＩＣＫを生成する内部クロック生成部１２と、遅延制御部１３とを備える。
〔サンプリングクロック生成部〕
サンプリングクロック生成部１１は、基準クロックＲＣＫ（逐次比較型ＡＤ変換器２０のサンプリング周期を規定するクロック）がローレベルからハイレベルへ遷移すると、サンプリングクロックＳＣＫをハイレベルからローレベルへ遷移させる。また、サンプリングクロック生成部１１は、サンプリングクロックＳＣＫがローレベルである期間において、内部クロックＩＣＫのハイレベルからローレベルへの遷移がｎ回（ここでは、ｎ＝４）発生すると、サンプリングクロックＳＣＫをローレベルからハイレベルへ遷移させる。例えば、図４のように、サンプリングクロック生成部１１は、カウンタ１１１と、カウンタ制御部１１２とを含む。
カウンタ１１１は、サンプリングクロックＳＣＫがローレベルである期間において、内部クロックＩＣＫのハイレベルからローレベルへの遷移回数をカウントし、遷移回数がｎ回（ここでは、ｎ＝４）に到達すると、サンプリングクロックＳＣＫをローレベルからハイレベルへ遷移させる。例えば、カウンタ１１１は、インバータＩＮＶ１，ＩＮＶ２と、縦続接続されたｎ個（ここでは、４個）のフリップフロップＦＦ１〜ＦＦ３，ＦＦＳとを含む。インバータＩＮＶ１は、サンプリングクロックＳＣＫの反転信号をフリップフロップＦＦ１〜ＦＦ３のリセット端子に供給する。インバータＩＮＶ２は、内部クロックＩＣＫの反転信号をフリップフロップＦＦ１〜ＦＦ３，ＦＦＳのクロック端子に供給する。フリップフロップＦＦ１〜ＦＦ３，ＦＦＳは、それぞれ、内部クロックＩＣＫの反転信号の立ち上がりエッジ（すなわち、内部クロックＩＣＫの立ち下がりエッジ）に同期して、電源電圧Ｖｄｄ（または、前段のフリップフロップの出力）を取り込んで保持する。フリップフロップＦＦＳの出力信号は、サンプリングクロックＳＣＫとして供給される。
カウンタ制御部１１２は、基準クロックＲＣＫがローレベルからハイレベルへ遷移すると、サンプリングクロックＳＣＫをハイレベルからローレベルへ遷移させる。例えば、カウンタ制御部１１２は、エッジ検出部ＥＤと、インバータＩＮＶ３とを含む。エッジ検出部ＥＤは、基準クロックＲＣＫの立ち上がりエッジを検出すると検出パルスＲＥを出力する。インバータＩＮＶ３は、検出パルスＥＤの反転信号をフリップフロップＦＦＳのリセット端子に供給する。
〔サンプリングクロック生成部の動作〕
次に、図５を参照して、サンプリングクロック生成部１１の動作について説明する。
基準クロックＲＣＫがローレベルからハイレベルへ遷移すると、エッジ検出部ＥＤは、検出パルスＲＥを出力する。これにより、フリップフロップＦＦＳがリセットされ、フリップフロップＦＦＳの出力信号（サンプリングクロックＳＣＫ）は、ハイレベルからローレベルへ遷移する。
サンプリングクロックＳＣＫがハイレベルからローレベルに遷移すると、フリップフロップＦＦ１〜ＦＦ３のリセットが解除される。これにより、フリップフロップＦＦ１，ＦＦ２，ＦＦ３は、それぞれ、内部クロックＩＣＫの第１番目，第２番目，第３番目の立ち下がりエッジに同期して、出力信号Ｐ１，Ｐ２，Ｐ３をローレベルからハイレベルへ遷移させる。
次に、フリップフロップＦＦＳは、内部クロックＩＣＫの第４番目の立ち下がりエッジに同期して、フリップフロップＦＦ３の出力信号Ｐ３を取り込む。これにより、フリップフロップＦＦＳの出力信号（サンプリングクロックＳＣＫ）は、ローレベルからハイレベルへ遷移する。また、フリップフロップＦＦ１〜ＦＦ３がリセットされ、出力信号Ｐ１〜Ｐ３は、ハイレベルからローレベルへ遷移する。
〔内部クロック生成部〕
内部クロック生成部１２は、サンプリングクロックＳＣＫがハイレベルである期間において、内部クロックＩＣＫをローレベルに維持する。また、内部クロック生成部１２は、サンプリングクロックＳＣＫがハイレベルからローレベルへ遷移すると、内部クロックＩＣＫをローレベルからハイレベルへ遷移させる。さらに、内部クロック生成部１２は、サンプリングクロックＳＣＫがローレベルである期間において、比較信号ＱＰ，ＱＮが互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、内部クロックＩＣＫをハイレベルからローレベルへ遷移させ、比較信号ＱＰ，ＱＮが互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、内部クロックＩＣＫをローレベルからハイレベルへ遷移させる。例えば、図１のように、内部クロック生成部１２は、ＮＡＮＤ回路１２１（第１の論理回路）と、可変遅延器１２２と、ＮＯＲ回路１２３（第２の論理回路）とを含む。
ＮＡＮＤ回路１２１は、比較信号ＱＰ，ＱＮが互いに異なる電圧レベルである場合には、内部信号Ｓ１をハイレベルに設定し、比較信号ＱＰ，ＱＮが互いに同一の電圧レベル（ここでは、ハイレベル）である場合には、内部信号Ｓ１をローレベルに設定する。
可変遅延器１２２は、内部信号Ｓ１のハイレベルからローレベルへの遷移に可変遅延時間を付加して内部信号Ｓ２として出力する。可変遅延器１２２の可変遅延時間は、遅延制御信号ＳＳＳによって制御される。例えば、図６のように、可変遅延器１２２は、インバータＩＮＶ４と、直列接続されたｐＭＯＳトランジスタＭＰ１およびｎＭＯＳトランジスタＭＮＣ，ＭＮ１と、インバータＩＮＶ５と、ｎＭＯＳトランジスタＭＮ２と、インバータＩＮＶ６とを含む。この構成では、遅延制御信号ＳＳＳの信号レベルが低いほど、内部信号Ｓ１２の立ち下がり遅延時間が長くなる（すなわち、可変遅延時間が長くなる）。
ＮＯＲ回路１２３は、サンプリングクロックＳＣＫおよび内部信号Ｓ２の両方がローレベルである場合には、内部クロックＩＣＫをハイレベルに設定し、サンプリングクロックＳＣＫおよび内部信号Ｓ２のうち少なくとも一方がハイレベルである場合には、内部クロックＩＣＫをローレベルに設定する。
〔内部クロック生成部の動作〕
次に、図７を参照して、内部クロック生成部１２の動作について説明する。
サンプリングクロックＳＣＫがハイレベルである期間において、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルに維持される。また、比較信号ＱＰ，ＱＮは、ハイレベルのまま維持され、ＮＡＮＤ回路１２１の出力信号（内部信号Ｓ１）および可変遅延器１２２の出力信号（内部信号Ｓ２）は、ローレベルのまま維持される。
サンプリングクロックＳＣＫがハイレベルからローレベルへ遷移すると、サンプリングクロックＳＣＫおよび内部信号Ｓ２の両方がローレベルになり、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルからハイレベルへ遷移する。
内部クロックＩＣＫがローレベルからハイレベルへ遷移すると、差動型ラッチドコンパレータ２２は、アナログ電圧Ｖｓと基準電圧ＶＲＥＦとの高低関係に応じて比較信号ＱＰ，ＱＮを互いに同一の電圧レベルから互いに異なる電圧レベルに遷移させる。比較信号ＱＰ，ＱＮが互いに異なる電圧レベルに遷移すると（コンパレータ遅延時間ＴＣが経過すると）、ＮＡＮＤ回路１２１の出力信号（内部信号Ｓ１）は、ローレベルからハイレベルへ遷移する。これにより、内部信号Ｓ１１，Ｓ１２，Ｓ１３が順番に遷移し、可変遅延器１２２の出力信号（内部信号Ｓ２）は、ローレベルからハイレベルへ遷移し、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ハイレベルからローレベルへ遷移する。
内部クロックＩＣＫがハイレベルからローレベルへ遷移すると、差動型ラッチドコンパレータ２２は、比較信号ＱＰ，ＱＮを互いに異なる電圧レベルから互いに同一の電圧レベルに遷移させる。比較信号ＱＰ，ＱＮが互いに同一の電圧レベルに遷移すると、ＮＡＮＤ回路１２１の出力信号（内部信号Ｓ１）は、ハイレベルからローレベルへ遷移する。これにより、内部信号Ｓ１１，Ｓ１２，Ｓ１３が順番に遷移し、可変遅延器１２２の出力信号（内部信号Ｓ２）は、ハイレベルからローレベルへ遷移する。ここで、内部信号Ｓ２のハイレベルからローレベルへの遷移には、可変遅延時間ＴＤ（内部信号Ｓ１２の立ち下がり遅延時間）が付加されている。内部信号Ｓ２がハイレベルからローレベルへ遷移すると、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルからハイレベルへ遷移する。
このように、サンプリングクロックＳＣＫのローレベル期間では、内部クロックＩＣＫがローレベルからハイレベルへ遷移した後に、コンパレータ遅延時間ＴＣを含む遅延時間が経過すると、内部クロックＩＣＫがハイレベルからローレベルへ遷移する。また、内部クロックＩＣＫがハイレベルからローレベルへ遷移した後に、可変遅延時間ＴＤを含む遅延時間が経過すると、内部クロックＩＣＫがローレベルからハイレベルへ遷移する。すなわち、内部クロックＩＣＫのハイレベル期間Ｔ１は、コンパレータ遅延時間ＴＣを含み、内部クロックＩＣＫのローレベル期間Ｔ２は、可変遅延時間ＴＤを含む。
次に、サンプリングクロックＳＣＫのローレベル期間において、内部クロックＩＣＫの第ｎ番目（ここでは、ｎ＝４）の立ち下がりエッジが発生すると、サンプリングクロック生成部１１は、サンプリングクロックＳＣＫをローレベルからハイレベルへ遷移させる。これにより、ＮＯＲ回路１２３の出力信号（内部クロックＩＣＫ）は、ローレベルのまま維持される。
〔遅延制御部〕
遅延制御部１３は、基準クロックＲＣＫの周期Ｔｃｋに対するサンプリングクロックＳＣＫのハイレベル期間Ｔｓの割合（以下、期間割合Ｔｓ／Ｔｃｋと表記）が予め定められた割合（Ｘ％）に近づくように、内部クロック生成部１２における可変遅延時間を制御する。例えば、図８のように、遅延制御部１３は、電圧生成部１３１と、割合制御部１３２とを含む。
電圧生成部１３１は、サンプリングクロックＳＣＫのハイレベル（ここでは、電源電圧Ｖｄｄ）に対する制御電圧ＶＣの電圧レベルの割合（以下、電圧割合ＶＣ／Ｖｄｄと表記）が予め定められた割合（Ｘ％）になるように、制御電圧ＶＣを生成する。例えば、電圧生成部１３１は、電源ノードと接地ノードとの間に直列接続された抵抗素子Ｒ１，Ｒ２を含む。抵抗素子Ｒ１，Ｒ２による抵抗分割によって制御電圧ＶＣが生成される。なお、ここでは、抵抗素子Ｒ２の抵抗値は、制御信号ＣＴＲＬによって変更可能である。すなわち、制御信号ＣＴＲＬによって電圧割合ＶＣ／Ｖｄｄ（予め定められた割合（Ｘ％））を変更できる。
割合制御部１３２は、サンプリングクロックＳＣＫのＤＣレベル（ここでは、中間電圧ＳＤＣ）が制御電圧ＶＣの電圧レベルに近づくように、遅延制御信号ＳＳＳ（内部クロック生成部１２における可変遅延時間を制御するための信号）の信号レベルを増減する。例えば、割合制御部１３２は、抵抗素子Ｒ３と、容量素子Ｃ１と、差動増幅器ＡＭＰとを含む。図８に示した構成では、差動増幅器ＡＭＰの反転入力端子（−）および非反転入力端子（＋）には、それぞれ、中間電圧ＳＤＣ（サンプリングクロックＳＣＫの累積平均電力に相当する電圧）および制御電圧ＶＣが供給される。また、差動増幅器ＡＭＰの反転入力端子および非反転入力端子は仮想短絡されているので、サンプリングクロックＳＣＫのハイレベル期間において容量Ｃ１に充電される電荷量（充電電荷量）とサンプリングクロックＳＣＫのローレベル期間において容量Ｃ１から放電される電荷量（放電電荷量）とが互いに等しくなるように、遅延制御信号ＳＳＳの信号レベルが制御される。
ここで、充電電荷量を“Ｑ１”とし、放電電荷量を“Ｑ２”とすると、
Ｑ１＝Ｔｓ×（Ｖｄｄ−ＶＣ）／Ｒ３ …［式１］
Ｑ２＝（Ｔｃｋ−Ｔｓ）×ＶＣ／Ｒ３ …［式２］
と表現できる。また、Ｑ１＝Ｑ２となるように、遅延制御信号ＳＳＳの信号レベルが制御されるので、
Ｔｓ×（Ｖｄｄ−ＶＣ）／Ｒ３＝（Ｔｃｋ−Ｔｓ）×ＶＣ／Ｒ３ …［式３］
と表現でき、［式３］を整理すると、
Ｔｓ／Ｔｃｋ＝ＶＣ／Ｖｄｄ …［式４］
が得られる。
［式４］より、期間割合Ｔｓ／Ｔｃｋは、電圧割合ＶＣ／Ｖｄｄに対応していることがわかる。したがって、中間電圧ＳＤＣのＤＣレベル（すなわち、サンプリングクロックＳＣＫのＤＣレベル）が制御電圧ＶＣの電圧レベルに近づくように、遅延制御信号ＳＳＳの信号レベルを増減することにより、図９のように、期間割合Ｔｓ／Ｔｃｋを電圧割合ＶＣ／Ｖｄｄ（予め定められた割合（Ｘ％））に近づけることができる。例えば、期間割合Ｔｓ／Ｔｃｋが電圧割合ＶＣ／Ｖｄｄよりも大きい場合、中間電圧ＳＤＣのＤＣレベルは、制御電圧ＶＣの電圧レベルよりも高くなる。この場合、割合制御部１３２は、遅延制御信号ＳＳＳの信号レベルを低くする。これにより、内部クロック生成部１２における可変遅延時間ＴＤが長くなって、内部クロックＩＣＫのローレベル期間Ｔ２が長くなる。その結果、サンプリングクロックＳＣＫのハイレベル期間Ｔｓが短くなって、期間割合Ｔｓ／Ｔｃｋが小さくなる。
なお、差動増幅器ＡＭＰが理想的な増幅特性を有する場合（例えば、差動増幅器ＡＭＰのゲインが無限である場合）、中間電圧ＳＤＣの電圧レベルは、制御電圧ＶＣの電圧レベルで安定する。すなわち、中間電圧ＳＤＣは、制御電圧ＶＣに完全一致する。一方、差動増幅器ＡＭＰが理想的な増幅特性を有さない場合（例えば、差動増幅器ＡＭＰのゲインが有限である場合）、中間電圧ＳＤＣの波形は、図９のように、制御電圧ＶＣの電圧レベルをＤＣレベルとした三角波形となる。
以上のように、内部クロックＩＣＫのｎ個のハイレベル期間の各々には、コンパレータ遅延時間ＴＣが含まれているので、内部クロックＩＣＫのｎ個のハイレベル期間Ｔ１の各々において比較時間（差動型ラッチドコンパレータ２２による比較処理に必要な時間）を確保できる。
また、期間割合Ｔｓ／Ｔｃｋが予め定められた割合（Ｘ％）に近づくように、可変遅延時間ＴＤを制御することにより、サンプリングクロックＳＣＫのハイレベル期間Ｔｓを確保できるとともに、内部クロックＩＣＫのｎ個のハイレベル期間Ｔ１をサンプリングクロックＳＣＫのローレベル期間内に収めることができる。
さらに、サンプリングクロックＳＣＫのローレベル期間から内部クロックＩＣＫのｎ個のハイレベル期間Ｔ１を減算して得られる残り期間（Ｔｃｋ−Ｔｓ−ｎ×Ｔ１）を、内部クロックＩＣＫの（ｎ−１）個のローレベル期間Ｔ２としてほぼ均等に配分できる。これにより、内部クロックＩＣＫの（ｎ−１）個のローレベル期間Ｔ２の各々において電荷再分配時間（容量ＤＡ変換器２１による電荷再分配処理に必要な時間）を確保し易くできる。
（割合制御）
また、図１０のように、制御信号ＣＴＲＬによって電圧割合ＶＣ／Ｖｄｄ（すなわち、予め定められた割合（Ｘ％））を変更することにより、期間割合Ｔｓ／Ｔｃｋを変更できる。すなわち、サンプリングクロックＳＣＫのハイレベル期間Ｔｓを調整できる。これにより、逐次比較型ＡＤ変換器２０の仕様（例えば、サンプリング処理におけるセトリング時間など）に応じてサンプリングクロックＳＣＫのハイレベル期間Ｔｓを適切に設定できる。なお、予め定められた割合（Ｘ％）は、固定であっても良い。例えば、抵抗Ｒ２は、固定抵抗であっても良い。
（サンプリングクロック生成部の変形例）
また、クロック生成回路１０は、図１に示したサンプリングクロック生成部１１に代えて、図１１に示したサンプリングクロック生成部１１ａを備えていても良い。サンプリングクロック生成部１１ａは、図１に示したカウンタ１１１に代えて、可変カウンタ１１１ａを含む。可変カウンタ１１１ａは、インバータＩＮＶ１，ＩＮＶ２と、縦続接続されたｍ個のフリップフロップＦＦ１〜ＦＦｍと、セレクタＳＥＬと、フリップフロップＦＦＳとを含む。インバータＩＮＶ１は、サンプリングクロックＳＣＫの反転信号をフリップフロップＦＦ１〜ＦＦｍのリセット端子に供給する。インバータＩＮＶ２は、内部クロックＩＣＫの反転信号をフリップフロップＦＦ１〜ＦＦｍ，ＦＦＳのクロック端子に供給する。フリップフロップＦＦ１〜ＦＦｍは、内部クロックＩＣＫの反転信号の立ち上がりエッジ（すなわち、内部クロックＩＣＫの立ち下がりエッジ）に同期して、電源電圧Ｖｄｄ（または、前段のフリップフロップの出力信号）を取り込んで保持する。セレクタＳＥＬは、選択制御信号ＳＣＴＬに応答して、フリップフロップＦＦ１〜ＦＦｍの出力信号Ｐ１〜Ｐｍのいずれか１つを選択する。フリップフロップＦＦＳは、内部クロックＩＣＫの反転信号の立ち上がりエッジに同期して、出力信号Ｐ１〜ＰｍのうちセレクタＳＥＬによって選択された出力信号を取り込んで保持する。
例えば、セレクタＳＥＬによって第４番目の出力信号Ｐ４が選択された場合には、図１２Ａのように、内部クロックＩＣＫのパルス数（ハイレベル期間Ｔ１の個数）は“５個”となり、セレクタＳＥＬによって第３番目の出力信号Ｐ３が選択された場合には、図１２Ｂのように、内部クロックＩＣＫのパルス数は“４個”となる。
以上のように、選択制御信号ＳＣＴＬによって内部クロックＩＣＫのパルス数を調整できる。これにより、逐次比較型ＡＤ変換器２０の仕様（例えば、逐次比較型ＡＤ変換器２０のビット数）に応じて内部クロックＩＣＫのパルス数を設定できる。
（逐次比較型ＡＤ変換器の変形例）
クロック生成回路１０は、図１３のような差動型の逐次比較型ＡＤ変換器２０ａにも適用可能である。図１３に示した逐次比較型ＡＤ変換器２０ａは、電圧レベルが互いに相補的に変化するアナログ信号Ｖｉｎｐ，Ｖｉｎｎの差電圧をｎビット（ここでは、ｎ＝４）のデジタル信号に変換するものであり、容量ＤＡ変換器２１Ｐ，２１Ｎと、差動型ラッチドコンパレータ２２とを備える。容量ＤＡ変換器２１Ｐ，２１Ｎは、図１に示した容量ＤＡ変換器２１と同様の構成を有する。容量ＤＡ変換器２１Ｐの制御部２１１は、ビット値ＤＢに応じて制御電圧Ｖ１〜Ｖ４を制御し、容量ＤＡ変換器２１Ｎの制御部２１１は、ビット値ＤＢａ（ビット値ＤＢの反転値）に応じて制御電圧Ｖ１〜Ｖ４を制御する。
サンプリングクロックＳＣＫのハイレベル期間Ｔｓにおいて、容量ＤＡ変換器２１Ｐ，２１Ｎは、それぞれ、アナログ信号Ｖｉｎｐ，Ｖｉｎｎの信号レベルに応じた電荷を蓄積して、アナログ信号Ｖｉｎｐ，Ｖｉｎｎの信号レベルに応じたアナログ電圧Ｖｓｐ，Ｖｓｎをサンプリングする。内部クロックＩＣＫのハイレベル期間Ｔ１において、差動型ラッチドコンパレータ２２は、アナログ電圧Ｖｓｐ，Ｖｐｎの高低関係に応じて比較信号ＱＰ，ＱＮを互いに異なる電圧レベルに遷移させるとともに比較信号ＱＰ，ＱＮに応じたビット値ＤＢをデジタル信号として出力する。内部クロックＩＣＫのローレベル期間Ｔ２において、差動型ラッチドコンパレータ２２は、比較信号ＱＰ，ＱＮを互いに同一の電圧レベルに遷移させるとともにビット値ＤＢを維持する。容量ＤＡ変換器２１Ｐ，２１Ｎは、それぞれ、アナログ電圧Ｖｓｐ，Ｖｓｎが互いに近づくように、ビット値ＤＢに応じて容量ＤＡ変換器２１Ｐ，２１Ｎに蓄積された電荷を制御する（図１４参照）。
なお、クロック生成回路１０は、図１や図１３に示した構成ではない他の構成を有する逐次比較型ＡＤ変換器にも適用可能である。
以上説明したように、上述のクロック生成回路は、逐次比較型ＡＤ変換器用のクロック生成回路として有用である。
１０ クロック生成回路
１１ サンプリングクロック生成部
１２ 内部クロック生成部
１３ 遅延制御部
２０ 逐次比較型ＡＤ変換器
２１ 容量ＤＡ変換器
２２ 差動型ラッチドコンパレータ
１１１ カウンタ
１１２ カウンタ制御部
１２１ ＮＡＮＤ回路
１２２ 可変遅延器
１２３ ＮＯＲ回路
１３１ 電圧生成部
１３２ 割合制御部
１１ａ サンプリングクロック生成部
１１１ａ 可変カウンタ
２０ａ 逐次比較型ＡＤ変換器
２１ｐ，２１ｎ 容量ＤＡ変換器

Claims (7)

  1. 電圧レベルが互いに相補的に変化する第１および第２のアナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって第１および第２の容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、
    前記サンプリングクロックを生成するサンプリングクロック生成部と、
    前記内部クロックを生成する内部クロック生成部と、
    遅延制御部とを備え、
    前記サンプリングクロックが第１の電圧レベルである期間において、前記第１および第２の容量ＤＡ変換器は、前記第１および第２のアナログ信号の信号レベルに応じた電荷をそれぞれ蓄積して当該第１および第２のアナログ信号の信号レベルに応じた第１および第２のアナログ電圧をそれぞれサンプリングし、
    前記内部クロックが第１の電圧レベルである期間において、前記差動型ラッチドコンパレータは、前記第１および第２のアナログ電圧の高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに前記第１および第２の比較信号に応じたビット値を前記デジタル信号として出力し、
    前記内部クロックが第２の電圧レベルである期間において、前記差動型ラッチドコンパレータは、前記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに前記ビット値を維持し、前記第１および第２の容量ＤＡ変換器は、それぞれ、前記第１および第２のアナログ電圧が互いに近づくように前記ビット値に応じて当該第１および第２の容量ＤＡ変換器に蓄積された電荷を制御し、
    前記サンプリングクロック生成部は、
    前記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、前記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、
    前記サンプリングクロックが第２の電圧レベルである期間において、前記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、前記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    前記内部クロック生成部は、
    前記サンプリングクロックが第１の電圧レベルである期間において、前記内部クロックを第２の電圧レベルに維持し、
    前記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    前記サンプリングクロックが第２の電圧レベルである期間において、前記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、前記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、前記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    前記遅延制御部は、前記基準クロックの周期に対する前記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、前記内部クロック生成部における前記可変遅延時間を制御する
    ことを特徴とするクロック生成回路。
  2. アナログ信号をｎビット（ｎ≧２）のデジタル信号に変換する逐次比較型ＡＤ変換器であって容量ＤＡ変換器と差動型ラッチドコンパレータとを備えた逐次比較型ＡＤ変換器において利用されるサンプリングクロックおよび内部クロックを生成する回路であって、
    前記サンプリングクロックを生成するサンプリングクロック生成部と、
    前記内部クロックを生成する内部クロック生成部と、
    遅延制御部とを備え、
    前記サンプリングクロックが第１の電圧レベルである期間において、前記容量ＤＡ変換器は、前記アナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じたアナログ電圧をサンプリングし、
    前記内部クロックが第１の電圧レベルである期間において、前記差動型ラッチドコンパレータは、基準電圧と前記アナログ電圧との高低関係に応じて第１および第２の比較信号を互いに異なる電圧レベルに変化させるとともに前記第１および第２の比較信号に応じたビット値を前記デジタル信号として出力し、
    前記内部クロックが第２の電圧レベルである期間において、前記差動型ラッチドコンパレータは、前記第１および第２の比較信号を互いに同一の電圧レベルに変化させるとともに前記ビット値を維持し、前記容量ＤＡ変換器は、前記アナログ電圧が前記基準電圧に近づくように前記ビット値に応じて当該容量ＤＡ変換器に蓄積された電荷を制御し、
    前記サンプリングクロック生成部は、
    前記逐次比較型ＡＤ変換器のサンプリング周期を規定する基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、前記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、
    前記サンプリングクロックが第２の電圧レベルである期間において、前記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生すると、前記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    前記内部クロック生成部は、
    前記サンプリングクロックが第１の電圧レベルである期間において、前記内部クロックを第２の電圧レベルに維持し、
    前記サンプリングクロックが第１の電圧レベルから第２の電圧レベルへ遷移すると、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    前記サンプリングクロックが第２の電圧レベルである期間において、前記第１および第２の比較信号が互いに同一の電圧レベルから互いに異なる電圧レベルへ遷移すると、前記内部クロックを第１の電圧レベルから第２の電圧レベルへ遷移させ、前記第１および第２の比較信号が互いに異なる電圧レベルから互いに同一の電圧レベルへ遷移すると、可変遅延時間の経過後に、前記内部クロックを第２の電圧レベルから第１の電圧レベルへ遷移させ、
    前記遅延制御部は、前記基準クロックの周期に対する前記サンプリングクロックが第１の電圧レベルである期間の割合が予め定められた割合に近づくように、前記内部クロック生成部における前記可変遅延時間を制御する
    ことを特徴とするクロック生成回路。
  3. 請求項１または２において、
    前記内部クロック生成部は、
    前記第１および第２の比較信号が互いに異なる電圧レベルである場合には、第１の内部信号を第１の電圧レベルに設定し、前記第１および第２の比較信号が互いに同一の電圧レベルである場合には、前記第１の内部信号を第２の電圧レベルに設定する第１の論理回路と、
    前記第１の内部信号の第１の電圧レベルから第２の電圧レベルへの遷移に前記可変遅延時間を付加して第２の内部信号として出力する可変遅延器と、
    前記サンプリングクロックおよび前記第２の内部信号の両方が第２の電圧レベルである場合には、前記内部クロックを第１の電圧レベルに設定し、前記サンプリングクロックおよび前記第２の内部信号のうち少なくとも一方が第１の電圧レベルである場合には、前記内部クロックを第２の電圧レベルに設定する第２の論理回路とを含む
    ことを特徴とするクロック生成回路。
  4. 請求項１〜３のいずれか１項において、
    前記遅延制御部は、
    前記サンプリングクロックの第１の電圧レベルに対する制御電圧の電圧レベルの割合が前記予め定められた割合になるように、前記制御電圧を生成する電圧生成部と、
    前記サンプリングクロックのＤＣレベルが前記制御電圧の電圧レベルに近づくように、前記内部クロック生成部における前記可変遅延時間を制御する割合制御部とを含む
    ことを特徴とするクロック生成回路。
  5. 請求項１〜４のいずれか１項において、
    前記サンプリングクロック生成部は、
    前記サンプリングクロックが第２の電圧レベルである期間において、前記内部クロックの第１の電圧レベルから第２の電圧レベルへの遷移回数をカウントし、前記遷移回数が前記ｎに到達すると前記サンプリングクロックを第２の電圧レベルから第１の電圧レベルへ遷移させるカウンタと、
    前記基準クロックが第２の電圧レベルから第１の電圧レベルへ遷移すると、前記サンプリングクロックを第１の電圧レベルから第２の電圧レベルへ遷移させるカウンタ制御部とを含む
    ことを特徴とするクロック生成回路。
  6. 請求項１〜５のいずれか１項において、
    前記予め定められた割合は、可変制御可能である
    ことを特徴とするクロック生成回路。
  7. 請求項１〜６において、
    前記ｎは、可変制御可能である
    ことを特徴とするクロック生成回路。
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