JPH0837461A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0837461A JPH0837461A JP16987994A JP16987994A JPH0837461A JP H0837461 A JPH0837461 A JP H0837461A JP 16987994 A JP16987994 A JP 16987994A JP 16987994 A JP16987994 A JP 16987994A JP H0837461 A JPH0837461 A JP H0837461A
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Abstract
(57)【要約】
【目的】 比較器が比較に要する必要最小時間を確保す
ることにより、電源電圧や各比較器の性能に差が生じた
場合でも安定した比較動作を実現することができるＡ／
Ｄ変換器を提供する。 【構成】 比較器の比較に要する必要最小時間を検出す
る手段と、その検出された最小時間に対応する時間幅を
有する制御信号を発生する手段とを備え、その制御信号
によって前記比較器の比較時間を制御するようにしたＡ
／Ｄ変換器の構成とする。
ることにより、電源電圧や各比較器の性能に差が生じた
場合でも安定した比較動作を実現することができるＡ／
Ｄ変換器を提供する。 【構成】 比較器の比較に要する必要最小時間を検出す
る手段と、その検出された最小時間に対応する時間幅を
有する制御信号を発生する手段とを備え、その制御信号
によって前記比較器の比較時間を制御するようにしたＡ
／Ｄ変換器の構成とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路を構成す
るＡ／Ｄ変換器に関する。
るＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来のチョッパ型比較器を用いた直並列
型Ａ／Ｄ変換器のブロック図を図４に示す。図４におい
て、構成要素として１はアナログ信号の入力端子、２は
基準電圧のＴＯＰ側の入力端子、３は基準電圧のＢＯＴ
ＴＯＭ側の入力端子、４はラダー抵抗列、５はラダー抵
抗列４とスイッチからなる基準電圧発生ブロック、６は
上位比較器列、７は上位比較器列６および下位比較器列
で使用されるチョッパ型比較器、８は上位比較結果ラッ
チ列、９は上位比較結果ラッチ列８および下位比較結果
ラッチ列で使用されるラッチ回路、１０は上位エンコー
ダ回路、１１は下位比較器列、１２は下位比較結果ラッ
チ列、１３は下位エンコーダ回路、１４はクロック発生
回路、１５は出力回路、１６はデジタル信号出力端子で
ある。
型Ａ／Ｄ変換器のブロック図を図４に示す。図４におい
て、構成要素として１はアナログ信号の入力端子、２は
基準電圧のＴＯＰ側の入力端子、３は基準電圧のＢＯＴ
ＴＯＭ側の入力端子、４はラダー抵抗列、５はラダー抵
抗列４とスイッチからなる基準電圧発生ブロック、６は
上位比較器列、７は上位比較器列６および下位比較器列
で使用されるチョッパ型比較器、８は上位比較結果ラッ
チ列、９は上位比較結果ラッチ列８および下位比較結果
ラッチ列で使用されるラッチ回路、１０は上位エンコー
ダ回路、１１は下位比較器列、１２は下位比較結果ラッ
チ列、１３は下位エンコーダ回路、１４はクロック発生
回路、１５は出力回路、１６はデジタル信号出力端子で
ある。
【０００３】図５は、前記上位比較器列６および前記下
位比較器列１１に用いられているチョッパ型比較器７
と、前記上位比較結果ラッチ列８および前記下位比較結
果ラッチ列１２に用いられているラッチ回路９の回路図
である。図５において、構成要素として４６はアナログ
信号の入力端子、４７は基準電圧の入力端子、３７、３
８、４０、４２、４３はスイッチ、３９は容量、４１、
４４、４５はインバータ回路、４８は比較結果出力端子
である。各スイッチは図６のａ〜ｆの制御信号により制
御されている。
位比較器列１１に用いられているチョッパ型比較器７
と、前記上位比較結果ラッチ列８および前記下位比較結
果ラッチ列１２に用いられているラッチ回路９の回路図
である。図５において、構成要素として４６はアナログ
信号の入力端子、４７は基準電圧の入力端子、３７、３
８、４０、４２、４３はスイッチ、３９は容量、４１、
４４、４５はインバータ回路、４８は比較結果出力端子
である。各スイッチは図６のａ〜ｆの制御信号により制
御されている。
【０００４】図６は、チョッパ型比較器７の動作を説明
するためのタイミングチャートである。図６において、
ａはクロック信号波形、ｂは上位比較器におけるスイッ
チ３７および４０の制御信号波形、ｃは上位比較器にお
けるスイッチ３８の制御信号波形、ｄは上位比較結果ラ
ッチ回路におけるスイッチ４２の制御信号波形、ｅは下
位比較器におけるスイッチ３７の制御信号波形、ｆは下
位比較器におけるスイッチ３８の制御信号波形を示す。
スイッチ４３はｄの反転信号で制御されている。各制御
信号はハイ期間でスイッチがオンし、ロー期間でオフす
るようになっている。
するためのタイミングチャートである。図６において、
ａはクロック信号波形、ｂは上位比較器におけるスイッ
チ３７および４０の制御信号波形、ｃは上位比較器にお
けるスイッチ３８の制御信号波形、ｄは上位比較結果ラ
ッチ回路におけるスイッチ４２の制御信号波形、ｅは下
位比較器におけるスイッチ３７の制御信号波形、ｆは下
位比較器におけるスイッチ３８の制御信号波形を示す。
スイッチ４３はｄの反転信号で制御されている。各制御
信号はハイ期間でスイッチがオンし、ロー期間でオフす
るようになっている。
【０００５】次に、図４で動作について説明する。アナ
ログ信号入力端子１から入力されたアナログ信号が上位
比較器列６および下位比較器列１１に入力され、基準電
圧の入力端子２および３に入力された電圧をラダー抵抗
列４によって分割した電圧が、前記上位比較器列６に入
力され上位比較がなされる。前記上位比較器列６で比較
された結果は上位比較結果ラッチ列８でラッチされて、
上位エンコーダ回路１０でコード変換されると同時に下
位比較ラダー抵抗用スイッチ選択信号を基準電圧発生ブ
ロック５に出力する。前記基準電圧発生ブロック５で選
択された下位比較用のラダー抵抗列による電圧が前記下
位比較器列１１に入力され下位比較がなされる。前記下
位比較器列１１で比較された結果は下位比較結果ラッチ
列１２でラッチされた後、下位エンコーダ回路１３でコ
ード変換され、前記上位エンコーダ回路１０によるコー
ド変換結果とともに出力回路１５で処理されデジタル信
号出力端子１６から出力される。上位比較器列６、上位
比較結果ラッチ列８、上位エンコーダ回路１０、下位比
較器列１１、下位比較結果ラッチ列１２、下位エンコー
ダ回路１３および出力回路１５は、クロック発生ブロッ
ク１４より出力されるクロック信号により制御される。
ログ信号入力端子１から入力されたアナログ信号が上位
比較器列６および下位比較器列１１に入力され、基準電
圧の入力端子２および３に入力された電圧をラダー抵抗
列４によって分割した電圧が、前記上位比較器列６に入
力され上位比較がなされる。前記上位比較器列６で比較
された結果は上位比較結果ラッチ列８でラッチされて、
上位エンコーダ回路１０でコード変換されると同時に下
位比較ラダー抵抗用スイッチ選択信号を基準電圧発生ブ
ロック５に出力する。前記基準電圧発生ブロック５で選
択された下位比較用のラダー抵抗列による電圧が前記下
位比較器列１１に入力され下位比較がなされる。前記下
位比較器列１１で比較された結果は下位比較結果ラッチ
列１２でラッチされた後、下位エンコーダ回路１３でコ
ード変換され、前記上位エンコーダ回路１０によるコー
ド変換結果とともに出力回路１５で処理されデジタル信
号出力端子１６から出力される。上位比較器列６、上位
比較結果ラッチ列８、上位エンコーダ回路１０、下位比
較器列１１、下位比較結果ラッチ列１２、下位エンコー
ダ回路１３および出力回路１５は、クロック発生ブロッ
ク１４より出力されるクロック信号により制御される。
【０００６】次に、図６で前記上位比較器列６および前
記下位比較器列１１に用いられているチョッパ型比較器
７と、前記上位比較結果ラッチ列８および前記下位比較
結果ラッチ列１２に用いられているラッチ回路９の動
作、および動作タイミングを説明する。
記下位比較器列１１に用いられているチョッパ型比較器
７と、前記上位比較結果ラッチ列８および前記下位比較
結果ラッチ列１２に用いられているラッチ回路９の動
作、および動作タイミングを説明する。
【０００７】上位比較器、下位比較器はそれぞれ、図６
で示すｂおよびｅの信号のハイ期間、すなわち、スイッ
チ３７および４０がオンしてスイッチ３８がオフしてい
る期間で、アナログ入力信号をサンプリングする。この
とき、上位比較結果ラッチ回路および下位比較結果ラッ
チ回路はともに、スイッチ４２がオフ、スイッチ４３が
オンしており、１クロック前のデータをラッチした状態
となっている。次に、上位比較器は、信号ｃのハイ期
間、即ち、スイッチ３７および４０がオフしてスイッチ
３８がオンしている期間で、基準電圧を基準電圧入力端
子４７に入力することにより上位の比較を行う。ｃの信
号により比較が開始されると同時に、ｄの信号によりス
イッチ４２がオン、スイッチ４３がオフして上位比較結
果のラッチ回路がスルーとなることにより、比較結果が
比較結果出力端子４８に出力される。次に、ｄの信号が
ローになり、スイッチ４２がオフしスイッチ４３がオン
することにより、比較結果出力端子４８に出力された信
号がラッチされた状態になる。前記出力信号が下位比較
ラダー抵抗用スイッチ選択信号となって下位比較用基準
電圧が選択された後、ｆ信号のハイ期間で下位比較器の
スイッチ３７および４０がオフし、スイッチ３８がオン
することにより下位比較が実行される。
で示すｂおよびｅの信号のハイ期間、すなわち、スイッ
チ３７および４０がオンしてスイッチ３８がオフしてい
る期間で、アナログ入力信号をサンプリングする。この
とき、上位比較結果ラッチ回路および下位比較結果ラッ
チ回路はともに、スイッチ４２がオフ、スイッチ４３が
オンしており、１クロック前のデータをラッチした状態
となっている。次に、上位比較器は、信号ｃのハイ期
間、即ち、スイッチ３７および４０がオフしてスイッチ
３８がオンしている期間で、基準電圧を基準電圧入力端
子４７に入力することにより上位の比較を行う。ｃの信
号により比較が開始されると同時に、ｄの信号によりス
イッチ４２がオン、スイッチ４３がオフして上位比較結
果のラッチ回路がスルーとなることにより、比較結果が
比較結果出力端子４８に出力される。次に、ｄの信号が
ローになり、スイッチ４２がオフしスイッチ４３がオン
することにより、比較結果出力端子４８に出力された信
号がラッチされた状態になる。前記出力信号が下位比較
ラダー抵抗用スイッチ選択信号となって下位比較用基準
電圧が選択された後、ｆ信号のハイ期間で下位比較器の
スイッチ３７および４０がオフし、スイッチ３８がオン
することにより下位比較が実行される。
【０００８】
【発明が解決しようとする課題】従来のチョッパ型比較
器用いた直並列型Ａ／Ｄコンバータは、以上述べたよう
に上位比較結果をラッチして下位比較ラダー抵抗用スイ
ッチ選択信号を出力するように構成されており、前記ラ
ッチのタイミングは上位比較の結果とは関係ないタイミ
ングで決定されたものである。ここで、図７および図８
に電源電圧がそれぞれ異なる場合での、ラッチ回路出力
信号をラッチ回路制御信号でラッチするときのタイミン
グ図を示す。図７、図８ともにラッチ回路制御信号の立
ち上がりで比較が開始され、１クロック前の信号で出力
されていたローレベルの信号がハイレベルに変換した
後、ラッチ回路制御信号の立ち下がりでラッチ回路出力
信号、すなわち、比較結果をラッチする場合を示してあ
るが、電源電圧の違いによりラッチ回路のしきい値が異
なるため、図７の場合はハイレベルの信号をラッチする
のに対し、図８の場合はローレベルの信号をラッチする
ことになる。このように電源電圧の変動や各比較器の性
能に差があると、上位比較結果が決定されるまでの時間
に差が生じるため、正常な上位比較結果が出力されなく
なり、誤動作が発生するという問題点があった。
器用いた直並列型Ａ／Ｄコンバータは、以上述べたよう
に上位比較結果をラッチして下位比較ラダー抵抗用スイ
ッチ選択信号を出力するように構成されており、前記ラ
ッチのタイミングは上位比較の結果とは関係ないタイミ
ングで決定されたものである。ここで、図７および図８
に電源電圧がそれぞれ異なる場合での、ラッチ回路出力
信号をラッチ回路制御信号でラッチするときのタイミン
グ図を示す。図７、図８ともにラッチ回路制御信号の立
ち上がりで比較が開始され、１クロック前の信号で出力
されていたローレベルの信号がハイレベルに変換した
後、ラッチ回路制御信号の立ち下がりでラッチ回路出力
信号、すなわち、比較結果をラッチする場合を示してあ
るが、電源電圧の違いによりラッチ回路のしきい値が異
なるため、図７の場合はハイレベルの信号をラッチする
のに対し、図８の場合はローレベルの信号をラッチする
ことになる。このように電源電圧の変動や各比較器の性
能に差があると、上位比較結果が決定されるまでの時間
に差が生じるため、正常な上位比較結果が出力されなく
なり、誤動作が発生するという問題点があった。
【０００９】本発明は前記の問題点を解決するためにな
されたものであり、電源電圧や各比較器の性能に差があ
った場合でも、比較に要する必要最小時間を確保するこ
とができるＡ／Ｄ変換器を提供することを目的とする。
されたものであり、電源電圧や各比較器の性能に差があ
った場合でも、比較に要する必要最小時間を確保するこ
とができるＡ／Ｄ変換器を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記の課題を解決するた
めに本発明のＡ／Ｄ変換器は、比較器が比較に要する必
要最小時間を検出し、その検出された最小時間に対応す
る時間幅を有する制御信号で前記比較器の比較決定時間
を制御するようにしたものである。
めに本発明のＡ／Ｄ変換器は、比較器が比較に要する必
要最小時間を検出し、その検出された最小時間に対応す
る時間幅を有する制御信号で前記比較器の比較決定時間
を制御するようにしたものである。
【００１１】
【作用】本発明によれば、比較器が比較に要する必要最
小時間を確保できるため、電源電圧や各比較器の性能に
差があった場合でも、安定した比較動作が実現できる。
小時間を確保できるため、電源電圧や各比較器の性能に
差があった場合でも、安定した比較動作が実現できる。
【００１２】
【実施例】本発明の実施例を図面に基づいて説明する。
図１は本発明のチョッパ型比較器を用いた直並列型Ａ／
Ｄコンバータであり、構成要素として１７は比較結果が
ローからハイに変化するのに必要な比較時間を発生する
ための比較器、１８は前記比較器１７の比較結果より比
較時間を検出するハイレベル比較時間検出回路、１９は
比較結果がハイからローに変化するのに必要な比較時間
を発生するための比較器、２０は前記比較器１９の比較
結果より比較時間を検出するローレベル比較時間検出回
路、２１は前記ハイレベル比較時間検出回路１８および
ローレベル比較時間検出回路２０の出力信号とクロック
信号から上位比較に必要な時間幅を有する制御信号を発
生するための回路である。その他は図４の従来例と同じ
である。
図１は本発明のチョッパ型比較器を用いた直並列型Ａ／
Ｄコンバータであり、構成要素として１７は比較結果が
ローからハイに変化するのに必要な比較時間を発生する
ための比較器、１８は前記比較器１７の比較結果より比
較時間を検出するハイレベル比較時間検出回路、１９は
比較結果がハイからローに変化するのに必要な比較時間
を発生するための比較器、２０は前記比較器１９の比較
結果より比較時間を検出するローレベル比較時間検出回
路、２１は前記ハイレベル比較時間検出回路１８および
ローレベル比較時間検出回路２０の出力信号とクロック
信号から上位比較に必要な時間幅を有する制御信号を発
生するための回路である。その他は図４の従来例と同じ
である。
【００１３】図２において、構成要素として３３は前記
比較器１７の出力信号が入力される端子、３４は前記比
較器１９の出力信号が入力される端子、２２、２３、２
６、２７はスイッチ、２４、２５、２８、２９、３０は
インバータ回路、３１はＮＡＮＤ回路、３２はＡＮＤ回
路であり、３５はクロック発生回路１４から出力される
クロック信号の入力端子、３６は上位比較に必要な時間
幅を有する制御信号が出力される端子である。なお、前
記比較器１７、１９の構成は前記比較器７の構成と同じ
である。
比較器１７の出力信号が入力される端子、３４は前記比
較器１９の出力信号が入力される端子、２２、２３、２
６、２７はスイッチ、２４、２５、２８、２９、３０は
インバータ回路、３１はＮＡＮＤ回路、３２はＡＮＤ回
路であり、３５はクロック発生回路１４から出力される
クロック信号の入力端子、３６は上位比較に必要な時間
幅を有する制御信号が出力される端子である。なお、前
記比較器１７、１９の構成は前記比較器７の構成と同じ
である。
【００１４】図３は、前記比較器１７、１９、前記ハイ
レベル比較時間検出回路１８、前記ローレベル比較時間
検出回路２０および前記上位比較時間決定用制御信号発
生回路２１の動作を説明するためのタイミングチャート
である。図３において、ａは前記比較器１７および１９
におけるスイッチ３７および４０の制御信号波形、ｂは
前記比較器１７および１９におけるスイッチ３８の制御
信号波形、ｃは前記ハイレベル比較時間検出回路１８の
出力波形、ｄは前記ローレベル比較時間検出回路２０の
出力波形、ｅはＮＡＮＤ回路３１の出力波形、ｆはＡＮ
Ｄ回路３２の出力波形、ｇは前記ハイレベル比較時間検
出回路１８におけるスイッチ２２および２６の制御信号
波形、ｈは前記ローレベル比較時間検出回路２０におけ
るスイッチ２３および２７の制御信号波形である。
レベル比較時間検出回路１８、前記ローレベル比較時間
検出回路２０および前記上位比較時間決定用制御信号発
生回路２１の動作を説明するためのタイミングチャート
である。図３において、ａは前記比較器１７および１９
におけるスイッチ３７および４０の制御信号波形、ｂは
前記比較器１７および１９におけるスイッチ３８の制御
信号波形、ｃは前記ハイレベル比較時間検出回路１８の
出力波形、ｄは前記ローレベル比較時間検出回路２０の
出力波形、ｅはＮＡＮＤ回路３１の出力波形、ｆはＡＮ
Ｄ回路３２の出力波形、ｇは前記ハイレベル比較時間検
出回路１８におけるスイッチ２２および２６の制御信号
波形、ｈは前記ローレベル比較時間検出回路２０におけ
るスイッチ２３および２７の制御信号波形である。
【００１５】次に動作について説明する。なお、前記比
較器１７、１９の構成は前記比較器７と同じであり、前
記ハイレベル比較時間検出回路１８、前記ローレベル比
較時間検出回路２０および前記上位比較時間決定用制御
信号発生回路２１以外の構成および動作は従来例と同じ
であるので説明は省略する。
較器１７、１９の構成は前記比較器７と同じであり、前
記ハイレベル比較時間検出回路１８、前記ローレベル比
較時間検出回路２０および前記上位比較時間決定用制御
信号発生回路２１以外の構成および動作は従来例と同じ
であるので説明は省略する。
【００１６】図９は、比較器の入力端子電圧と基準端子
電圧の電位差に差がある場合の比較器の出力波形および
ラッチ回路の出力波形を示したものである。(a),(d)は
比較器の入力端子電圧と基準端子電圧の電位差が同じで
(a)は入力端子電圧が基準端子電圧より高く(d)は入力端
子電圧が基準端子電圧より低い場合の波形、(b),(c)は
比較器の入力端子電圧と基準端子電圧の電位差が同じで
(b)は入力端子電圧が基準端子電圧より高く(c)は入力端
子電圧が基準端子電圧より低い場合の波形である。
電圧の電位差に差がある場合の比較器の出力波形および
ラッチ回路の出力波形を示したものである。(a),(d)は
比較器の入力端子電圧と基準端子電圧の電位差が同じで
(a)は入力端子電圧が基準端子電圧より高く(d)は入力端
子電圧が基準端子電圧より低い場合の波形、(b),(c)は
比較器の入力端子電圧と基準端子電圧の電位差が同じで
(b)は入力端子電圧が基準端子電圧より高く(c)は入力端
子電圧が基準端子電圧より低い場合の波形である。
【００１７】図９で示すように、波形(a)および(d)の場
合に比べて波形(b)および(c)の場合のほうが比較器の入
力端子電圧と基準端子電圧の電位差が小さいとき、比較
器の出力は比較器のゲイン倍されて出力されるため、比
較器の出力の変化、すなわちラッチ回路の入力点での変
化は波形(a)および(d)の場合に比べて波形(b)および(c)
の場合のほうが小さくなる。したがって、ラッチ回路の
出力がラッチ回路のしきい値に達するまでの時間が(a
´)および(d´)の場合に比べて(b´)および(c´)の場合
のほうが長くかかることになる。ここで(a´)はラッチ
回路に(a)が入力されたときのラッチ回路の出力波形、
(b´)はラッチ回路に(b)が入力されたときのラッチ回路
の出力波形、(c´)はラッチ回路に(c)が入力されたとき
のラッチ回路の出力波形、(d´)はラッチ回路に(d)が入
力されたときのラッチ回路の出力波形である。以上述べ
たように、比較器の入力端子電圧と基準端子電圧の電位
差が小さいほど比較器が比較を完了するのに長い時間が
必要とされる。
合に比べて波形(b)および(c)の場合のほうが比較器の入
力端子電圧と基準端子電圧の電位差が小さいとき、比較
器の出力は比較器のゲイン倍されて出力されるため、比
較器の出力の変化、すなわちラッチ回路の入力点での変
化は波形(a)および(d)の場合に比べて波形(b)および(c)
の場合のほうが小さくなる。したがって、ラッチ回路の
出力がラッチ回路のしきい値に達するまでの時間が(a
´)および(d´)の場合に比べて(b´)および(c´)の場合
のほうが長くかかることになる。ここで(a´)はラッチ
回路に(a)が入力されたときのラッチ回路の出力波形、
(b´)はラッチ回路に(b)が入力されたときのラッチ回路
の出力波形、(c´)はラッチ回路に(c)が入力されたとき
のラッチ回路の出力波形、(d´)はラッチ回路に(d)が入
力されたときのラッチ回路の出力波形である。以上述べ
たように、比較器の入力端子電圧と基準端子電圧の電位
差が小さいほど比較器が比較を完了するのに長い時間が
必要とされる。
【００１８】図１において、前記比較器１７のアナログ
信号入力端子には基準抵抗のＴＯＰ側入力端子２が接続
されており、基準抵抗入力端子にはラダー抵抗列の中で
基準抵抗ＴＯＰ側入力端子２よりラダー抵抗１個を介し
た基準電圧発生部分が接続されている。一方、前記比較
器１９のアナログ信号入力端子には基準抵抗のＢＯＴＴ
ＯＭ側入力端子３が接続されており、基準抵抗入力端子
にはラダー抵抗列の中で基準抵抗ＢＯＴＴＯＭ側入力端
子３よりラダー抵抗１個を介した基準電圧発生部分が接
続されている。前記比較器１７は図３の波形ａのハイ期
間のタイミングで基準抵抗ＴＯＰ側電圧Ｖtop をサンプ
リングした後、図３の波形ｂのハイ期間のタイミングで
ラダー抵抗列の中で基準抵抗ＴＯＰ側入力端子２よりラ
ダー抵抗１個を介した基準電圧Ｖtop-1 との比較を行
う。一方、前記比較器１９は図３の波形ａのハイ期間の
タイミングで基準抵抗ＢＯＴＴＯＭ側電圧Ｖbottom を
サンプリングした後、図３の波形ｂのハイ期間のタイミ
ングでラダー抵抗列の中で基準抵抗ＢＯＴＴＯＭ側入力
端子３よりラダー抵抗１個を介した基準電圧Ｖbottom+1
との比較を行う。 以上説明したように、前記比較器１
７および前記比較器１９がラダー抵抗１個分に相当する
電位差を比較することで、比較を完了させるのに最も多
くの時間を必要とする比較動作を行った後、前記ハイレ
ベル比較時間検出回路１８の入力端子３３には前記比較
回路１７の比較結果として常にハイレベルが入力される
こととなり、前記ローレベル比較時間検出回路２０の入
力端子３４には前記比較回路１９の比較結果として常に
ローレベルが入力されることになる。なお、比較器の入
力端子電圧と基準端子電圧の電位差の最小値は本発明の
実施例ではラダー抵抗１個分の電位差としたが、比較器
の精度により任意に決定されるものである。
信号入力端子には基準抵抗のＴＯＰ側入力端子２が接続
されており、基準抵抗入力端子にはラダー抵抗列の中で
基準抵抗ＴＯＰ側入力端子２よりラダー抵抗１個を介し
た基準電圧発生部分が接続されている。一方、前記比較
器１９のアナログ信号入力端子には基準抵抗のＢＯＴＴ
ＯＭ側入力端子３が接続されており、基準抵抗入力端子
にはラダー抵抗列の中で基準抵抗ＢＯＴＴＯＭ側入力端
子３よりラダー抵抗１個を介した基準電圧発生部分が接
続されている。前記比較器１７は図３の波形ａのハイ期
間のタイミングで基準抵抗ＴＯＰ側電圧Ｖtop をサンプ
リングした後、図３の波形ｂのハイ期間のタイミングで
ラダー抵抗列の中で基準抵抗ＴＯＰ側入力端子２よりラ
ダー抵抗１個を介した基準電圧Ｖtop-1 との比較を行
う。一方、前記比較器１９は図３の波形ａのハイ期間の
タイミングで基準抵抗ＢＯＴＴＯＭ側電圧Ｖbottom を
サンプリングした後、図３の波形ｂのハイ期間のタイミ
ングでラダー抵抗列の中で基準抵抗ＢＯＴＴＯＭ側入力
端子３よりラダー抵抗１個を介した基準電圧Ｖbottom+1
との比較を行う。 以上説明したように、前記比較器１
７および前記比較器１９がラダー抵抗１個分に相当する
電位差を比較することで、比較を完了させるのに最も多
くの時間を必要とする比較動作を行った後、前記ハイレ
ベル比較時間検出回路１８の入力端子３３には前記比較
回路１７の比較結果として常にハイレベルが入力される
こととなり、前記ローレベル比較時間検出回路２０の入
力端子３４には前記比較回路１９の比較結果として常に
ローレベルが入力されることになる。なお、比較器の入
力端子電圧と基準端子電圧の電位差の最小値は本発明の
実施例ではラダー抵抗１個分の電位差としたが、比較器
の精度により任意に決定されるものである。
【００１９】前記ハイレベル比較時間検出回路１８は、
図３の波形ｇおよびｈで示すように、前記比較器１７が
サンプリング動作を行っている間は、スイッチ２２をオ
フしスイッチ２３をオンすることにより前記ハイレベル
比較時間検出回路１８の出力をローレベルに保ち、前記
比較器１７が比較を開始するタイミングでスイッチ２２
をオンしスイッチ２３をオフすることによって、図３の
波形ｃで示すように、前記入力端子３３のハイレベルを
前記ハイレベル比較時間検出回路１８の出力端子に出力
させる。一方、前記ローレベル比較時間検出回路２０
は、図３の波形ｇおよびｈで示すように、前記比較器１
９がサンプリング動作を行っている間は、スイッチ２６
をオフしスイッチ２７をオンすることにより、前記ロー
レベル比較時間検出回路２０の出力をハイレベルに保
ち、前記比較器１９が比較を開始するタイミングでスイ
ッチ２６をオンしスイッチ２７をオフすることによっ
て、図３の波形ｄで示すように、前記入力端子３４のロ
ーレベルを前記ローレベル比較時間検出回路２０の出力
端子に出力させる。このように、前記比較器１７および
前記ハイレベル比較時間検出回路１８で比較結果がロー
からハイに変化するのに必要な時間を検出し、前記比較
器１９および前記ローレベル比較時間検出回路２０で比
較結果がハイからローに変化するのに必要な時間を検出
する。前記ハイレベル比較時間検出回路１８の出力はＮ
ＡＮＤ回路３１に入力され、前記ローレベル比較時間検
出回路２０の出力はインバータ回路３０を介してＮＡＮ
Ｄ回路３１に入力されることにより、前記ＮＡＮＤ回路
３１の出力端子に図３の波形ｅで示すような出力波形が
出力される。この信号は、比較結果がローからハイに変
化する場合とハイからローに変化する場合のどちらにも
必要とされる時間を決定するためのものである。なお前
記ＮＡＮＤ回路３１とインバータ回路のスイッチング電
圧は、正しい比較時間を検出するために前記ラッチ回路
９のスイッチング電圧と等しくする必要がある。前記Ｎ
ＡＮＤ回路３１の出力信号は、前記ＡＮＤ回路３２に入
力され、もう一方の入力端子には図３の波形ｂで示され
る比較器の制御用信号と同じタイミングの信号が入力さ
れることにより、前記ＡＮＤ回路３２の出力端子３６に
図３の波形ｆで示されるような上位比較決定用信号が出
力される。そして前記図３の波形ｆのハイ期間が上位比
較に必要な最小時間である。このようにして作り出され
た比較結果決定用制御信号が上位ラッチ回路列８に入力
される。ラッチ回路９での基本動作は従来例と同じであ
る。
図３の波形ｇおよびｈで示すように、前記比較器１７が
サンプリング動作を行っている間は、スイッチ２２をオ
フしスイッチ２３をオンすることにより前記ハイレベル
比較時間検出回路１８の出力をローレベルに保ち、前記
比較器１７が比較を開始するタイミングでスイッチ２２
をオンしスイッチ２３をオフすることによって、図３の
波形ｃで示すように、前記入力端子３３のハイレベルを
前記ハイレベル比較時間検出回路１８の出力端子に出力
させる。一方、前記ローレベル比較時間検出回路２０
は、図３の波形ｇおよびｈで示すように、前記比較器１
９がサンプリング動作を行っている間は、スイッチ２６
をオフしスイッチ２７をオンすることにより、前記ロー
レベル比較時間検出回路２０の出力をハイレベルに保
ち、前記比較器１９が比較を開始するタイミングでスイ
ッチ２６をオンしスイッチ２７をオフすることによっ
て、図３の波形ｄで示すように、前記入力端子３４のロ
ーレベルを前記ローレベル比較時間検出回路２０の出力
端子に出力させる。このように、前記比較器１７および
前記ハイレベル比較時間検出回路１８で比較結果がロー
からハイに変化するのに必要な時間を検出し、前記比較
器１９および前記ローレベル比較時間検出回路２０で比
較結果がハイからローに変化するのに必要な時間を検出
する。前記ハイレベル比較時間検出回路１８の出力はＮ
ＡＮＤ回路３１に入力され、前記ローレベル比較時間検
出回路２０の出力はインバータ回路３０を介してＮＡＮ
Ｄ回路３１に入力されることにより、前記ＮＡＮＤ回路
３１の出力端子に図３の波形ｅで示すような出力波形が
出力される。この信号は、比較結果がローからハイに変
化する場合とハイからローに変化する場合のどちらにも
必要とされる時間を決定するためのものである。なお前
記ＮＡＮＤ回路３１とインバータ回路のスイッチング電
圧は、正しい比較時間を検出するために前記ラッチ回路
９のスイッチング電圧と等しくする必要がある。前記Ｎ
ＡＮＤ回路３１の出力信号は、前記ＡＮＤ回路３２に入
力され、もう一方の入力端子には図３の波形ｂで示され
る比較器の制御用信号と同じタイミングの信号が入力さ
れることにより、前記ＡＮＤ回路３２の出力端子３６に
図３の波形ｆで示されるような上位比較決定用信号が出
力される。そして前記図３の波形ｆのハイ期間が上位比
較に必要な最小時間である。このようにして作り出され
た比較結果決定用制御信号が上位ラッチ回路列８に入力
される。ラッチ回路９での基本動作は従来例と同じであ
る。
【００２０】以上述べたような回路を用いることによ
り、図３の波形ｃおよび図３の波形ｄで示されるような
比較結果決定までに必要とされる時間が電源電圧や各比
較器の性能の差によりばらついた場合でも、上位比較に
必要とされる最小時間幅を確保することができるため、
誤動作を解消することができる。
り、図３の波形ｃおよび図３の波形ｄで示されるような
比較結果決定までに必要とされる時間が電源電圧や各比
較器の性能の差によりばらついた場合でも、上位比較に
必要とされる最小時間幅を確保することができるため、
誤動作を解消することができる。
【００２１】以上はチョッパ型比較器を用いた直並列型
Ａ／Ｄ変換器の上位比較器を例にとって説明したが、下
位比較器、他の比較器の方式、あるいは他のＡ／Ｄ変換
方式に対しても同じ効果がある。
Ａ／Ｄ変換器の上位比較器を例にとって説明したが、下
位比較器、他の比較器の方式、あるいは他のＡ／Ｄ変換
方式に対しても同じ効果がある。
【００２２】
【発明の効果】以上の実施例の説明より明らかなよう
に、本発明のＡ／Ｄ変換器では、比較器が比較に要する
必要最小時間を確保できるため、電源電圧や各比較器の
性能に差があった場合でも安定した比較動作が実現でき
るという効果を有する。
に、本発明のＡ／Ｄ変換器では、比較器が比較に要する
必要最小時間を確保できるため、電源電圧や各比較器の
性能に差があった場合でも安定した比較動作が実現でき
るという効果を有する。
【図１】本発明の一実施例の直並列Ａ／Ｄ変換器のブロ
ック図
ック図
【図２】本発明の一実施例の直並列Ａ／Ｄ変換器におけ
る比較結果決定時間制御信号発生回路
る比較結果決定時間制御信号発生回路
【図３】図２に示す回路の動作を示すタイミングチャー
ト図
ト図
【図４】従来の直並列Ａ／Ｄ変換器のブロック図
【図５】図４で用いられる比較器およびラッチ回路図
【図６】図４における比較器の動作を示すタイミングチ
ャート図
ャート図
【図７】ラッチ回路出力信号をラッチ回路制御信号でラ
ッチする場合のタイミング図
ッチする場合のタイミング図
【図８】図７と電源電圧が異なる場合で、ラッチ回路出
力信号をラッチ回路制御信号でラッチする場合のタイミ
ング図
力信号をラッチ回路制御信号でラッチする場合のタイミ
ング図
【図９】本発明の実施例における比較器の出力波形およ
びラッチ回路の出力波形を示す図
びラッチ回路の出力波形を示す図
１ アナログ信号入力端子 ２ 基準電圧ＴＯＰ側入力端
子 ３ 基準電圧ＢＯＴＴＯＭ側
入力端子 ４ ラダー抵抗列 ５ 基準電圧発生ブロック ６ 上位比較器列 ７ チョッパ型比較器 ８ 上位比較結果ラッチ列 ９ ラッチ回路 10 上位エンコーダ回路 11 下位比較器列 12 下位比較結果ラッチ列 13 下位エンコーダ回路 14 クロック発生回路 15 出力回路 16 デジタル信号出力端子 17,19 比較時間検出用比較器 18,20 比較時間検出用比較器の
比較結果ラッチ回路 21 比較時間制御信号発生回
路 22,23,26,27,37,38,40,42,43 スイッチ 24,25,28,29,30,41,44,45 インバータ回路 31 ＮＡＮＤ回路 32 ＡＮＤ回路 33,34 比較時間検出用比較器の
比較結果入力端子 35 クロック信号入力端子 36 比較時間制御信号出力端
子 39 容量 46 アナログ信号入力端子 47 基準電圧入力端子 48 比較結果出力端子
子 ３ 基準電圧ＢＯＴＴＯＭ側
入力端子 ４ ラダー抵抗列 ５ 基準電圧発生ブロック ６ 上位比較器列 ７ チョッパ型比較器 ８ 上位比較結果ラッチ列 ９ ラッチ回路 10 上位エンコーダ回路 11 下位比較器列 12 下位比較結果ラッチ列 13 下位エンコーダ回路 14 クロック発生回路 15 出力回路 16 デジタル信号出力端子 17,19 比較時間検出用比較器 18,20 比較時間検出用比較器の
比較結果ラッチ回路 21 比較時間制御信号発生回
路 22,23,26,27,37,38,40,42,43 スイッチ 24,25,28,29,30,41,44,45 インバータ回路 31 ＮＡＮＤ回路 32 ＡＮＤ回路 33,34 比較時間検出用比較器の
比較結果入力端子 35 クロック信号入力端子 36 比較時間制御信号出力端
子 39 容量 46 アナログ信号入力端子 47 基準電圧入力端子 48 比較結果出力端子
Claims (3)
- 【請求項１】 比較器の比較時間を最適化する手段を備
えたＡ／Ｄ変換器。 - 【請求項２】 比較器の比較時間を必要最小時間にする
手段を備えたＡ／Ｄ変換器。 - 【請求項３】 比較器の比較に要する必要最小時間を検
出する手段と、その検出された最小時間に対応する時間
幅を有する制御信号を発生する手段とを備え、その制御
信号によって前記比較器の比較時間を制御するように構
成されたＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987994A JPH0837461A (ja) | 1994-07-22 | 1994-07-22 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987994A JPH0837461A (ja) | 1994-07-22 | 1994-07-22 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837461A true JPH0837461A (ja) | 1996-02-06 |
Family
ID=15894655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16987994A Pending JPH0837461A (ja) | 1994-07-22 | 1994-07-22 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837461A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
| US7465106B2 (en) | 2003-06-26 | 2008-12-16 | Kyocera Corporation | Optical receptacle |
| WO2011121683A1 (ja) * | 2010-03-29 | 2011-10-06 | パナソニック株式会社 | 逐次比較型ａｄ変換器用クロック生成回路 |
| JPWO2014038173A1 (ja) * | 2012-09-07 | 2016-08-08 | パナソニック株式会社 | Ａｄ変換器及び受信装置 |
-
1994
- 1994-07-22 JP JP16987994A patent/JPH0837461A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465106B2 (en) | 2003-06-26 | 2008-12-16 | Kyocera Corporation | Optical receptacle |
| WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
| JPWO2008026440A1 (ja) * | 2006-08-31 | 2010-01-21 | パナソニック株式会社 | Ａ／ｄ変換器 |
| JP4554688B2 (ja) * | 2006-08-31 | 2010-09-29 | パナソニック株式会社 | Ａ／ｄ変換器 |
| US7834794B2 (en) | 2006-08-31 | 2010-11-16 | Panasonic Corporation | A/D converter |
| WO2011121683A1 (ja) * | 2010-03-29 | 2011-10-06 | パナソニック株式会社 | 逐次比較型ａｄ変換器用クロック生成回路 |
| CN102823140A (zh) * | 2010-03-29 | 2012-12-12 | 松下电器产业株式会社 | 逐次逼近型ad变换器用时钟生成电路 |
| JPWO2014038173A1 (ja) * | 2012-09-07 | 2016-08-08 | パナソニック株式会社 | Ａｄ変換器及び受信装置 |
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