JP2513314B2 - マイクロコンピュ―タ - Google Patents
マイクロコンピュ―タInfo
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- JP2513314B2 JP2513314B2 JP1133151A JP13315189A JP2513314B2 JP 2513314 B2 JP2513314 B2 JP 2513314B2 JP 1133151 A JP1133151 A JP 1133151A JP 13315189 A JP13315189 A JP 13315189A JP 2513314 B2 JP2513314 B2 JP 2513314B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡ−Ｄコンバータを内蔵するマイクロコンピ
ュータに関する。
ュータに関する。
ハードディスクやフロッピーディスクのデータをリー
ド・ライトするヘッドの位置は、ディスク上のトラック
に追従させるため通常サーボ制御を行う必要がある。こ
のサーボ制御はあらかじめトラック上のデータ領域とデ
ータ領域の間に記録されたサーボパタンを、データ領域
の終了に同期してサンプリングすることにより現在のヘ
ッド位置を検出し、目標トラックとの差を判別し、サー
ボ制御を行う。
ド・ライトするヘッドの位置は、ディスク上のトラック
に追従させるため通常サーボ制御を行う必要がある。こ
のサーボ制御はあらかじめトラック上のデータ領域とデ
ータ領域の間に記録されたサーボパタンを、データ領域
の終了に同期してサンプリングすることにより現在のヘ
ッド位置を検出し、目標トラックとの差を判別し、サー
ボ制御を行う。
第７図はこのようなサーボ制御の一例を説明する模式
図である。データが記録されているデータトラック71〜
74,81〜84はディスクに同心円状に書込まれている。ま
た、サーボパタン75〜78はデータ領域から所定の間隔を
おいて記録されている。この場合、ヘッド70の位置は、
ヘッドがタイミングT1,T2,T3,T4の位置にあるとき、そ
のヘッドからの読み出し信号をＡ−Ｄ変換することによ
り得ることができる。
図である。データが記録されているデータトラック71〜
74,81〜84はディスクに同心円状に書込まれている。ま
た、サーボパタン75〜78はデータ領域から所定の間隔を
おいて記録されている。この場合、ヘッド70の位置は、
ヘッドがタイミングT1,T2,T3,T4の位置にあるとき、そ
のヘッドからの読み出し信号をＡ−Ｄ変換することによ
り得ることができる。
例えば、ここでヘッド70が、図の70の位置にあり、破
線上を移動した場合、タイミングT1,T2,T4でのＡ−Ｄ変
換結果は0Vに近く、タイミングT3での変換結果は5V近辺
である。これによりヘッドはトラック73,83上に位置し
ていることがわかる。また、トラックとトラックの中間
位置にヘッドが位置していても、Ａ−Ｄ変換結果をチェ
ックすることにより位置を判別することができる。
線上を移動した場合、タイミングT1,T2,T4でのＡ−Ｄ変
換結果は0Vに近く、タイミングT3での変換結果は5V近辺
である。これによりヘッドはトラック73,83上に位置し
ていることがわかる。また、トラックとトラックの中間
位置にヘッドが位置していても、Ａ−Ｄ変換結果をチェ
ックすることにより位置を判別することができる。
ところが、サーボ領域は一般に数100μｓ程度しかな
く、サーボパタンの幅も100μｓ程度しかない。従っ
て、実際にＡ−Ｄ変換結果を使用してヘッド位置を判別
するのが時間的にかなり後で問題がない場合でも、短時
間にアナログ電圧の変化がおきるので、非常に高速のＡ
−Ｄコンバータ（例えばフラッシュ型Ａ−Ｄコンバー
タ）を必要とし、安価な逐次比較型などのＡ−Ｄコンバ
ータを使用することができなかった。
く、サーボパタンの幅も100μｓ程度しかない。従っ
て、実際にＡ−Ｄ変換結果を使用してヘッド位置を判別
するのが時間的にかなり後で問題がない場合でも、短時
間にアナログ電圧の変化がおきるので、非常に高速のＡ
−Ｄコンバータ（例えばフラッシュ型Ａ−Ｄコンバー
タ）を必要とし、安価な逐次比較型などのＡ−Ｄコンバ
ータを使用することができなかった。
このフラッシュ型Ａ−Ｄコンバータは、１タイミング
で変換することが可能であるが、たとえば８ビットＡ−
Ｄコンバータの場合、28個のコンパレータを必要とし、
一般に非常に高価でチップサイズも大きいため、シング
ルチップマイクロコンピュータなどに搭載することは不
可能である。そのため、応用システムが高価となり、ま
た専用Ａ−Ｄコンバータを別に配置して、その出力を別
のマイクロコンピュータで受け取り判別を行う構成とな
るため、基板面積の増大，ワイヤリングコストの増大，
信頼性の低下を招いていた。また、同一タイミングで複
数のアナログ入力をＡ−Ｄ変換するような場合には複数
のＡ−Ｄコンバータを必要とし、さらに多大なコスト増
大を招いていた。
で変換することが可能であるが、たとえば８ビットＡ−
Ｄコンバータの場合、28個のコンパレータを必要とし、
一般に非常に高価でチップサイズも大きいため、シング
ルチップマイクロコンピュータなどに搭載することは不
可能である。そのため、応用システムが高価となり、ま
た専用Ａ−Ｄコンバータを別に配置して、その出力を別
のマイクロコンピュータで受け取り判別を行う構成とな
るため、基板面積の増大，ワイヤリングコストの増大，
信頼性の低下を招いていた。また、同一タイミングで複
数のアナログ入力をＡ−Ｄ変換するような場合には複数
のＡ−Ｄコンバータを必要とし、さらに多大なコスト増
大を招いていた。
このように短時間に変化するアナログ電圧を変換する
従来のＡ−Ｄ変換システムでは高価なＡ−Ｄコンバータ
を外付けする必要があるため、応用システムのICコスト
増大，プリント基板の面積増大を招き、経済的ではな
く、信頼性を欠くという問題点を有している。
従来のＡ−Ｄ変換システムでは高価なＡ−Ｄコンバータ
を外付けする必要があるため、応用システムのICコスト
増大，プリント基板の面積増大を招き、経済的ではな
く、信頼性を欠くという問題点を有している。
本発明の目的は、このような欠点を除き、短時間に変
化するアナログ電圧の変換を安価に行なうことができる
Ａ−Ｄコンバータを有するマイクロコンピュータを提供
することにある。
化するアナログ電圧の変換を安価に行なうことができる
Ａ−Ｄコンバータを有するマイクロコンピュータを提供
することにある。
本発明の構成は、所定周期毎に、データを受ける第１
領域とアクセスする電圧を検出する第２領域とからの信
号を受け、前記第２領域をアクセスしている所定期間に
連続して検出されるアナログ電圧が入力されるマイクロ
コンピュータにおいて、前記所定期間内に検出されたア
ナログ電圧を複数に分割してサンプリングするために前
記所定期間内に複数のサンプリング信号を出力するタイ
ミング発生回路と、前記複数のサンプリング信号に対応
して前記アナログ電圧をそれぞれサンプリングし保持す
る複数のサンプル・ホールド回路とを備えたことを特徴
とする。
領域とアクセスする電圧を検出する第２領域とからの信
号を受け、前記第２領域をアクセスしている所定期間に
連続して検出されるアナログ電圧が入力されるマイクロ
コンピュータにおいて、前記所定期間内に検出されたア
ナログ電圧を複数に分割してサンプリングするために前
記所定期間内に複数のサンプリング信号を出力するタイ
ミング発生回路と、前記複数のサンプリング信号に対応
して前記アナログ電圧をそれぞれサンプリングし保持す
る複数のサンプル・ホールド回路とを備えたことを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。アナ
ログ入力端子11はアナログ入力電圧をサンプルし、保持
する４個のサンプル・ホールド装置12〜15に接続され
る。タイマ22は、任意のデータを設定できるタイマレジ
スタ23と、トリガ端子11の入力信号に同期してタイマレ
ジスタ23の値をロードしデクリメント動作を行うダウン
カウンタ24と、タイマ出力制御部25とを有している。タ
イマ出力制御部25は、対応するサンプル・ホールド装置
12〜15に対し、サンプルタイミングを示すサンプル信号
45〜48と、Ａ−Ｄコンバータ20に対して、全てのサンプ
ル・ホールド装置12〜15にサンプルされたことを示すサ
ンプル終了信号49を出力する。
ログ入力端子11はアナログ入力電圧をサンプルし、保持
する４個のサンプル・ホールド装置12〜15に接続され
る。タイマ22は、任意のデータを設定できるタイマレジ
スタ23と、トリガ端子11の入力信号に同期してタイマレ
ジスタ23の値をロードしデクリメント動作を行うダウン
カウンタ24と、タイマ出力制御部25とを有している。タ
イマ出力制御部25は、対応するサンプル・ホールド装置
12〜15に対し、サンプルタイミングを示すサンプル信号
45〜48と、Ａ−Ｄコンバータ20に対して、全てのサンプ
ル・ホールド装置12〜15にサンプルされたことを示すサ
ンプル終了信号49を出力する。
サンプル・ホールド装置12〜15の出力は、Ａ−Ｄコン
バータ20がサンプル終了信号49を受けて順次出力するセ
レクタ信号41〜44によって選択されるトランスファゲー
ト16〜19に接続されており、これによって選択されたア
ナログ電圧はＡ−Ｄコンバータ20でＡ−Ｄ変換され、そ
の変換結果は変換結果レジスタ21内に、サンプル・ホー
ルド装置12〜15のそれぞれに対応して４個設けられたレ
ジスタに格納される。
バータ20がサンプル終了信号49を受けて順次出力するセ
レクタ信号41〜44によって選択されるトランスファゲー
ト16〜19に接続されており、これによって選択されたア
ナログ電圧はＡ−Ｄコンバータ20でＡ−Ｄ変換され、そ
の変換結果は変換結果レジスタ21内に、サンプル・ホー
ルド装置12〜15のそれぞれに対応して４個設けられたレ
ジスタに格納される。
Ａ−Ｄコンバータ20は、サンプル・ホールド装置12〜
15の保持しているアナログ電圧を全て変換終了したこと
を示す変換終了信号40を中央処理装置10に出力する。中
央処理装置10とＡ−Ｄコンバータ20とタイマ22とは内部
バス26によって接続されている。
15の保持しているアナログ電圧を全て変換終了したこと
を示す変換終了信号40を中央処理装置10に出力する。中
央処理装置10とＡ−Ｄコンバータ20とタイマ22とは内部
バス26によって接続されている。
第２図は第１図のＡ−Ｄコンバータ20の内部ブロック
図であり、コンパレータ31,ビット数を入れる逐次近似
レジスタ32,基準電圧入力端子27から基準電圧を供給す
る比較電圧発生回路33,タイミング制御回路34,変換結果
レジスタ21とで構成されている。
図であり、コンパレータ31,ビット数を入れる逐次近似
レジスタ32,基準電圧入力端子27から基準電圧を供給す
る比較電圧発生回路33,タイミング制御回路34,変換結果
レジスタ21とで構成されている。
以下に本実施例の動作について述べる。
第３図は第１図の動作を説明するタイミング図であ
る。
る。
タイマ22は外部より入力されるトリガ端子28への信号
の立下がりに同期してあらかじめ設定したタイマレジス
タ23の値をダウンカウンタ24にロードしてデクリメント
する。ダウンカウンタ24は値が“0"になるとタイマ出力
制御部25に信号を出力する。ダウンカウンタ24は、その
デクリメント動作を４回繰り返す。
の立下がりに同期してあらかじめ設定したタイマレジス
タ23の値をダウンカウンタ24にロードしてデクリメント
する。ダウンカウンタ24は値が“0"になるとタイマ出力
制御部25に信号を出力する。ダウンカウンタ24は、その
デクリメント動作を４回繰り返す。
タイマ出力制御部25は、トリガ端子28への入力信号の
立下りから、タイマレジスタ24の値に対応したタイミン
グでサンプリング信号45〜48を対応したサンプル・ホー
ルド装置12〜15に出力する。これらサンプル・ホールド
装置12〜15はそれぞれ対応するサンプル信号45〜48が
“1"となった時に、アナログ入力端子11に入力されてい
るアナログ入力電圧をサンプルし保持する。
立下りから、タイマレジスタ24の値に対応したタイミン
グでサンプリング信号45〜48を対応したサンプル・ホー
ルド装置12〜15に出力する。これらサンプル・ホールド
装置12〜15はそれぞれ対応するサンプル信号45〜48が
“1"となった時に、アナログ入力端子11に入力されてい
るアナログ入力電圧をサンプルし保持する。
タイマ出力制御部25は、またサンプル信号45〜48を出
力後Ａ−Ｄコンバータ20内のタイミング制御回路34に対
し、全てのサンプル・ホールド装置12〜15にアナログ電
圧が保持されたことを示すサンプル終了信号49を出力す
る。これを受けたタイミング制御回路34は、セレクタ信
号41を“1"にしてトランスファゲート16を開き、サンプ
ル・ホールド装置12に保持されている値をＡ−Ｄコンバ
ータ内のコンパレータ31に印加する。
力後Ａ−Ｄコンバータ20内のタイミング制御回路34に対
し、全てのサンプル・ホールド装置12〜15にアナログ電
圧が保持されたことを示すサンプル終了信号49を出力す
る。これを受けたタイミング制御回路34は、セレクタ信
号41を“1"にしてトランスファゲート16を開き、サンプ
ル・ホールド装置12に保持されている値をＡ−Ｄコンバ
ータ内のコンパレータ31に印加する。
次に示す逐次比較方式により変換を行うＡ−Ｄコンバ
ータ20においては、まずビット数を入れる逐次近似レジ
スタ32の最上位ビット（ビット８とする）をセット
（１）し、比較電圧56を基準電圧入力端子27に入力され
ている入力電圧（VREF）の1/2の電圧にしてアナログ入
力と比較する。このアナログ入力電圧が1/2VREFより大
きければ、逐次近似レジスタ32のビット８をセットした
まま、また1/2VREFより小さければビット８をリセット
してビット７の比較に移る。
ータ20においては、まずビット数を入れる逐次近似レジ
スタ32の最上位ビット（ビット８とする）をセット
（１）し、比較電圧56を基準電圧入力端子27に入力され
ている入力電圧（VREF）の1/2の電圧にしてアナログ入
力と比較する。このアナログ入力電圧が1/2VREFより大
きければ、逐次近似レジスタ32のビット８をセットした
まま、また1/2VREFより小さければビット８をリセット
してビット７の比較に移る。
ビット７では、ビット８のレベルにより比較電圧56を
3/4VREFあるいは1/4VREFにしてアナログ入力と比較を行
なう。このような比較を最下位ビットまで続け、比較が
終了したとき逐次近似レジスタ32は有効なディスク信号
を保持しており、その結果は、変換結果レジスタ21にラ
ッチ入力され、転送信号55をタイミング制御回路34に出
力する。転送信号55を受けたタイミング制御回路34で
は、セレクタ信号を切換える。
3/4VREFあるいは1/4VREFにしてアナログ入力と比較を行
なう。このような比較を最下位ビットまで続け、比較が
終了したとき逐次近似レジスタ32は有効なディスク信号
を保持しており、その結果は、変換結果レジスタ21にラ
ッチ入力され、転送信号55をタイミング制御回路34に出
力する。転送信号55を受けたタイミング制御回路34で
は、セレクタ信号を切換える。
Ａ−Ｄコンバータ20では同様の変換動作を繰り返して
全てのサンプル・ホールド装置12〜15の保持値のＡ−Ｄ
変換値を符号化されたディジタルデータとして変換結果
レジスタ21に格納し終わると、変換終了信号40を発生す
る。この信号を受けた中央処理装置10は、変換結果レジ
スタ21内の値を内部バス2bを通して取り込み、Ａ−Ｄ変
換結果に応じた処理を行う。
全てのサンプル・ホールド装置12〜15の保持値のＡ−Ｄ
変換値を符号化されたディジタルデータとして変換結果
レジスタ21に格納し終わると、変換終了信号40を発生す
る。この信号を受けた中央処理装置10は、変換結果レジ
スタ21内の値を内部バス2bを通して取り込み、Ａ−Ｄ変
換結果に応じた処理を行う。
第４図は本発明の第２の実施例の概略ブロック図であ
る。本発明は、Ａ−Ｄコンバータ20aがサンプル・ホー
ルド装置12〜15の出力を直接入力信号とすることを除い
て第１の実施例と同様であり、第５図に第４図中のＡ−
Ｄコンバータ20aの内部ブロック図を示す。Ａ−Ｄコン
バータ20aは逐次近似レジスタ32,比較電圧発生回路33,
タイミング制御回路34,変換結果レジスタ21,トランスフ
ァゲート16〜19,コンパレータ51〜54で構成されてお
り、トランスファゲート16〜19の前段にコンパレータ51
〜54があり、コンパレータの論理レベル出力をトランス
ファゲートでセレクトしている。
る。本発明は、Ａ−Ｄコンバータ20aがサンプル・ホー
ルド装置12〜15の出力を直接入力信号とすることを除い
て第１の実施例と同様であり、第５図に第４図中のＡ−
Ｄコンバータ20aの内部ブロック図を示す。Ａ−Ｄコン
バータ20aは逐次近似レジスタ32,比較電圧発生回路33,
タイミング制御回路34,変換結果レジスタ21,トランスフ
ァゲート16〜19,コンパレータ51〜54で構成されてお
り、トランスファゲート16〜19の前段にコンパレータ51
〜54があり、コンパレータの論理レベル出力をトランス
ファゲートでセレクトしている。
次に、本実施例の動作について述べる。
サンプル・ホールド装置12〜15によりサンプリングさ
れた信号は、各々対応するコンパレータ51〜54に印加さ
れ、比較電圧56と比較され、“1"又は“0"の論理信号を
出力する。コンパレータ51〜54の出力は、トランスファ
ゲート16〜19によって選択され、逐次近似レジスタ32に
蓄わえられる。
れた信号は、各々対応するコンパレータ51〜54に印加さ
れ、比較電圧56と比較され、“1"又は“0"の論理信号を
出力する。コンパレータ51〜54の出力は、トランスファ
ゲート16〜19によって選択され、逐次近似レジスタ32に
蓄わえられる。
本実施例では、アナログ電圧でなくコンパレータの論
理出力をセレクトするので他のサンプル・ホールド装置
などからの干渉を受けることが少なく、精度が向上す
る。以下、Ａ−Ｄコンバータ20aに入力したサンプル・
ホールド装置12〜15のホールド値は、第１の実施例に示
したのと同様の方式でＡ−Ｄ変換される。
理出力をセレクトするので他のサンプル・ホールド装置
などからの干渉を受けることが少なく、精度が向上す
る。以下、Ａ−Ｄコンバータ20aに入力したサンプル・
ホールド装置12〜15のホールド値は、第１の実施例に示
したのと同様の方式でＡ−Ｄ変換される。
第６図は本発明の第３の実施例のブロック図である。
本実施例の構成及び動作は、アナログ入力端子61〜64を
備えサンプル・ホールド装置12〜15と同数有し、その各
信号がタイマ22から出力される１本のサンプル信号50に
よってサンプルされるサンプル・ホールド装置12〜15に
接続されていることを除いて同様である。
本実施例の構成及び動作は、アナログ入力端子61〜64を
備えサンプル・ホールド装置12〜15と同数有し、その各
信号がタイマ22から出力される１本のサンプル信号50に
よってサンプルされるサンプル・ホールド装置12〜15に
接続されていることを除いて同様である。
サンプル・ホールド装置12〜15は、トリガ端子28に入
力された同期信号から、タイマ22で発生するディレイを
おいて、アナログ入力端子61〜64のアナログ入力電圧を
同時にサンプルし保持する。
力された同期信号から、タイマ22で発生するディレイを
おいて、アナログ入力端子61〜64のアナログ入力電圧を
同時にサンプルし保持する。
なお、本実施例では、サンプル・ホールド装置を４個
に設定していたが、この数をさらに増加したり、またア
ナログ入力端子の数を増やしてもかまわない。さらに、
Ａ−Ｄ変換のスタートを４つのサンプル・ホールド装置
に全てサンプリングさせてから行っていたが、１つのサ
ンプル・ホールドにアナログ電圧がサンプルされたら直
ちにスタートする構成でもよい。また、Ａ−Ｄ変換の同
期のトリガは端子より入力したが、これを他のタイマな
どから発生しても良く、Ａ−Ｄ変換方式も逐次比較方式
を使用したが他の方式でも良い。
に設定していたが、この数をさらに増加したり、またア
ナログ入力端子の数を増やしてもかまわない。さらに、
Ａ−Ｄ変換のスタートを４つのサンプル・ホールド装置
に全てサンプリングさせてから行っていたが、１つのサ
ンプル・ホールドにアナログ電圧がサンプルされたら直
ちにスタートする構成でもよい。また、Ａ−Ｄ変換の同
期のトリガは端子より入力したが、これを他のタイマな
どから発生しても良く、Ａ−Ｄ変換方式も逐次比較方式
を使用したが他の方式でも良い。
以上述べてきたように本発明は、短時間に変化するア
ナログ入力や、同一タイミングでの複数のアナログ入力
を安価にＡ−Ｄ変換することができるという効果があ
る。
ナログ入力や、同一タイミングでの複数のアナログ入力
を安価にＡ−Ｄ変換することができるという効果があ
る。
【図面の簡単な説明】 第１図は本発明の第１の実施例のブロック図、第２図は
第１図のＡ−Ｄコンバータ20の内部ブロック図、第３図
は第１図における各信号の関係を示したタイミング図、
第４図は本発明の第２の実施例のブロック図、第５図は
第４図のＡ−Ｄコンバータ20aの内部ブロック図、第６
図は本発明の第３の実施例のブロック図、第７図はフロ
ッピーディスク上に記録されたデータ領域とサーボパタ
ン領域の模式図である。 10……中央処理装置、11,61〜64……アナログ入力端
子、12〜15……サンプル・ホールド装置、16〜19……ト
ランスファゲート、20,20a……Ａ−Ｄコンバータ、21…
…変換結果レジスタ、22……タイマ、23……タイマレジ
スタ、24……ダウンカウンタ、25,25a……タイマ出力制
御部、26……内部バス、27……基準電圧入力端子、28…
…トリガ端子、31,51〜54……コンパレータ、32……逐
次近似レジスタ、33……比較電圧発生回路、34……タイ
ミング制御回路、40……変換終了信号、41〜44……セレ
クタ信号、45〜48,50……サンプル信号、49……サンプ
ル終了信号、55……転送信号、56……比較電圧、70……
ヘッド、71〜74,81〜84……データトラック、75〜78…
…サーボパタン。
第１図のＡ−Ｄコンバータ20の内部ブロック図、第３図
は第１図における各信号の関係を示したタイミング図、
第４図は本発明の第２の実施例のブロック図、第５図は
第４図のＡ−Ｄコンバータ20aの内部ブロック図、第６
図は本発明の第３の実施例のブロック図、第７図はフロ
ッピーディスク上に記録されたデータ領域とサーボパタ
ン領域の模式図である。 10……中央処理装置、11,61〜64……アナログ入力端
子、12〜15……サンプル・ホールド装置、16〜19……ト
ランスファゲート、20,20a……Ａ−Ｄコンバータ、21…
…変換結果レジスタ、22……タイマ、23……タイマレジ
スタ、24……ダウンカウンタ、25,25a……タイマ出力制
御部、26……内部バス、27……基準電圧入力端子、28…
…トリガ端子、31,51〜54……コンパレータ、32……逐
次近似レジスタ、33……比較電圧発生回路、34……タイ
ミング制御回路、40……変換終了信号、41〜44……セレ
クタ信号、45〜48,50……サンプル信号、49……サンプ
ル終了信号、55……転送信号、56……比較電圧、70……
ヘッド、71〜74,81〜84……データトラック、75〜78…
…サーボパタン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前橋 幸男 東京都港区芝５丁目33番１号 日本電気 株式会社内 (56)参考文献 特開 昭63−205726（ＪＰ，Ａ)
Claims (4)
- 【請求項１】所定周期毎に、データを受ける第１領域と
アクセスする電圧を検出する第２領域とからの信号を受
け、前記第２領域をアクセスしている所定期間に連続し
て検出されるアナログ電圧が入力されるマイクロコンピ
ュータにおいて、 前記所定期間内に検出されたアナログ電圧を複数に分割
してサンプリングするために前記所定期間内に複数のサ
ンプリング信号を出力するタイミング発生回路と、前記
複数のサンプリング信号に対応して前記アナログ電圧を
それぞれサンプリングし保持する複数のサンプル・ホー
ルド回路とを備えたことを特徴とするマイクロコンピュ
ータ。 - 【請求項２】複数のサンプル・ホールド回路のサンプリ
ングが終了したことに応答して前記複数のサンプル・ホ
ールド回路にそれぞれ分割されてサンプリングされた前
記アナログ電圧を順次ディジタル信号に変換するＡ−Ｄ
変換装置をさらに備えた請求項（１）記載のマイクロコ
ンピュータ。 - 【請求項３】Ａ−Ｄ変換装置が、複数のサンプル・ホー
ルド装置のアナログ出力を複数のセレクト信号で順次選
択し１個のコンパレータによる逐次比較により順次Ａ−
Ｄ変換するものである請求項（２）記載のマイクロコン
ピュータ。 - 【請求項４】Ａ−Ｄ変換装置が、複数のサンプル・ホー
ルド装置のアナログ出力に対応して複数のコンパレータ
を有し、これらコンパレータの各出力を対応する各セレ
クト信号により順次選択してＡ−Ｄ変換するものである
請求項（２）記載のマイクロコンピュータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30929288 | 1988-12-06 | ||
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