JPS6229965Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の目的〕 （産業上の利用分野） 本考案は信号強度測定装置に係り、特に時間率
法を採用した装置に関する。

（従来の技術） 例えば電波の電界強度を測定する従来の測定装
置は、受信電波を中間周波数信号に変換し、この
信号を所定レベルでスライスしてパルス信号に変
換し、このパルス信号のパルス幅を別途発生させ
た高速のクロツクパルスのパルス数に変換し、こ
のパルス数を計数することによつて電界強度を測
定している。この場合、スライスレベルの設定は
可変になつており、例えば５秒間の測定中にスラ
イスレベルを適正値に設定操作する必要がある。
しかしこのような測定は、このレベル設定が完了
するまでの間に電界強度が変動してしまうと、正
確な測定が不可能になる。またスライスレベルの
設定をアナログ回路で行つているため、電源変動
によりスライスレベルが変動する欠点がある。

（考案が解決しようとする問題点） 本考案は、従来の装置で問題となつていた測定
中にスライスレベル設定操作を行なうことに伴う
不安定要素を除去すべくなされたもので、正確な
測定が可能な信号強度測定装置を提供することを
目的とするものである。

〔考案の構成〕

（問題点を解決するための手段） この考案に係る信号強度測定装置は、アナログ
信号入力を一定時間内で複数回サンプリングして
デジタル信号に変換する回路と、この回路のデジ
タル信号出力を各ビツト順位別に記憶する回路
と、この回路の記憶データを読出し、各ビツト順
位毎に同一データが全サンプリング回数のうち何
回発生しているかを検出する回路と、この回路の
所定時間率を有する前記ビツトの記憶回路の順位
を検出し、その順位に応じて検出出力からアナロ
グ信号入力の強度を判別する回路とを具備して構
成される。

（作用） 上記構成による信号強度測定装置は、アナログ
入力信号をデジタル信号に変換して記憶し、記憶
データを時間率法によつて処理して信号強度を測
定する。

（実施例） 以下、図面を参照して本考案の一実施例を詳細
に説明する。

第１図において例えば受信電波が中間周波数に
変換処理されたアナログ信号入力はＡ／Ｄ変換器
１１に導かれ、サンプリングパルスによりサンプ
リングされてＡ／Ｄ変換される。上記アナログ信
号入力は例えば第２図ａに示すような波形であ
り、サンプリングパルスは例えば第２図ａに示す
ようなタイミングで発生し、Ａ／Ｄ変換出力は例
えば並列５ビツトのバイナリコード化されたデジ
タル信号である。このデジタル信号出力は一致回
路１２に導かれる。

一方、上記サンプリングパルスより高速で例え
ば第２図ａに示すような直並列変換用クロツクが
カウンタ回路１３に導かれて計数される。このカ
ウンタ回路１３のカウント出力は前記一致回路１
２に導かれる。この一致回路１２は、両入力信号
を比較し、一致がとれた時点で一致パルスを出力
する。この一致パルス出力はパルス幅変換回路１
４を形成する例えばフリツプフロツプのリセツト
入力として導かれる。このフリツプフロツプは予
め前記サンプリングパルスがセツト入力として導
かれている。したがつて上記パルス幅変換回路１
４の変換出力パルス（第２図ａ参照）は、サンプ
リングパルスが発生してから一致パルス出力が発
生するまでの時間間幅、換言すればサンプリング
パルスにより得られたデジタル信号の内容である
アナログ信号入力の強度（振幅値）を表わすパル
ス幅を有する。このパルス出力は例えばシフトレ
ジスタよりなる直並列変換回路１５に導かれ、こ
こで別途導入される直並列変換用クロツク（第２
図ａ参照）により例えばｎビツトの並列ビツトデ
ータに変換される。この並列ビツトデータはビツ
ト“１”を続く期間がパルス幅変換出力のパルス
幅に対応している。この場合の変換ビツト数ｎ
は、前記Ａ／Ｄ変換器１１の最大入力振幅Aimと
この入力信号の量子化値（分解能）Ｂによつて決
まり次式で示される。

変換ビツト数ｎ＝最大入力振幅Ａｉｍ／量子化値Ｂ 即ち例えばAimが100dB、Ｂが0.5dBとすれ
ば、変換ビツト数ｎは200となる。

上記のように並列変換された並列ビツトデータ
は、次のサンプリング前にクロツク切換回路１６
から与えられるメモリ書込み信号（第２図ａ参
照）によつて開くゲート回路１７_１〜１７_oを通
り、メモリ１８_１〜１８_oのそれぞれ定められた
番地（例えば１番地）に書込まれる。この書込み
終了後、メモリ１８_１〜１８_oの番地指定はメモ
リ書込みクロツクに続いて与えられるメモリクロ
ツク（第２図ａ参照）により１番地進められ、次
の書込みを待機するようになる。

上記のようなＡ／Ｄ変換、直並列変換、書込み
の一連の動作は所定の測定時間内におけるサンプ
リングパルス数ｍと同じ回数だけ繰り返される。

ここで各サンプリング時点S₁〜Ｓ_n毎に得られ
る並列ビツトデータがすべてメモリ１８_１〜１８
_oに書込まれた状態の一例を第３図に示す。この
場合、各サンプリング時点における並列ビツトデ
ータの第１ビツト乃至第ｎビツトがメモリ１８_１
〜１８_oに記憶されるように対応づけられてい
る。したがつて各サンプリング時点においてメモ
リ１８_１〜１８_oの間でメモリ１８_１を始点とし
てビツト“１”の続くメモリ数が多いほど入力信
号強度が大きいことを表わしている。換言すれば
メモリ１８_１〜１８_oに番号１〜ｎを割当てれ
ば、各サンプリング時点においてメモリ１８_１〜
１８_oのうち連続するビツト“１”の終点のビツ
ト“１”を記憶しているメモリ番号が入力信号強
度に対応している。

次にクロツク切換回路１６は上記メモリクロツ
クに代えて例えば第２図ｂに示すような高速の読
出し用メモリクロツクを導出するように切換える
と共に例えば第２図ｂに示すようなｎ個の読出し
信号を順次導出する。最初の読出し信号によりゲ
ート回路１９_１が開き、メモリ１８_１のデータが
直列に、つまり番地１〜ｎの各ビツトが高速で順
次読出される。この読出された信号はカウンタ回
路２０に導かれてビツト“１”の数が計数され
る。このカウンタ回路２０は予めカウンタリセツ
ト信号（第２図ｂ参照）によつてリセツトされて
いる。そしてカウント出力は第２図ｂに示すよう
なタイミングで与えられるレジスタセツト信号に
よりレジスタ回路２１_１へストアされる。上記の
ような読出し、計数、ストアの一連の動作はメモ
リ数ｎだけ繰り返され、レジスタ回路２１_１〜２
１_oにカウント出力がストアされる。したがつて
レジスタ回路２１_１〜２１_oの内容は、サンプリ
ングS₁〜Ｓ_nの間において各メモリ番地に対応す
る入力信号強度毎の当該強度以上の発生回数を表
わしている。

この後、例えば第２図ｂに示すようなタイミン
グで与えられるゲート信号により、レジスタ回路
２１_１〜２１_oにストアされているカウント出力
をゲート回路２２_１〜２２_oを通して読出して判
定回路２３に導く。ここでレジスタ回路２１_１〜
２１_oから読出されたカウント出力のうち時間率
（全サンプリング回数ｍに対するカウント値の比
率。）が例えば５％、50％のものが有るか否かを
検出する。そして５％、50％のカウント出力をス
トアしていたレジスタ回路に対応するメモリ番号
を判定し、当該番号に対応する入力信号のＤ／Ａ
変換値が求められ、その５％値、50％値を判定す
る。そしてこの判定出力は表示器（図示せず）等
に送られて測定結果が表示、記録される。

なお制御回路２４は、前記したサンプリングパ
ルス直並列変換用クロツク、カウンタリセツト信
号、レジスタセツト信号、ゲート信号およびクロ
ツク切換回路１６へ送るクロツクをそれぞれ所定
のタイミング関係で発生する。

上述したような信号強度測定装置によれば、ア
ナログ信号入力を一定時間内にわたつて複数回サ
ンプリングしてデジタル信号に変換換し各変換デ
ータをそれぞれ記憶し、記憶データを時間率法に
よつて処理し信号強度を測定している。したがつ
て従来のようなスライスレベル設定操作が不要で
あるから測定が簡単になり、また各サンプリング
毎のデータを記憶したのち時間率法によつて処理
しており、従来のような測定中にスライスレベル
設定操作を行うことに伴う不安定要素がないか
ら、正確な測定が可能である。

なお上述したような信号強度測定装置において
は、一定の測定時間内におけるサンプリング数に
対応するビツト数を有するシフトレジスタをメモ
リ１８_１〜１８_oのそれぞれに使用することによ
り、全体の回路の統一化が可能である。また判定
回路２３にマイクロコンピユータを使用すること
により、回路の簡素化、高速化が可能である。

また本考案は上記実施例に限らず第４図に示す
ように変換実施し得る。第４図において第１図と
異なるのは、カウンタ回路２０のカウント出力を
一致回路３０，３１に導き、ここで５％、50％値
設定入力と比較し一致時点で一致出力を発生させ
る。一方、カウンタ回路２０のカウント動作がど
のメモリの記憶データについて行なわれているか
を検出するために、カウンタ回路３２を別途設
け、これで例えば前記読出し信号（第２図ｂ参
照）を計数する。このカウンタ回路３２のカウン
ト出力は、前記一致回路３０，３１の一致出力に
より各対応してレジスタ回路３３，３４にストア
される。このストアされた各カウント出力は、５
％設定値と同じ記憶データを有するメモリおよび
50％設定値と同じ記憶データを有するメモリの各
番号を表わしている。このレジスタ回路３３，３
４のストア内容はデコーダ３５に導かれて解読さ
れる。ここでは５％設定値と同じ記憶データを有
するメモリの番号に対応する信号強度を５％値判
定出力として導出し、50％設定値と同じ記憶デー
タを有するメモリの番号に対応する信号強度を50
％値判定出力として導出する。

〔考案の効果〕

本考案は上述したように、アナログ信号入力を
デジタル信号に変換して記憶し、記憶データを時
間率法によつて処理し信号強度を測定することに
よつて、正確な測定が可能な信号強度測定装置を
提供できる。

【図面の簡単な説明】

第１図は本考案に係る信号強度測定装置の一実
施例を示す構成説明図、第２図ａ，ｂは第１図の
書込み動作および読出し動作を説明するために示
す図、第３図は第１図の各メモリの記憶内容の一
例を示す図、第４図は本考案の他の実施例を示す
構成説明図である。 １１……Ａ／Ｄ変換器、１２……一致回路、１
３，２０……カウンタ回路、１４……パルス幅変
換回路、１５……直並列変換回路、１６……クロ
ツク切換回路、１７_１〜１７_o，１９_１〜１９_o，
２２_１〜２２_o……ゲート回路、１８_１〜１８_o…
…メモリ、２１_１〜２１_o……レジスタ回路、２
３……判定回路、２４……制御回路。

Claims (1)

【実用新案登録請求の範囲】
1. アナログ信号入力を一定時間内で複数回サンプ
   リングしてデジタル信号に変換する回路と、この
   回路のデジタル信号出力を各ビツト順位別に記憶
   する回路と、この回路の記憶データを読出し各ビ
   ツト順位毎に同一データが全サンプリング回数の
   うち何回発生しているかを検出する回路と、この
   回路の所定の時間率を有する前記ビツトの記憶回
   路の順位を検出し、その順位に応じて検出出力か
   らアナログ信号入力の強度を判定する回路とを具
   備することを特徴とする信号強度測定装置。