SU1251184A1 - Аналоговое запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности к технике запоминающих устройств, и может быть использовано в качестве устройства хранени  аналоговой информации в устройствах автоматики и измерительной техники. Цель изобретени  - повьшение- тoчнocт c устройства , котора  достигаетс  новыми св з ми цифроаналогового преобразовател  с блоком записи-, ключа и компаратора с блоком аналоговой пам ти, блока управлени  с компаратором. Устройство содержит блок управлени , последовательно соединенные блок записи, блок буферной пам ти, блок считывани , компаратор, блок резисторов , цифроаналоговый преобразователь , ключ и блок аналоговой пам ти. Выходы блока управлени  соединены с одними из входов блока записи, блока считьгеани , компаратора, блока регистров, ключа и блока аналоговой пам ти. Другой вход ключа  вл етс  информационным входом устройства, выходы блока считывани  и блока регистров  вл ютс  выходами устройства. Выход цифроаналогового преобразовател  соединен с другим входом блока записи, выход блока аналоговой пам ти соединен с другим входом компаратора . 3 ил. о (Л

Description

1

Изобретение относитс  к вычислительной технике, в частности к технике запоминающих устройств, и может быть использовано в качестве устройства хранени  аналоговой информации в устройствах автоматики и измерительной техники.

Цель изббретени  - повышение точности устройства.

На фиг. 1 изображена функциональ- на  схема предлагаемого устройства; на фиг. 2 - характеристика записи и считьгаани ; на фиг. 3 - временные диаграммы, по сн ющие работу устройства .

Аналоговое запоминающее устройство содержит блок 1 управлени , блок 2 записи, блок 3 аналоговой пам ти, блок 4 считывани , компаратор 5, блок 6 регистров, цифроаналоговый преоб- разоватеЛь 7, ключ 8 и блок 9 буферной пам ти.

Блок 1 управлени  выполнен на базе микросхем 155 серии и состоит из задающего кварцевого генератора, делител  частоты, дешифратора управл ющих импульсов и схемы программного управлени , с помощью которой задаютс  режимы работ устройства. Блок 2 записи, формирующий информационный ток записи, амплитуда которого пропорциональна входному напр жению, реализован на микросхеме 169 ААЗ. Блок 4 считывани  состоит из формировате- лей адресных токов считывани  и запи си, реализованньтх на микросхемах 169 ААЗ, стробируемого интегратора со сбросом, который преобразует сигнал с блока 3 в выходное напр жение, пропорциональное записанному входному сигналу, и выполнен на микросхеме 544УД2 с интегрирующим конденсатором Блок 9 представл ет собой электростатический элемент пам ти на линей- ных конденсаторах. Блок 3 содержит Магнитные элементы пам ти с разрушающим считыванием информации, соединенные между собой по матричной структуре с диодной дешифрацией. Ключ 8 реализован на микросхеме КР590КН2. Блок 6 подбора разр дов преобразовател  содержит дес тиразр дный регистр результата преобразовани , сдвигающий регистр выполнен на элементах 155-й серии. Преобразователь 7 реализован на микросхеме 572ПА1А с выходом на операционном усилителе 544УД2, ком8Д2

паратор 5 - на микросхемах КР597СА2 и К 155ЛР1,

Устройство работает в трех режимах записи, считывани  и регенерации

При переключении устройства в режим записи по соответствующему сигналу Uypp g блок 1 управлени  включает ключ 8 и подсоедин ет вход устройства к входу блока 9, а по сигналу Uynp 5 компаратор 5 переключаетс  в режим анализа знака разности его входных напр жений U.,., и U

- .,,, COOTветствующий режиму записи предлагаемого устройства (фиг. З).

Весь интервал времени записи информации в блок 3 состоит из нескольких временных интервалов (циклов ) , каждый из которых состоит из двух тактов - разрушающего считывани  и записи. При этом сначала производитс  разрушающее считывание информации с блока 3 и одновременно с помощью блока 9 производитс  запоминание аналоговой дискреты входного сигнала х на весь интервал времени записи информации в блок 3, т.е. с помощью блока 9 осуществл етс  кбантование входного сигнала Xgjj(t) по времени, что уменьшает динамическую погрещность устройства , возникающую при изменении входного сигнала „„(t) в интервале вреоХ

мени записи.

Затем, использу  однозначность характеристики записи-считьгаани  блока 3 помощью пре- обрзовател  7 за несколько циклов, число которых равно числу разр дов преобразовател  7, по определенному алгоритму осуществл етс  подбор такого х.„(п), что в процессе его записи и считывани  в последующем цикле на выходе блока 4 считывани  устанавливаетс  выходной сигнал .

) равный х,, с точностью, определ емой суммой погрешностей , участвующих в работе блоков устройства. Суммарна  погрещность предлагаемого устройства

9

4 21 U J г Де i номер блока уст- -- Ui

ройства. Отсюда максимальное число разр дов преобразовател  7 Иг.

АЧГ

м.

Рассмотрим работу устройства по отдельным циклам и тактам на приме- 1

ре 3-разр дного цифроаналогового преобразовател  7.

При поступлении управл ющего синхроимпульса СИ на вход блок I управлени  начинает вырабатывать соответ- ствующие управл ющие импульсы, которые по шинам управлени  управл ют работой всех блоков устройства, при этом в нулевом цикле в такте считывани  производитс  разрушающее счи- тывание ранее хранимой информации с блока 3, на выходе которого по вл етс  ЭДС. Блок 4 считывани  формирует сигнал UBC вых который поступает на один из входов компара.- тора 5 (фиг. 3), а рабоча  точка блока 3 перемещаетс  из положени  О в положении О (фиг. 2). Одновременно по сигналу управлени  блок 9 отслеживает входной сигнал Xg(t) и по моменту окончани  импульса U(inp9 запоминает аналоговую дискрету X ., т.е. переходит в режим хранени , а на второй вход компаратора 5 поступает сигнал U ,- (фиг.З) Компаратор 5 определ ет разность ux(0)(о) , котора  в дальнейшем не используетс  (фиг. 2).

В нулевом цикле в такте записи, который начинаетс  с приходом им- пульса U;jnp , по переднему фронту

импульса Uijnps- осуществл ютс  анализ знака лх(о) и включение старшего разр да преобразовател  7 с помощью блока 6 подбора разр дов преобразова- тел , в результате на входе блока 2 записи через некоторое врем  устанавТ

ливаетс  напр жение (О) -- (фиг

2) и 3). По окончании импульса Uunng длительность которого несколько боль ше переходных процессов преобразовател  7 и блока 2 записи, производитс  запись в блок 3 под действием сигнала X (о), рабоча  точка которого перемешаетс  в положение I, одновременно блок 4 считывани  сбрасываетс  в нуль.

В первом цикле в такте считывани  аналогично нулевому циклу блок 4 считывани  формирует сигнал х.. (1) и рабоча  точка перемещаетoOl  

с  В положение 0. По окончании переходных процессов такта считывани  компаратор 5 при 4х( 1 )Ue -11 (1 ) вьодает на блок 6 сигнал сброса , а при 4х( 1 )-0 - сигнал логического нул  а,0, т.е. в этом случае сброса

844

разр да преобразовател , включенного в предыдущем нулевом цикле, не происходит .

В первом цикле в такте записи аналогично нулевому циклу осуществл етс  анализ знака дх(I) по наличию логической информации с компаратора 5 н при производитс  сброс старшего разр да преобразовател  7 и одновременно независимо от результата анализа знака дх(1) происходит подключение следующего разр да преобразовател  7, т.е. преобразователь 7 формирует сигнал:

и 9

0,2 х

ff -Зо()ос.

Ill - 22 зпЛ1 )

По окончании импульса Uunpe аналогично нулевому циклу производитс  запись под действием сигнала х-„(1) в блок 3, рабоча  точка перемещаетс  в положение 2, одновременно блок 4 считывани  сбрасываетс  в нуль.

Во втором и всех последующих циклах блоки устройства работают аналогично первому циклу, т.е. в i-м цикле в такте записи на вход блока 2 записи поступает с цифроаналогового преобразовател  сигнал:

Уцаг, ( i) х ,, (i ) .Z. а; и, . 2 +иэ

- резуль2 (1).

где Z- a,-Ug

тат подбора разр дов преобразовател 

7 в предыдущих циклах;

а, 1 при ix(i) 0 и а, при ix(i)iO;

- величина разр да преобразовател  7, подключаемого в i-м цикле.

Таким образом, в режиме записи в устройстве одновременно осуществл етс  квантование входного сигнала х,,

J по уровню, т.е. значению х. в

п-м цикле соответствует несколько меньша  эталонна  величина х. (п) (п-1.) , причем дх(п) 9/2п , что соответствует требуемой TO JHOC- ти. Кроме того, в последнем п-м цикле в такте записи осуществл етс  прив зка записьгоаемой аналоговой величины к эталонному уровню ,(п) путем добавлени  к сигналу х (п)осг половины шага квантовани  Ug-2 что следует из формулы (1), в результате этого при последующем счи тьшании выходной сигнал Xp,j(n+l) будет, как и Хц, , находитьс  между эталонными уровн ми х.у,(п)и Хв,,(п.) +

Чмх

+ -„- , т.е. при этом не происходит

накоплени  ошибки.

При переключении устройства в ре- жим считывани  по соответствующему сигналу Uijnp 8 ключ 8 подключает на вход блока 9 выход преобразовател  7, по сигналу UL,;,p5- компаратор 5 переключаетс  в режим анализа знака разности его входных напр жений и и Ug, соответствующий режиму считывани , при этом а--1 , если л х ввх БС и , если , а по сигналу -Чпр 9 йлок 9 переключаетс  в режим слежени  (фиг. З).

Режим считывани  состоит из тактов (дл  3-разр дного преобразовател  - из А-х тактов)

В нулевом такте с блока 3 произ- водитс  разрушающее считывание, блок 4 считывани  формирует и хранит в течение четырех тактов, т.е. в течение всего времени считывани , вы- ходно;. сигнал g,, (4 )f х , (З) который поступает на один из входов компаратора 5. По сигналу 6 с помощью блока 6 в преобразователе 7

Из включаетс  старший разр д , котора 5, т.е. и,дп

(0)-и,, (0):

Рый поступает через блок 9 выборки и хранени  на второй вход компаратоиэ Т

(фиг. 2 и 3).

В первом такте по началу импульса Uypp производитс  анализ знака разности fix(l); если а,1, происходит сброс старшего разр да преобразовател  7. Одновременно включаетс  следующий более младший разр д, равный

иэ

половине предьщутдего

2.

, на вход

компаратора 5

хода блока 9 U, (1 )U,,„„()

поступает сигнал с вы- бвх 1

Mi 4. УЭ.

Во втором и всех последующих тактах блоки устройства работают аналогично первому циклу, т.е. в i-м такте на вход компаратора 5 постуцае сигнал, ILg (l)-U,c,n (i),, a;-Ug- + +U 2 , a в последнем (3-м) такте осуществл етс  прив зка подобранного значени  напр жени  с преобра- зовател  7 к напр жению сигнала - с ,,() и запоминание его в

ОС РЫ л

блоке 9 к концу 3-го такта, т.е.

БВХ) 5-2

1 -4 +Ug 2 . При этом

5

0 5

5

5

0

-

Начина  с первого такта считывани  и конча  последним тактом считывани  режима считывани  выход блока 4 считывани   вл етс  аналоговым выходом устройства, а в течение третьего (последнего ) такта считывани  с входа преобразовател  7 поступает на выход устройства цифровой код. Работа устройства в режиме регенерации начин а- етс  автоматически по окончании режима с 1итывани . При этом компаратор 5 по сигналу U(jr,p 5 переключаетс  в режим анализа знака разности его входных напр жений b g,., и , соответствующий режиму записи (фиг. З). Режим регенерации полностью соответствует режиму записи, только запись сигнала

URDv(3) в блок 3 начинаетс  с такта

/

записи нулевого цикла (фиг. 3).

Благодар  описанным режимам считывани  и регенерации в устройстве мож- fro проводить многократное считывание (практически неограниченное) без накоплени  ошибок с требуемой точностью. В прототипе при первом считывании возможно накопление ощибки, равной величине младшего разр да преобразовател  7, т.е., если в прототипе сигнал х,. находитс  между х; и х;+, эталонными уровн ми, то при первом считывании выходной сигнал х.,.,; (О)

оЫ К J

может оказатьс  на соседних уровн х, например, между х их;, а это также повышает точность предлагаемого устройства.

Предлагаема  схема-остаетс  неизменной и дл  аналогового запоминающего устройства, содержащего множест- во запоминающих элементов,При этом добавл етс  требуемое 1голичество запоминающихс  элементов с формировател ми адресных токов в блок 3.

Кроме того, точность предлагаемого устройства повыщаетс  за счет упрощени , которое достигаетс  путем исключени  из его схемы сумматора, вычитающего блока и второго блока аналоговой пам ти, а также за счет уменьшени  динамической ошибки квантовани  по времени и за счет прив зки к эталонному уровню записываемой аналоговой дискреты в режиме записи.

712

Claims (1)

1. Формула изобрете Н И  

   Аналоговое запоминающее устройство , содержащее последовательно соединенные блок записи, блок аналоговой пам ти, блок считывани , компаратор , блок регистров, цифроаналоговый преобразователь и ключ, второй вход которого  вл етс  информационным входом устройства, блок управлени , первый, второй, третий, четвертый выходы которого подключены соответственно к первому входу блока записи, к вторым входам блока считывани , блока регистров и к третьему входу

   848

   ключа, блок буферной пам ти, первый вход которого соединен с п тым выходом блока управлени , вход блока управлени   вл етс  управл ющим входом устройства, отличающеес  тем, что, с целью повьшени  точности устройства, в нем выход цифроана- логового преобразовател  соединен с вторым входом блока записи, выход ключа соединен с вторым входом блока буферной пам ти, выход которого соединен с вторым входом компаратора, третий вход компаратора соединен с шестым выходом блока управлени .

   ЛЬ