SU1196882A1 - Многоканальное устройство ввода информации - Google Patents

Многоканальное устройство ввода информации Download PDF

Info

Publication number
SU1196882A1
SU1196882A1 SU843775459A SU3775459A SU1196882A1 SU 1196882 A1 SU1196882 A1 SU 1196882A1 SU 843775459 A SU843775459 A SU 843775459A SU 3775459 A SU3775459 A SU 3775459A SU 1196882 A1 SU1196882 A1 SU 1196882A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
register
information
block
Prior art date
Application number
SU843775459A
Other languages
English (en)
Inventor
Виктор Семенович Лупиков
Сергей Степанович Спиваков
Олег Владимирович Белоус
Борис Сергеевич Маслеников
Original Assignee
Предприятие П/Я А-3756
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3756 filed Critical Предприятие П/Я А-3756
Priority to SU843775459A priority Critical patent/SU1196882A1/ru
Application granted granted Critical
Publication of SU1196882A1 publication Critical patent/SU1196882A1/ru

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

МНОГОКАНАЛЬНОЕ.УСТРОЙСТВО ВВОДА ИНФОРМАЦИИ, содержащее входной регистр, выходной регистр, блок запоминани , блок синхронизации, элемент ИЛИ и элемент И, причем информационный вход устройства подключен к информационному входу входного .регистра, выход младших разр дов которого подключен к входу адреса считывани  блока запоминани , инфррт мационный вход которого подключен к входу признаков выборки канала устройства, вход тактовых импульсов блока запоминани  подключен к первому входу тактовых импульсов устройства , выход элемента И подключен к синхровходу выходного регистра, выход которого подключен к информационному выходу устройства, второй вход тактовых импульсов устройства подключен к входу запуска сигнала стробировани  признаков блока синхронизации , отличающеес  тем, что,, с целью повышени  достоверности функционировани , в него введены регистр сос го ни , регистр условий и две группы элементов И, причем второй вход тактовых импульсов устройства подключен к синхровходу входного регистра, выход которого подключен к информационному входу выходного регистра, вход начальной устаноткй устройства подключен к установ.очнрму входу регистра состо ни  и к входу признака адреса данных блока запоминани , информационный вход которого подключен к входу условий выборки канала устройства ,, выход Кто разр да информационного выхода блока запоминани  подключен к первому входу К-го элемента И первой группы (, К, где М - количество признаков выборки I канала), выход М+К-го разр да информационного вькода блэка запоминани  (Л подключен к первому входу М+К-го элемента И первой группы, вторые входы элементов И первой группы подключены к выходу стробировани  признаков блока синхронизации и соединены с синхровходом регистра условий,., выходы К-го и М+К-го элементов И со первой группы подключены соответст.О5 венно к входам разрешени  установки оо: в единицу и разрешени  установки оо в ноль К-го разр да регистра состо tsD ни , выход К-го разр да регистра сое-, то ни  подключен к первому входу К-го элемента И второй группы, выход и второй вход которого подключены соответственно к К-му входу элемента ШШ и к К-му выходу регис.тра условий , выход

Description

ственно к выходу стробировани  записи данных и к входу запуска сигнала готовности данных блока синхронизации , выход стробировани  данных которого подключен к выходу признака готовности информации устройства, причем блок запоминани  содержит блок.пам ти, коммутатор, регистр .адреса, два элемента И и триггер, причем выход блока пам ти подключен к информационному выходу блока, информационный вход блока пам ти подключен к информационному входу регистра адреса и соединен с информационным входом блока, адресный вход блока пам ти подключен к выходу коммутатора , первьй и второй информационные входы которого подключены соответственно к входу адреса считьшани  блока и к выходу регистра адреса, синхровход которого подключен к выходу первого элемента И блока, вход, записи/считывани  блока пам ти подключен к выходу второго элемента И блока, вход тактовых импулвсов блока подключен к счетному входу триггера блока, к первым входам элементов И блока, вход признака адреса данных блока подключен к входу установки
в ноль триггера блока, инверсный и пр мой выходы которого подключены к вторым входам соответственно первого и второго элементов И блока и соединены соответственно с первым и вторым управл ющими входами коммутатора .
Изобретение относитс  к вьиислительной технике и может быть использовано в качестве устройства дл  селекции информационньпс каналов в многоканальных системах сбора, регистра ции и обработки измерительной информации . Целью изобретени   вл етс  повыше ние достоверности функционировани  з счет анализа логических условий ввод На фиг. 1 изображена функциональна  схема устройства; на фиг.2 функциональна  схема блока запоминани  . Устройство содержит входной регистр 1, информационный вход 2 устройства , вход 3 тактовых импульсов устройства, выходной регистр 4, информационный выход 5 устройства, блок 6 запоминани , вход 7 признаков выборки канала, вход 8 тактовых импульсов устройства, группы элементов И 9 и 10, регистр 11 состо ни , регистр 12 условий, блок 13 синхрони зации, элемент ИЛИ 14, элемент И 15, выход 16 признака готовности информации устройства, входы начальной установки 17 и условий выборки канала 18 устройства, элементы 19 - 21 задержки. Блок запоминани  содержит элемент И 22, триггер 23, блок 24 пам ти , коммутатор 25, регистр 26 адреса, элемент И 2 7. . . В блоке 6 по адресам, однозначно соответствующим адресным признакам измерительных каналов, хран тс  управл ющие слова, которые имеют три пол , а именно: поле дл  задани  разрешени  на установку условий, поле дл  задани  разрешени  на сброс условий и поле дл  задани  признаков выборки данных измерительных каналов на обработку при выполнении соответствующих условий. Регистр состо ни  характеризует текущее состо ние процесса выборки, его разр дность, как и разр дность регистра условий, равна количеству условий выборки, а значение каждого разр да регистра состо ни  определ ет факт выполнени  условий в текущий момент времени. Устройство работает следующим образом. Перед началом работы регистр 11 состо ни  и счетный триггер 23 блока 6 сигналом по входу 17 начальной установки устанавливаютс  в нулевые состо ни .
Устройство имеет два режима работы: режим начальной загрузки блока пам ти и режим выборки данных измерительных каналов на обработку.
В ре даме начальной загрузки блока 6 по всем адресам блока 24 пам ти производитс  запись управл ющих слов
Управл ющее слово, записьшаемое по К-му адресу блока 24, содержит единицы в разр дах пол  разрешени  на установку, соответствующих разр дам регистра 11, которые необходимо установить при поступлении данных К-го измерительного канала. Аналогично , управл ющее слово, записываемое
по К-му адресу, содержит единицы в разр дах пол  разрешени  на. сброс, соответствующих разр дам регистра 11, которые необходимо сбросить .при поступлении данных К-го измерительного канала. Это управл ющее слово содержит единицы в тех разр дах пол  признаков выборки, которые определ ют услови , при выполнении которых и при приеме данных К-го измерительного канала последние выдаютс  на обработку.
Начальна  загрузка блока 6 вьшолн етс  следующим образом.
На вход 7 в сопровождении сигнала на входе 8 поступают коды адресов блока 24 и коды управл ющих слов, записываемых по этим адресам. Коды адресов и управл ющих слов чередуютс  между собой таким образом, что первый и все последующие нечетные посылки на входе 7  вл ютс  кодами адресов, а второй и все последующие четные посылки  вл ютс  кодами управл юпщх слов. Перв.ьй и все последующие нечетные импульсы, поступающие по входу 8, проход  через о ткрытьй элемент И 27, осуществл ют запись адреса управл ющего слова с входа 7 в регистр 26 адреса и задним фронтом модифицируют (измен ют на противоположное ) состо ние счетного триггера 23. Второй и все последующие четные импульсы сопровождени  по входу 8, проход  через открытый элемент И 22, осуществл ют запись кода управл ющего слова с входа 7 в блок 24 по адресу, хран щемус  на регистре 26 адреса, и задним фронтом модифицируют состо ние счетного триггера 23. Выходные сигналы регистра 26 адреса подключаютс  к адресным входам блока 24 через коммутатор 25 при
единичном состо нии счетного триггера 23. По окончании загрузки блока 6 устройство готово к работе в режиме выборки данных измерительных каналов на обработку.
В режиме выборки данных измерительных каналов на обработку устройство работает следующим образом.
С приходом информационной посьшки на вход 2 в сопровождении импульса по входу 3 по переднему фронту импульса сопровождени  данные с входа 2 переписываютс  во входной регистр 1. По окончании записи адресна  часть сообщени  поступает на первые входы блока 6 запоминани  и через коммутатор 25 на адресные входы блока 24. Низкий уровень сигнала на входе 8 задает дл  блока 24 режим чтени . Производитс  чтение данных из блока 24 по адресу, однозначно соответствующему адресной части сообщени . Стробирующим сигналом на выходе элемента 20 задержки содержимое  чейки блока 24 черезэлементы К 9 первой группы непосредственно модифицирует содержимое соответственно регистра 11 состо ни  и регистра 12 условий. Величина задержки сигнала на элементе 20 задержки должна быть больше суммы времен,, необходимых дл  записи данных во входной регистр 1 и чтени  данных из блока 24. Вьосоды одноименных разр дов регистра 11 состо ни  и регистра 12 условий подключены к входам одноименных элементов И 10 второй группы. При наличии совпадени  на одном из элементов И 10 на выходе элемента ИЛИ 14, а следовательно , -и на первом входе элемента И 15 по вл етс  высокий уровень сигнала. Стробирующий сигнал на выходе элемента 21 через элемент И 15 обеспечивает перепись информации из входного регистра 1 в выходной регистр 4. По окончании переписи на выходе элемента 19 задержки по вл етс  сигнал, свидетельствукиций о необ-ходимости ввода данных в систему обработки . При отсутствии совпадений на элементах И 10 второй группы данные измерительного канала на обработку не выдаютс .
Величина задержки сигнала на элементе 21 задержки должна быть больше суммы времей задержки сигнала на элементе ИЛИ 14, элементах И 10 второй
группы и времени записи информации . в регистр 11 состо ни  (регистр 12 условий). Величина задержки сигнала на элементе 19 задержки должна быть
больше времени .записи данных в регистр 4. Сигнал -на выходе 16  вл етс  импульсом готовности данных на 5 выходе 5 устройства.
«
v .Tf./
Г4
ж
/
27
2
/л /1

Claims (1)

  1. МНОГОКАНАЛЬНОЕ.УСТРОЙСТВО ВВОДА ИНФОРМАЦИИ, содержащее входной регистр, выходной регистр, блок запоминания, блок синхронизации, элемент ИЛИ и элемент И, причем информационный вход устройства подключен к информационному входу входного регистра, выход младших разрядов которого подключен к входу адреса' считывания блока запоминания, информационный вход которого подключен к входу признаков выборки канала устройства, вход тактовых импульсов блока запоминания подключен к первому входу тактовых импульсов устройства, выход элемента И подключен к синхровходу выходного регистра, выход которого подключен к информационному выходу устройства, второй вход тактовых импульсов устройства подключен к входу запуска сигнала стробирования признаков блока синхронизации, отличающееся тем, что,, с целью повышения достоверности функционирования, в него введены регистр состояния, регистр условий и две группы элементов И, причем второй вход тактовых импульсов устройства подключен к синхровходу входного регистра, выход которого подключен к информационному входу выходного регистра, вход начальной установки устройства подключен к установочному входу регистра состояния и к входу признака адреса данных блока запоминания, информационный вход которого подключен к входу условий выборки канала устройства,. выход К-го разряда информационного выхода блока запоминания подключен к первому входу К-го элемента И первой группы (К=1, М, где М - количество признаков выборки канала), выход М+К-го разряда информационного вьгхода блока запоминания подключен к первому входу М+К-го ‘ элемента И первой группы, вторые входы элементов И первой группы подключены к выходу стробирования признаков’ блока синхронизации и соединены с синхровходом регистра условий,., выходы К-го и М+К-го элементов И первой группы подключены соответственно к входам разрешения установки в единицу и разрешения установки в ноль К-го разряда регистра состояния, выход К-го разряда регистра сос-. тояния подключен к первому входу К-го элемента И второй группы, выход и второй вход которого подключены соответственно к К-му входу элемента ИЛИ и к К-му выходу регистра условий, выход (2М+К)-го разряда информационного выхода блока запоминания подключен к входу Ктго разряда информационного входа регистра условий, выход элемента ИЛИ подключен к первому входу элемента И, второй вход и выход которого подключены соответSU л,Л196882 > 1 1968'82 ственно к выходу стробирования записи данных и к входу запуска сигнала готовности данных блока синхронизации, выход стробирования данных которого подключен к выходу признака готовности информации устройства, причем блок запоминания содержит блок памяти, коммутатор, регистр .адреса, два элемента И и триггер, причем выход блока памяти подключен к информационному выходу блока, информационный вход блока памяти подключен к информационному входу регистра адреса и соединен с информационным входом блока, адресный вход блока памяти подключен к выходу коммутатора, первый и второй информаци-. · онные входы которого подключены соот ветственно к входу адреса считывания блока и к выходу регистра адреса, синхровход которого подключен к выходу первого элемента И блока, вход.
    записи/считывания блока памяти подключен к выходу второго элемента И блока, вход тактовых импулвсов блока подключен к счетному входу триггера блока, к первым входам элементов И блока, вход признака адреса данных блока подключен к входу установки в ноль триггера блока, инверсный и прямой выходы которого подключены к вторым входам соответственно первого и второго элементов И блока и соединены соответственно с первым и вторым управляющими входами коммутатора.
SU843775459A 1984-07-25 1984-07-25 Многоканальное устройство ввода информации SU1196882A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843775459A SU1196882A1 (ru) 1984-07-25 1984-07-25 Многоканальное устройство ввода информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843775459A SU1196882A1 (ru) 1984-07-25 1984-07-25 Многоканальное устройство ввода информации

Publications (1)

Publication Number Publication Date
SU1196882A1 true SU1196882A1 (ru) 1985-12-07

Family

ID=21132613

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843775459A SU1196882A1 (ru) 1984-07-25 1984-07-25 Многоканальное устройство ввода информации

Country Status (1)

Country Link
SU (1) SU1196882A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1070538, кл. G 06 F 3/04, 1984. Авторское свидетельство СССР № 860043, кл. G 06 F 3/00, 1979. *

Similar Documents

Publication Publication Date Title
SU1196882A1 (ru) Многоканальное устройство ввода информации
SU1305691A2 (ru) Многоканальное устройство ввода информации
SU1273936A2 (ru) Многоканальное устройство ввода информации
SU1238091A1 (ru) Устройство дл вывода информации
SU1322256A1 (ru) Устройство дл сортировки информации
SU1478210A1 (ru) Устройство дл сортировки информации
SU1605244A1 (ru) Устройство дл сопр жени источника и приемника информации
SU1171778A1 (ru) Устройство дл сравнени кодов
SU1622934A1 (ru) Селектор импульсных последовательностей
RU1789993C (ru) Устройство дл редактировани элементов таблиц
SU1278869A1 (ru) Устройство дл сопр жени ЭВМ с внешними устройствами
SU1305771A1 (ru) Устройство управлени буферной пам тью
SU1513440A1 (ru) Настраиваемое логическое устройство
SU1596390A1 (ru) Устройство буферной пам ти
SU1173446A1 (ru) Запоминающее устройство
SU1550561A1 (ru) Устройство дл сбора и регистрации данных
SU1117667A1 (ru) Устройство дл цифрового измерени ,запоминани и воспроизведени дискретных значений однократного сигнала
SU1163360A1 (ru) Буферное запоминающее устройство
SU1396158A1 (ru) Буферное запоминающее устройство
SU656107A2 (ru) Устройство сдвига цифровой информации
SU646373A1 (ru) Ассоциативное запоминающее устройство
SU943731A1 (ru) Устройство дл анализа последовательных кодов
SU1437920A1 (ru) Ассоциативное запоминающее устройство
SU881725A1 (ru) Устройство дл сопр жени вычислительной машины с внешними устройствами
SU1272357A1 (ru) Буферное запоминающее устройство