SU1501064A1 - Устройство дл контрол последовательностей импульсов - Google Patents

Abstract

Изобретение относитс  к автоматике и цифровой технике и предназначено дл  проверки сложных блоков синхронизации, контролеров, используемых в автоматизированных системах управлени , обработки информации, св зи. Целью изобретени   вл етс  повышение достоверности контрол . Отличительной особенностью устройства  вл етс  то, что оно позвол ет формировать сигнал ошибки в случае пропуска любого импульса в контролируемых последовательност х, а также при поступлении ложного импульса по любому из входов одновременно с импульсом, соответствующим контролируемой последовательности, что повышает достоверность контрол . Введение сумматора 2 и его св зей позвол ет формировать адрес очередного контрольного кода в блоке пам ти. При этом разр дность этого адреса будет равна минимально возможной. 2 ил.

Description

сд

а

4

3150

Изобретение относитс  к автоматике и цифровой технике и предназначено дл  проверки сложных блоков синхронизации, контроллеров, исполь- зуемых в автоматизированных системах управлени , обработки информации, св зи.

Цель изобретени  - повьшение достоверности контрол .

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - временна  диаграмма его работы.

Устройство содержит блок 1 пам ти (ПЗУ), сумматор 2, счетчик 3, ре- гистр 4, первый 5 и второй 6 коммутаторы , дешифратор 7, входы 8 контролируемых последовательностей, группу 9 входов номера контролируемой последовательности, вход 10 разреше- ни  записи и выход 11 ошибки.

Устройство работает следующим образом .

Перед началом функционировани  элементы пам ти устройства устанав- ливаютс  в О. В регистр 4 с группы 9 входов записываетс  адрес первой ( чейки, соответствующей контролируемой последовательности. Это осуществл етс  по входу 10 разрешени  записи

По адресу, поступившему с выхода регистра 4, сумматор 2 формирует адрес  чейки пам ти ПЗУ 1, из которой считываетс  код номера входа (например 8), который поступает на вход дешифратора 7. По этому коду дешифратор 7 формирует единичный сигнал на i-M выходе и нулевые сигналы - на остальных выходах. В результате i-й выходной сигнал дешифрато- ра 7 открьшает i-й информационный вход коммутатора 5 и закрывает i-й информационный вход коммутатора 6.

При поступлении импульса на вход 8; устройства (т,е, при правильной реализации контролируемой последовательности ) последний через коммута-i тор 5 поступает на вход счетчика 3 и переводит его в единичное состо ние, В результате этого на выходе сумма- тора 2 формируетс  адрес следующей  чейки пам ти ПЗУ 1, и на вход дешифратора 7 поступает номер входа, по которому должен поступить очередной импульс (фиг, 2а) контролируемой последовательности (например-, вход

Если контролируема  последовательность искажена и очередной импульс

поступил на другой вход (например, вход 8), то этот импульс не проходит на выход коммутатора 5, Однако он проходит через коммутатор 6 на выход 11 устройства и формирует сигнал ошибки (фиг, 26),

Аналогично, если одновременно с импульсом по входу- 8j (соответствующим входной последовательности) поступает импульс на любой другой вход (например, 8), то этот импульс все равно проходит на выход коммутатора 6 и формирует на выходе 11 сигнал ошибки.

По окончании контролируемых последовательностей из ПЗУ 1 считываетс   чейка, содержаща  нулевой код. В результате на всех задействованных выходах дешифратора 7 имеетс  нулевой код и к.оммутатор 6 открыт по всем входам. Поэтому любой импульс , поступивший на входы 8, - 8 устройства, формирует сигнал ошибки на выходе 11 устройства.

Claims (1)

1. Формула из.обретени 

   Устройство дл  контрол  последовательностей импульсов, содержащее регистр, счетчик, блок пам ти, дешифратор , первьй коммутатор, причем .информационные входы первого коммутатора  вл ютс  входами контролируемых последовательностей устройства, выходы дешифратора соединены соответственно с управл ющими входами первого коммутатора, выход которого соединен со счетным входом счетчика, вход разрешени  записи регистра  вл етс  входом устройства разрешени  записи устройства, группа информационных входов регистра  вл етс  группой входов номера контролируемой последовательности устройства, группа выходов блока пам ти соединена с группой информационных входов дешифратора , отличающеес  тем, что, с целью повьшгени  достоверности контрол , в него введен сумматор и второй коммутатор, причем вход контролируемых последовательностей устройства соединены с информационными входами второго коммутатора, инверсные управл ющие входы которого соединены с выходами дешифратора, выход первого коммутатора  вл етс  выходом ошибки устройства, группа выходов регистра соединена с первой груп51501064

   пой информационных входов сумматора. «ых вьпсодов счетчика, группа вьпсодов втора  группа информационных входов -которого соединена с группой разр дсумматора соединена с группой адресных входов блока пам ти,

   «ых вьпсодов счетчика, группа вьпсодов

   сумматора соединена с группой адресных входов блока пам ти,

   8L

   11C6J