SU1698899A1 - Многоканальное регистрирующее устройство - Google Patents

Abstract

Изобретение относитс  к автоматике и контрольно-измерительной техни ке и может быть использовано в системах управлени  технологическими процессами. Цель изобретени  - повышение надежности регистрации , управлени  и защиты технологического процесса. Устройство содержит датчики 1, основной и резервный блоки преобразовател  и обработки входных сигналов, включающие коммутатор 4, узел 5 нормализации , аналого-цифровой преобразователь 6, микропрограммный модуль 3 управлени , блоки отображени  15, регистрации 48, пам ти 16 уставок, параллельный программируемый интерфейс 20, регистры 22, 31, дешифраторы 29, 43, мультиплексоры 19, 24, модуль 25 выходных реле, элементы И 33. 39, счетчик 42, генератор 49 тактовых импульсов, схему 46 управлени  пол ризованным реле 47. Устройство обеспечивает хранение результатов сравнени  входных сигналов с уставками, тестирование, выдачу сигналов на выходные реле, сброс микропроцессора при сбо х, переключение питани  при отказах. 15 ил., 1 табл. сл с

Description

Фиг.1

Изобретение относитс  к автоматике и контрольно-измерительной.технике и может быть использовано в автоматизированных системах управлени  различными технологическими процессами как средство измерени , регистрации и позиционного регулировани  температуры, давлени  и других физических величин, преобразованных в электрические.

Цель изобретени  - повышение надежности устройства по регистрации, управлению и аварийной защите технологических процессов.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - схема тестировани ; на фиг. 3 - схема формировани  сигналов Рестарт и переключени  на резерв; на фиг. 4 - временные диаграммы работы устройства; на фиг. 5 - временные диаграммы выдачи результатов сравнени  с уставками и контрольных байтов; на фиг. 6 - функционэльна схема микропроцессорного модул  управлени ; на фиг. 7 - схема аналоговой части прибора; на фиг. 8 - схема аналого-цифрового преобразовател ; на фиг. 9 - структурна  схема блока регистрации; на фиг. 10 - функциональна  схема управлени  регистрацией; на фиг. 11 - схема управлени  узлом записи; на фиг. 12 и 13 - схемы управлени  шаговыми двигател ми; на фиг. 14 - функциональна  схема клавиатуры и индикации; на фиг. 15 - схема управлени  выходными реле.

Устройство содержит идентичные основной и резервный блоки преобразовани  и обработки входных аналоговых сигналов -от датчиков 1. Каждый из указанных блоков состоит из последовательно включенных аналогового модул  2 и микропроцессорного модул  3 управлени . Аналоговый модуль 2 содержит последовательно соединенные коммутатор 4 и узел 5 нормализации, а также аналого-цифровой преобразователь 6. Модуль 3 образуют микропроцессор 7, шинный формирователь 8, контроллер 9 прерываний , интерфейс 10, узлы оперативной 11 и посто нной 12 пам ти. Шины 13 адреса, данных исправлени  основного и резервного блоков соединены соответственно друг с другом и образуют общую магистраль 14, к которой подключены блок 15 отображени  и блок 16 пам ти уставок с входом 17.

На фиг. 1-15 обозначены: адресный вход 18 первого мультиплексора 19, параллельный программируемый интерфейс 20, управл ющий вход 21 первого регистра 22, адресный вход 23 второго мультиплексора 24, модуль 25 выходных реле, управл ющие входы 26 мультиплексоров, выходы 27 и 28 интерфейса 20, первый дешифратор 29 с

первым выходом 30, второй регистр 31 с выходом 32, первый элемент И 33, второй выход 34 первого дешифратора, управл ющие входы 35-38 регистра 31, второй элемент И 39, соединительные шины 40 с микропроцессорами, вход сброса 41 счетчика 42, второй дешифратор 43 с выходами 44, 45, схема 46 управлени  пол ризованным реле 47, блок 48 регистрации, генератор 49

тактовых импульсов, подвижный 50 и неподвижные 51 и 52 контакты пол ризованного реле, источник 53 питани , входы 54 питани  р да узлов, элементы ИЛИ-НЕ 55, И-НЕ 56 и ИЛИ-НЕ 57, триггер 58, элементы ИЛИНЕ 59 и И-НЕ 61.триггер 62, элементы И-НЕ 63 и 64, триггеры 65-68, выход 69 триггера 68, элементы И-НЕ 70, ИЛИ-НЕ 71 и 72 и И-НЕ 73, триггер 74, транзисторы 75-78, блок 79 запуска микропроцессора, системный контроллер 80 с выходами 81-83, шина 84 данных, выходы 85 дешифратора 86, формирователь 87, внутренний регистр 88, внутренн   шина 89 адреса, входы 90 и 91 интерфейса 10, внутренний дешифратор 92, выход 93 элемента И 94 и его вход 95, внутренний шинный формирователь 96, элемент И 97, преобразователь 98 уровн , внутренн   ши-. на 99 данных, выходы 100 запросов, выходы 101 и 102 интерфейса 10, контакты 103 реле

104, транзисторы 105, распределитель 106 входных сигналов 107 коммутатора, усилитель 108 с выходом 109, выходы 110 триггеров 111 и 112, оптрон 113, элемент И 114, ключ 115, выходы 116 триггера 111, оптрон

117, ключ 118, регистр 119, элемент И 120, ключ 121, резистор 122, ключ 123, резистор 124, ключ 125, эталонный источник 126, од- новибратор 127. элемент И 128, оптрон 129, элементы И 130, 131, оптрон 132, вход 133

элемента И 128Чтаймер 134. оптрон 135, триггеры 136,137, входы 138 и 139 таймера, ключ 140, интегратор 141, резистор 142, конденсатор 143,компаратор 144,опорный источник 145, элемент И 146, триггеры 147

и 148 с выходами 149 и 150, входы-выходы 151, контроллер 152 блока регистра с дополнительными входом 153 и выходом 154, коммутатор 155 шагового двигател  156 позиционировани , вход 157 схемы 158 управлени  блока регистрации, вход 159 и выход 160 коммутатора 161 шагового двигател  и датчика 162 положени , вход 163 узла 164 записи, второй датчик 165 положени , ось 166 узла записи, шаговый двигатель 167 лентопрот жного механизма, носитель 168, интерфейс 169 блока регистрации с шиной, 170, микроЭВМ 171 с выходом 172, регистр 173, оперативна  пам ть 174, расширитель 175, кварц 176, соединительные шины 177-179, выходы 180 расширигел , выходы 181 и 182 микроЭВМ, шины 183, выходы микроЭВМ 184 и расширител  185, выход 186 микроЭВМ, элементы И 187 и 188, выходы 189 расширител , посто нна  пам ть 190, входы 191 элементов И 192 узла записи, логические схемы 193, транзисторные усилители 194 напр жени , входы 195 элементов И логических схем, пьезоэлемен- ты 196, входы 197 элементов И, транзисторы 198-200, обмотки 201 шагового двигател , триггер Шмитта 202, элементы светодисда и транзистор 203-205, источник 206, ключи 207, входы 208 индикатора 209, источник 210 переменного напр жени , программируемый контроллер 211, дешиф- ратор212, вход 213 контроллера, дешифратор 214, входы 215 контроллера, клавиатура 216, выход 217 контроллера, клавиши 218, входы 219 контроллера, дешифратор 220, выходы 221 мультиплексора 19, транзисто- ры 222, выходы 223, реле 224 и св зи 225 модул  25, выходы 226 мультиплексора 24 и транзисторы 227 и 228.

Кодовые комбинации на шинах 18 и 21 при записи результатов сравнени  с устав- ками в матрицу выходных реле дл  устройства с 32 измерительными каналами представлены в таблице,

Устройство работает следующим образом .

После заключени  устройства в сеть питани  в зависимости от исходного положени  подвижного контакта пол ризованного реле47 один из микропроцессорных блоков устройства переходит в рабочий режим, вто- рой в состо ние холодного резерва.

Если до включени  устройства в сеть были замкнуты контакты 50 и 51 реле 47, то микропроцессорный блок в верхней части на фиг. 1 по лини м 54 подключаетс  к источнику питани  53 и переходит поэтому в рабочее состо ние, а блок в нижней части на фиг. 1 остаетс  отключенным от источника питани  53 и оказываетс  в состо нии холодного резерва.

Свойство пол ризованного реле сохран ть состо ние контактов после отключени  питани  обеспечивает перевод в рабочий режим при очередном включении устройства в сеть именно того блока, который был в рабочем режиме до предшествующего отключени  устройства от сети питани .

Одновременно с подключением источ- ника 53 питани  к выводам питани  одного из микропроцессорных блоков, напр же- ние источника 53 по линии 54 в виде сигнала с уровнем 1 подаетс  на управл ющий вход шинного формировател  8, относ щегос  к перешедшему в рабочий режим блоку , в то врем  как на управл ющем входе

шинного формировател  резервного блока устанавливаетс  сигнал с уровнем О, благодар  чему выходные шины 13 рабочего блока подключаютс  к общей магистрали 14, а выходные шины 13 резервного блока переход т в третье состо ние, отключа  этот блок от магистрали 14.

Питание шинных формирователей 8 осуществл етс  от отдельного источника питани  (не показан) независимо от положени  контактов реле 47.

Сразу после включени  устройства в сеть питани , кроме описанных процессов, с помощью схемы начальной установки (не показана) выдаетс  единичный импульс на вход сброса счетчика 42, который переводит все выходные разр ды счетчика в состо ние О, а на выходах 44 и 40 дешифратора 43 возникают единичные импульсы, поступающие на входы сброса микропроцессоров 7.

После по влени -импульса на входе сброса микропроцессора блока, наход щегос  в рабочем режиме, начинаетс  циклическое выполнение функций устройства под управлением программы, записанной в узле 12 начина  с начального адреса, и одновременно с этим счетчик 42 начинает счет импульсов tr, поступающих на его счетный вход с выхода генератора 49 тактовых импульсов .

В каждом цикле выполнени  функций устройства последовательно во времени производ тс  следующие программно-управл емые операции:

-последовательное подключение датчиков 1 с помощью коммутатора 4 к входу узла 5 нормализации с программно измен емым коэффициентом усилени ;

-последовательное преобразование усиленных сигналов датчиков 1 всех измерительных каналов в цифровые эквиваленты с помощью аналого-цифрового преобразовател  6;

-линеаризаци  сигналов нелинейных датчиков;

-самодиагностические операции; проверка аналоговой части блоков 11 и 12 и др.;

-выдачу данных в блоки 48 регистрации , отображени , индикации и клавиатуры 15;

-сравнение цифровых значений входных сигналов с установленными предельными значени ми (уставками) в каждом измерительном канале;

-выдачу дискретных результатов сравнени  с уставками и контрольных байтов соответственно в регистр 22 и на входы дешифратора 29 схемы тестировани .

Управление перечисленными операци ми сбора, нормализации, аналого-цифрового преобразовани  данных, обработки данных (цифрова  фильтраци , линеаризаци , коррекци  смещени  нулевого уровн  и коэффициента передачи аналоговой части ), сравнени  входных сигналов с уставками , самодиагностики, регистрации и цифровой индикации данных производитс  по известным процедурам, вход щим в фонд программного обеспечени  измерительной техники.

Программно-управл емый вывод контрольных байтов и результатов сравнени  с уставками в схему тестировани  производитс  в конце каждого цикла работы устройства через параллельный интерфейс 20.

До начала вывода указанных данных через интерфейс 20 под управлением программы формируютс  контрольные байты NTL Мт2.

Байт Nn образуетс  путем логического сложени  двух байтов NTI и Mm (MrS - цифровой эквивалент входного эталонного сигнала посто нного напр жени  U3T, Nm - результат выполнени  самодиагностической программы проверки правильности функционировани  узлов коммутации, нормализации и др.).

При нормальном функционировании устройства дожно выполн тьс  условие:

Мп Мэт1 N3T + N3T,

где N3r - номинальное цифровое значение эталонного сигнала;

N3T - результат выполнени  программы самодиагностики при отсутствии нарушений в работе контролируемых узлов.

Дл  представленных на фиг. 2, 3 -схем реализации узлов устройства NST 011110002, N3T 000000002 и, соответственно , МЭт1 011110002.

Байт NT2 формируетс  по результатам сравнени  NTI с хран щимис  в узле 12 зна- чени ми эталонных уставок Мэт.уст.1 и МЭтуст2. Если выполн етс  условие N3T уст.1 NTI N3T уст.2. то в старшие и младшие разр ды байта Ni2 записываютс  1, в противном случае - О (во всех остальных разр дах посто нно записаны уровни О).

При нормальном функционировании устройства должно выполн тьс  условие:

NT2 N3T.2.

где N3T.2 100000012.

Вывод байтов результатов сравнени  с уставками и контрольных байтов производитс  через интерфейс 20 в режиме О следующим образом.

Сначала производитс  вывод из микропроцессорного блока в порт А интерфейса 20 полученного ранее 8-разр дного слова (байта), где в одном из разр дов записан дискретный результат (1 или О) сравнени  входного сигнала 1-го канала с уставкой , относ щейс  к этому каналу, а остальные разр ды содержат адрес канала 1 дл  последующей записи указанного дискретного результата в соответствующее реле матрицы модул  25.

До записи в матрицу реле байты результата сравнени  предварительно записываютс  по шине 28 в регистр 22 путем выдачи,

0 сразу же после вывода байта результата сравнени  с уставками, сигнала сопровождени  с уровнем Г через разр д С4 порта С на управл ющий вход 21 регистра 22, в котором записанна  информаци  хранитс 

5 до передачи ее в матрицу выходных реле.

Сигнал сопровождени  с выхода разр да С4 поступает также на управл ющий вход 37 регистра 31, подготавлива  последний к приему контрольных байтов NTI, Ni2.

0 После записи байта результата сравнени  в регистр 22 производитс  поочередный вывод в разр ды 28 порта А контрольных байтов NTI, Ni2.

Сравнение NTI, Мт2 с эталонными зна5 чени ми МЭт.1, МЭт.2, соответственно производитс  с помощью дешифратора 29 и регистра 31.

Контрольный байт NTI с выходов 28 (АО- А7) порта А интерфейса 20 поступает на

0 входы дешифратора 29.

Схема дешифратора 29 построена таким образом, что на его выходах 30 и 34 сигналы с уровнем 1 возникают только тогда, когда на вход дешифратора поступа5 ют коды, совпадающие во всех разр дах с NST.I и N3T.2 соответственно.

При равенстве NTI NST i на выходе 30 дешифратора возникает сигнал 1, записываемый затем в регистр 31 по переднему

0 фронту сигнала сопровождени , поступающего на вход 37 управлени  регистра 31.

Сигнал сопровождени  выдаетс  микропроцессорным блоком путем установки уровн  1 на выходе разр да С5 интерфей5 са 20 сразу после установлени  байта NTI на выходах 28 порта А.

После записи результата сравнени  1Мц с Ыэт.1 в регистр 31 аналогично осуществл етс  вывод второго контрольного байта Мт2

0 и сравнение его с эталонным значением N3T.2. Запись результата сравнени  Мт2 с Мэт.2. определ емого уровнем сигнала 34 на выходе дешифратора 29, в регистр 31 производитс  передним фронтом единичного

5 сигнала сопровождени , поступающего с выхода разр да Сб на управл ющий вход 38 регистра.31. В случае совпадени  кодов NTL Мт2 с эталонными кодами МЭт.1 и N3r.2 на выходах 30 и 34 дешифратора 29 соответст- венно возникает сигнал с уровнем 1, разрешающий запись результатов сравнени  с устапками 1-го канала из регистра 22 в матрицу выходньж реле модул  25.

Дл  записи результата сравнени  в матрицу выходных реле модул  25 микропроцессор в течение 30 мс выставл ет единичный импульсный сигнал на выходе 27 разр да С7 интерфейса 20. Одновременное поступление сигналов с уровнем 1 по лини м 32 и 27 на входы элемента И 33, приводит к возникновению единичного импульса на выходе элемента 33, который, поступа  на управл ющие входы мультиплексоров 19 и 24 обеспечивает передачу результата сравнени  с уставками, хран щегос  в регистре 22, через мультиплексоры 19 и 24 в матрицу реле модул  25 по адресу 1-го канала.

Сигнал с выхода элемента 33 поступает также на управл ющий вход 35 регистра 31 и на вход сброса 41 счетчика 42. что приводит к сбросу регистра 31 в исходное состо ние через элемент И 39 и сбросу в исходное состо ние счетчика 42, который после прохождени  импульса сброса, вновь начинает счет импульсов, поступающих на его вход с генератора 49.

После записи результатов сравнени  с уставками 1-го канала и тестировани  работы процессорной части путем сравнени  контрольных байтов с эталонными, аналогично производитс  тестирование и запись результатов сравнени  с уставками 2-го канала , затем 3-го и т.д. до последнего по номеру канала, т.е. до окончани  записи результатов сравнени  с уставками сигналов всех подключенных к прибору датчиков.

Временные диаграммы процессов вывода результатов сравнени  с уставками и контрольных байтов представлены на фиг.5.

После записи всех результатов сравнени  с уставками начинаетс  новый следующий цикл выполнени  Функций устройства.

В случае кратковременного самовосстанавливаемого нарушени  (сбо ) нормальной работы устройства, например, в результате воздействи  разного рода помех на масштабирующий усилитель, или преобразователь 6, преобразование эталонного сигнала в контрольный байт NTI производитс  с ошибкой, в результате чего содержимое NTI уже не не совпадает с содержимым эталонного байта NST.I.

Различного рода аппаратные и программные сбои, возникающие при подготовке к передаче контрольных байтов NTI и Мт2. искажают их содержимое, что также приводит к несовпадению Мп и Ni2 с NST.I и N3r.2 соответственно.

Отказы, возникающие при выполнении процедур математической обработки данных (цифрова  фильтраци , линеаризаци , коррекци  нулевого уровн  и коэффициента передачи аналого-цифровой части и др.) в св зи с воздействием помех на пам ть или в св зи с ошибками оператора при распределении и идентификации датчиков по измерительным каналам, вы вл ютс  и

индицируютс  на цифровом индикаторе устройства программой самодиагностики, котора  формирует результат диагностировани  в виде байта Nm, теперь уже отличного от его значени  N3i 000000002, выдаваемого при нормальной работе.

В результате логического суммировани  байта Nm с NTI образуетс  байт NTL отличающийс  от МЭт.1.

Несовпадение хот  бы одного из контрольных байтов Nn или NT2 с соответствующим эталонным кодом или по вление ошибки при выдаче сигналов сопровождени  С4-С7 приводит к тому, что на одном или обоих выходах 30 и 34 дешифратора 29

при выводе контрольных байтов остаютс  сигналы с уровнем О, в результате чего на выходе 32 регистра 31 также остаетс  О, и импульс записи результатов тестировани , выдаваемый из интерфейса 20 по линии 27,

не проходит через закрытый элемент И 33 на входы управлени  мультиплексоров 19 и 24 и не поступает на вход сброса счетчика 42.

Поэтому в случае сбо  или отказа микропроцессорного блока результат сравнени  с уставками в выходные реле модул  25 не записываетс , что предотвращает возможность выдачи ложных управл ющих сигналов на внешние устройства, а счетчик 42

не сбрасыватс  и продолжает счет импульсов ,поступающих с выхода генератора 49.

Как только на выходах счетчика по вл етс  заданноее число NЈ, происходит пре- образование этого числа дешифратором 43

в сигналы с уровнем выходах 44 и 45 дешифратора, причем длительность действи  этих сигналов определ етс  периодом тактовой частоты генератора 49.

По вление сигнала 15, поступающего

на вход схемы 46 вызывает срабатывание пол ризованного реле 47, средний контакт 50 которого размыкаетс  с контактом 51 и замыкаетс  с контактом 52, в результате чего напр жение питани  источника 53 отключаетс  от находившегос  в рабочем со сто нии микропроцессорного блока и

подключаетс  к блоку, бывшему в резерве,

который переходит в рабочий режим, тогда

как отказавший блок в результате отключени  питани  переходит из рабочего режима в состо ние холодного резерва.

В тот же момент времени выходной сигнал источника 53 по линии 54 переводит выходные линии 13 шинного формировате- л  8, находившегос  в резерве блока, в рабочее состо ние, а выходы шинного формировател  ранее работающего блока переход т в 3-е состо ние, что позвол ет вновь вступившему в работу микропроцес- сорному блоку осуществл ть прием-передачу информации от модулей регистрации, индикации и клавиатуры через магистраль 14.

Возникающий одновременно с сигна- лом 45 сигнал 44 через элемент И 39 устанавливает регистр 31 в исходное состо ние и, поступа  по линии 40 на вход сброса микропроцессора 7, обусловливает переход к выполнению очередного цикла программ- но управл емых функций устройства начина  с начального адреса программы, хранимой в пам ти блока, перешедшего в рабочий режим.

В дальнейшем функционирование уст- ройства под управлением блока, перешедшего из резерва в рабочий режим, производитс  так же, как было описано ранее , но с переходом от контрол  схемой тестировани  ранее работающего блока к контролю блока, перешедшего в рабочее состо ние .

В св зи с тем, что веро тность по влени  аппаратных и программных сбоев значительно выше веро тности отказов, в схеме тестировани  предусматриваетс  пе- . реключение на резерв не сразу после по влени  первого нарушени  нормальной работы устройства, а только тогда, когда случаи нарушени  повтор ютс  в несколь- ких следующих друг за другом циклах выполнени  функций устройства.

Дл  реализации функции переключени  на резерв только в случае многократно повтор ющихс  нарушений нормальной рабо- ты, которые в отличие от одиночно встречающихс  сбоев классифицируютс  как отказ ы, на выходе счетчика 42 дл  управлени  состо нием выходов 44 и 45 дешифратора 43 используютс  две группы разр дов, от 1-го до n-го и от 1-го до т-го разр да соответственно, причем m п.

Схема дешифратора 43 построена таким образом, что сигнал с уровнем 1 на выходе 44 дешифратора возникает вс кий раз, когда все разр ды от 1-го до n-го счетчика 42 переход т в состо ние Г, а одновременна  выдача логических единичных сигналов на выходах 44 и 45 происходит

только при установлении уровней 1 на всех разр дах счетчика от 1-го до т-го.

Установление уровн  1 на выходе каждого разр да от 1-го до n-го счетчика 42 происходит циклически с периодом

Т п -т- ч Тт

где fT - тактова  частота генератора 49.

Значение Тп выбираетс  из услови  Тп- 1,5Тц, где Тц-средн   длительность цикла выполнени  функций устройства.

Если при тестировании работающего блока фиксируетс  нарушение нормальной работы устройства, то счетчик 42 не сбрасываетс . Поэтому по окончании цикла работы Тц счетчик 42 продолжает счет импульсов до момента окончани  интервала Тп, когда на всех разр дах счетчика от 1-го до n-го устанавливаютс  уровни Ти, как следствие, на выходе 44 дешифратора 43 возникает сигнал Рестарт с уровнем 1, который, поступа  на вход сброса микропроцессора 7 работающего блока, осуществл ет переход микропроцессора к выполнению цикла функций с начального адреса управл ющей программы.

В св зи с тем, что в рассматриваемый, момент времени единичного сигнала на выходе 45 дешифратора 43 не возникает, пере- ключени  на резервный блок не происходит.

Сигнал 44 переводит в исходное состо ние регистр 31, что обеспечивает подготовку последнего к очередному тестированию микропроцессорного блока.

Если ошибка в работе устройства была случайной, т.е. имел место программный или аппаратный сбой, то при очередном тестировании контрольные байты совпадают с эталонными и схема контрол  разрешает прохождение выходного сигнала 27 микропроцессорного блока, что приводит к сбросу счетчика 42.

В противном случае, через следующий интервал времени Тп происходит выдача по линии 44 следующего сигнала Рестарт и т.д. до момента времени, когда одновременно с выдачей на линию 44 сигнала Рестарт на выходе 45 дешифратора 43 возникнет также единичный сигнал, обеспечивающий переключение работающего блока на резервный .

Число сигналов R рестарта, следующих друг за другом до выдачи сигнала переключени  на резерв, определ етс  соотношением:

2

R

,т

-1.

Например, при п 8, m 10, R 3, т.е. в этом случае подр д следуют 3 сигнала Рестарт , а сигнал переключени  на резерв возникает одновременно с 4-м по счету сигналом Рестарт, который теперь уже обеспечивает переход к выполнению управл ющей программы начального адреса вновь вступающего в работу микропроцессорного блока.

После переключени  на резерв счетчик 42 продолжает счет импульсов до сброса при прохождении тестировани  или до собственного переполнени , после которого происходит переход счетчика в исходное состо ние и продолжение счета импульсов.

Временные диаграммы последовательности выполнени  основных функций устройства , последовательность выдачи сигналов Рестарт и переключени  на резерв представлены на фиг. 4.

Claims (1)

1. Формула изобретен.и   Многоканальное регистрирующее устройство , содержащее группу датчиков, параллельный программируемый интерфейс, модуль выходных реле, блок пам ти уставок , источник питани , блоки регистрации и отображени  и основной и резервный блоки преобразовани  и обработки вторых аналоговых сигналов, каждый из которых включает коммутатор, узел нормализации, аналого-цифровой преобразователь и микропроцессорный модуль управлени , содержащий микропроцессор, шинный формирователь, контроллер прерываний, интерфейс и узлы посто нной и оперативной пам ти, выходами соединенные через шины адреса, данных и управлени  с управл ющими входами коммутатора, узла нормализации и аналого-цифрового преобразовател , а выходами и входами - соответственно с управл ющими входами и выходами микропроцессора, входами и выходами контроллера прерываний и интерфейса и первыми входами и выходами шинного формировател , информационные входы каждого коммутатора св заны с выходами датчиков группы, а его выход - с информационным входом соответствующего узла нормализации, выход которого подключен к информационному входу соответствующего аналого-цифрового преобразовател , выход которого св зан с информационным входом микропроцессора своего микропроцессорного модул  управлени , вторые входы и выходы каждого шинного формировател  посредством общей магистрали соединены соответственное выходами и входами блоков регистрации и отображени , выходами и первыми входами блока пам ти уставок и первыми выходами и входами параллельного программируемого интерфейса, вторые выходы которого подключены к вторым входам блока пам ти уставок, отличающ е е с   тем, что, с целью повышени  надежности устройства по регистрации, управлению и аварийной защите технологических процессов, в него введены два мульиплексора, два регистра, два дешифратора ,,два элемента И. генератор тактовых импульсов, счетчик, пол ризованное реле и схема управлени  пол ризованным реле, выходы которой соединены с управл ющими входами пол ризованного реле, подвижный контакт которого св зан с выходом источника питани , а неподвижные контакты подключены к входам питани  узла нормализации аналого-цифрового преобразовател , шинного формировател  и

   микропроцессорного модул  управлени  соответственно основного и резервного блоков преобразовани  и обработки входных аналоговых сигналов, выходы параллельного программируемого интерфейса с третьего по седьмой соединены с первым входом первого элемента И. информационным и управл ющим входами первого регистра, первым и вторым входами разрешени  записи, входом подготовки к приему информации

   второго регистра и входом первого дешифратора , выходы которого св заны с информационными входами второго регистра, первый вход сброса которого подключен к выходу второго элемента И, а первый и второй выходы - к первому входу второго элемента И и второму входу первого элемента И, выход которого соединен с управл ющими входами двух мультиплексоров, с входом сброса второго регистра и входом сброса

   счетчика, счетный вход которого св зан с выходом генератора тактовых импульсов, а выход - с входом второго дешифратора, первый выход которого подключен к входу схемы управлени  пол ризованным реле, а

   второй выход - к второму входу второго элемента И и входам сброса мультипроцессоров, выходы первого регистра соединены с адресными входами двух мультиплексоров, выходы которых св заны с входами модул 

   выходных реле.

   НБ1

   TJopj

   103

   и,

   Ш

   т

   -iw

   Упг

   101

   по

   юг

   О)

   из со со со со

   125$

   Ј

   W-4ZH

   сгь-w4F

   §

   «xi

   С 1СЭ

   В

   ь«

   §

   Я

   tt

   -шн

   I

   j

   во

   I

   |

   CZH.

   шн

   ь

   Фи&З

   «

   §

   g

   riDh

   Фиг. 13

   ги,