SU1444783A1

SU1444783A1 - Устройство дл контрол микропроцессора

Info

Publication number: SU1444783A1
Application number: SU874236236A
Authority: SU
Inventors: Михаил Аркадьевич Гладштейн; Валерий Михайлович Комаров; Николай Алексеевич Шубин; Игорь Зелимович Альтерман
Original assignee: Андроповский авиационный технологический институт
Priority date: 1987-03-09
Filing date: 1987-03-09
Publication date: 1988-12-15

Abstract

Изобретение относитс к вычисЛ1Т - тельной технике и может найти применение при построении надежных микропроцессорных систем. Цель изобретени - повышение быстродействи устройства . Устройство дл контрол микропроцессора содержит счетчик 1, схему сравнени 2, первый элемент И 3, первый регистр 4, блок посто нной пам ти 5, сумматор 6, второй регистр 7, мультиплексор 8, второй 9, третий 10 и четвертый 11 элементы И, первый 12 и второй 13 триггеры и элемент НЕ 14. 1 ил. 1 табл.

Description

IS

(Л

с

4ib 4аь 4 «Ч

Изобретение относитс к области вычислительной техники и может найти применение при построении надежньк микропроцессорных систем.

Цель изобретени - повышение быстродействи устройства.

На чертеже представлена функциональна схема устройства дл контрол микропроцессора.

Устройство дл контрол микропроцессора содержит счетчик 1, схему 2 сравнени , первый элемент И 3, первый регистр 4, блок 5 посто нной пам ти, сумматор 6, второй регистр 7, мультиплексор 8, второй 9, третий 10 и четвертый 11 элементы И, первый 12 и второй 13 триггеры, элемент НЕ 14, контролируемый микропроцессор 15, выход неисправности устройства 16.

Устройство работает следующим образом .

После включени питани в схеме контролируемого микропроцессора 15 формируетс Сигнал сброса.RESET, который через шину управлени поступает на входы сброса счетчика 1, второго регистра 7 и триггеров 12, 13,

байт поступит на адресные входы блока 5 посто нной пам ти. В результате чего на его основном выходе будет

- установлен код, равный количеству байт в команде, а на дополнительном выходе код типа команды (операционна команда - команда перехода). В частности, дл контрол микропроцес10 сора серии ЮР58О коды, хранимые в блоке 5 посто нной пам ти, должны соответствовать данным, приведенным в таблице. Кажда клеточка этой таблицу соответствует одному из 256

15 возможных адресов.. Строки таблицы

соответствуют 16 возможным состо ни м старших разр дов адреса, а столбцы - 16 возможным состо ни м младших разр дов адреса (номера строк и столбцов

20 указаны шестнадцатиричными числами). Код в каждой клетке состоит из двух цифр. Лева цифра соответствует состо нию дополнительного выхода блока 5 посто нной пам ти и равна единице,

25 если адресный байт соответствует команде перехода, в противном случае - равна нулю. Права цифра соответствует дес тиричному эквиваленту двоичного кода, формируемого на основном что приводит к их установке в нулевое 30выходе блока 5 посто нной пам ти, и состо ние. Одновременно счетчик ко-равна количеству байт (1, 2 или 3) манд микропроцессора 15 также уста-команды микропроцессора 15. Таким навливаетс в нулевое состо ние. За-образом, на выходах блока 5 посто н- тем микропроцессор 15 начинает после-ной пам ти непосредственно после довательную выборку и исполнение ко- jSмомента фиксации первого байта оче- манд по заданной программе. Дп мик-редной команды в первом регистре 4 ропроцессора серии КР580 последниебудет установлен код в соответствии могут быть однобайтными, двухбайтны-с данными таблицы. В результате воз- ми и трехбайтными. В результате это-можны две-ситуации: очередна коман- го адрес следуюш,ей команды может быть40да не вл етс командой перехода, больше адреса предьдущей команды со-очередна команда - команда перехода, ответственно на одну, две или три В первом случае на вход D первого единицы младшего разр да при условии1триггера 12 поступит сигнал О и по правильного функционировани микро-окончании сигнала с выхода третьего процессора. Кроме того, в системе ко-дзэлемента И 10 первый триггер 12 не избайт поступит на адресные входы блока 5 посто нной пам ти. В результате чего на его основном выходе будет

установлен код, равный количеству байт в команде, а на дополнительном выходе код типа команды (операционна команда - команда перехода). В частности, дл контрол микропроцессора серии ЮР58О коды, хранимые в блоке 5 посто нной пам ти, должны соответствовать данным, приведенным в таблице. Кажда клеточка этой таблицу соответствует одному из 256

возможных адресов.. Строки таблицы

указаны шестнадцатиричными числами). Код в каждой клетке состоит из двух цифр. Лева цифра соответствует состо нию дополнительного выхода блока 5 посто нной пам ти и равна единице,

если адресный байт соответствует команде перехода, в противном случае - равна нулю. Права цифра соответствует дес тиричному эквиваленту дво

манд микропроцессора имеютс команды переходов (ветвлений) ,. которые могут скачком измен ть содержимое счетчика команд микропроцессора. Момент считывани первого байта команды легко идентифицируетс по совпадению сигналов на лини х выборки первого байта команды (Ml) и чтени пам ти (MEMR) шины управлени микропроцессора 15. В этот момент сработает третий элемент И 10 и код- первого байта команды, установленный в это врем на пине данных, будет зафиксирован в первом регистре 4. Этот

0

5

менит своего состо ни . Код байтности очередной команды с основного выхода блока 5 посто нной пам ти постудит на первый вход сумматора 6, а на второй его вход через мультиплексор 8 поступит код из второго регистра 7. По этим данным сумматор 6 формирует сумму и перенос (дл микропроцессора КР580 мультиплексор 8, сумматор 6 и регистр 7 содержат по два двоичных разр да, так как двоичный код. байт-, ности может быть только 01,10 или 11) Сумма поступит на вход BTopoVo регистра 7 и будет записана в него по

заднему фронту сигн.гпа с выхода третьего элемента И 10 благодар элементу НЕ 14, Сигнал с выхода последнего пройдет также на вход инкрементиро- вани счетчика 1 через второй элемен И 9, если значение переноса на выходе сзт матора 6 будет равно 1. Таки образом, в счетчике 1 (старшие разр ды ) и во втором регистре 7 (младшие разр ды) будет сформирован ожидаемый код адреса первого байта следующей команды. Этот код поступает на вход схемы 2 сравнени . В момент извлечени первого байта следующей команды микропроцессор 15 сформирует ее адрес на шине адреса и сигналы М1 и MEMR на шине управлени . Если микропроцессор 15 работал без сбоев, то вьщанный адрес совпадает с ожидаемым адресом, поступающим из счетчика 1 и второго регистра 7. В этом случае на инвертирующем выходе схемы 2 сравнени будет установлен нулевой потенциал , что обеспечивает пассивный логический уровень ка выходе первого элемента И 3, Если же имел место сбо то адреса .будут неравны, на выходе схемы 2 сравнени по витс сигнал 1. Совпадение этого сигнала с активным cHrHaj:JOM с инверсного выхода первого триггера 12 и сигналом с выхода третьего элемента И 10 вызовет срабатывание первого элемента И 3, установку второго триггера 13 и по вление на. выходе устройства 16 активного сигнала, свидетельствующего о неправильной работе микропроцессора. Причем интервал времени между моментом , возникновени сбо и моментом по влени сигнала на выходе устрой- ства 16 не превьшает длительности одной команды. Если же очередна команда - команда перехода, то на до- полнительном выходе блока 5 посто нной пам ти будет установлен единичный сигнал. В результате по заднему фронту сигнала с выхода третьего элемента И 10 благодар элементу НЕ 14 первьш триггер 12 перейдет в единичное состо ние. Сигнал с его инверсного выхода заблокирует контроль совпадени адресов при извлечении следзтощей команды с помощью первого элемента И 3. Кроме того произойдет переключение мультиплексора 8 и он подключит к второму входу сумматора 6 мпадшие разр ды шины адреса контролируемого микро

0

5

0

5

процессора 15. Таким образом, при извлечении первого байта команды, следующей за командой перехода, контроль не проводитс , а ее адрес плюс байтность команды (ожидаемый адрес следующей команды) фиксируетс в счетчике 1 и втором регистре 7. Фиксаци старших разр дов адреса в счетчике 1 производитс сигналом с выхода четвертого элемента И 11, работа которого разрешаетс единичным сигналом с выхода триггера 12. Запись младших разр дов, представл ющих собой сумму младших разр дов адреса очередной к оманды с ее байтностью- с выхода сумматора 6 во второй регистр 7, а также учет переноса с выхода сумматора 6 в счетчик 1 происходит аналогично первому случаю. Кроме того, по окончании считывани команды, следующей за командой перехода (если она,конечно, сама не вл етс командой перехода), просходит возврат первого триггера 12 в состо ние О н следовательно,; восстанавливаетс режим контрол . Таким образом, за исключением моментов перехода в устройстве посто нно контролируетс ра- венство адреса, вьвдаваемого микропроцессором 15 и ожидаемого адреса. Это позвол ет вы вл ть не только сбои счетчика команд микропроцессора 15, но и исправность шин адреса и данных, а также внутренних магистралей микропроцессора и его управл кнцего устройства .

Сигнал .с выхода устройства 16 может быть использован различным обра0 зом, например: дл световой или звуковой сигнализации о неправильной работе микропроцессора, дл прерьша- ни или сброса микропроцессора с целью восстановлени вычислений после

5 сбо , дл подключени резервного микропроцессора в случае отказа контро лируемого.

Claims

Формула изобретени

0

5

50

Устройство дл контрол микропроцессора , содержащее счетчик, схему сравнени и первый элемент И, первый вход которого соединен с выходом схе- gg мы сравнени , старшие разр ды первой группы информационных входов которой соединены с группой выходов счетчика , отличающеес тем, что, с целью повьшени быстродействи

5

оно содержит первый и второй регистры , блок.посто нной пам ти, сумматор мультиплексор, второй, третий и четвертый элементы И, элемент НЕ, первы и второй триггеры, причем информационный вход первого .регистра вл етс входом устройства дл подключени к шине данных контролируемого микропроцессора , выход первого регистра соединен с адресным входом блока посто нной пам ти, выход пол .количества байтов в команде которого соедине с первым информационным входом сумматора , второй информационный вход которого соединен с выходом мультиплексора , группа выходов второго регистра соединена с младшими разр дами первой группы информационных входов схемы сравнени и с первой группой информационных входов мультиплексора , втора группа информационных входов схемы сравнени образует вход устройства дл подключени к шине адреса контролируемого микропроцессора , старшие и младшие разр ды входа устройства дл подключени к шине адреса контролируемого микропроцессора подключены соответственно к группе информационньпс входов счетчика и к второй группе информационных входов мультиплексора, выход переноса сумматора соединен с первым входом второго элемента И, выход которого соединен со счетным входом счет- чика, вход сброса которого, R-входы

0

15

35

первого и второго триггеров и вход сброса второго регистра подключены к входу устройства дл подключени к выходу сброса контролируемого микропроцессора , входы устройства дл подключени к вьпсоду признака первого байта команды и к выходу чтени пам ти контролируемого микропроцессора подключены соответственно к первому и второму входам третьего элемента И, выход которого соединен с входом синхронизации первого регистра , с входом элемента НЕ, с вторым входом первого элемента И и с первым входом четвертого элемента И, выход элемента НЕ соедине.н с входами синхронизации первого триггера и второго регистра и с вторым входом второго элемента И, D-вход первого триггера соединен с выходом пол признака типа команды блока посто нной пам ти , информахдзнонный выход сумматора соединен с информационным входом вто- 25 рого регистра, инверсный выход перво - го триггера соединен с третьим входом первого элемента И, выход которого соединен с S-входом второго триггера , выход которого вл етс выходом неисправности устройства, пр мой выход первого триггера соединен с управл ющим входом мультиплексора и с вторьш входом четвертого элемента И, выход котор-ого соединен с вхо дом записи счетчика.

0

30

Ot0101

010101

010101

110113

110113

110113

110113

orOt01

Of0101

0101Ot 131301

021301

Ы1301

011301

01 01 01 01 01 01 01 01 01 01 01 01

01 01 01 01 01 01

11 11 11 13 00 13

01 01 01

11 11 11 11

00

11

13 02 13 13 01 13

11 11 01 13 01 13

01 01

11

0101

0101

t302

0002 li

0002 11

0002 11