SU1667080A1 - Устройство дл контрол последовательностей импульсов - Google Patents

Abstract

Изобретение относитс  к области автоматики и цифровой техники и предназначено дл  проверки сложных блоков синхронизации, контролеров, датчиков информации, используемых в автоматизированных системах управлени , обработки информации, св зи. Отличительной особенностью устройства  вл етс  то, что оно позвол ет обеспечить контроль многоальтернативного поступлени  импульса за счет записи в блоке пам ти всех входов, по которым может поступить очередной импульс, и формирование очередного адреса обращени  к пам ти с учетом номера входа, по которому поступил импульс. Целью изобретени   вл етс  расширение функциональных возможностей за счет контрол  последовательностей в произвольном пор дке. Поставленна  цель достигаетс  за счет введени  регистров 4, 5, шифратора 7, группы элементов И 8, элементов И 9, 10, элемента ИЛИ 11, блока 12 элементов ИЛИ, одновибратора 13. 2 ил.

Description

Изобретение относитс  к автоматике и цифровой технике и предназначено дл  проверки сложных блоков синхронизации, контроллеров, датчиков информации, используемых в автоматизированных системах управлени , обработки информации, св зи.

Целью изобретени   вл етс  расширение функциональных возможностей путем обеспечени  контрол  последовательностей в произвольном пор дке.

На фиг.1 приведена функциональна  схема предлагаемого устройства; на фиг.2 - временна  диаграмма его работы.

Устройство содержит блок 1 пам ти, сумматор 2, первый 3 второй 4 и третий 5 регистры, коммутатор 6, шифратор 7, группу 8 элементов И, элемент И 9, первый 10 и второй 11, элементы ИЛИ, блок 12 элементов ИЛИ, одновибратор 13, элемент 14 задержки , входы 15 контролируемых последовательностей, входы 16 кода номера последовательности, такто ли вход 17, выход 18 ошибки устройства, выходы 19, 20 и 21 блока 1 пам ти и выходы 13.1 и 13.2 одновибратора 13.

Устройство работает следующим образом .

Перед началом функционировани  элементы пам ти устройства устанавливаютс  в О.

В регистр 3 с входов 16 записываютс  старшие (код А0) и через элемент ИЛИ 11

младшие (код Ai ) разр ды адреса первой  чейки соответствующей контролируемой последовательности по синхроимпульсу, поступающему на вход 17.

По адресу, поступающему с выхода регистра 3, сумматор 2 формирует адрес

(А0Ао )  чейки пам ти блока 1, из которой считываетс  на выходе 13 код NI, который поступает на управл ющие входы блока 8 элементов И и инверсные управл ющие входы коммутатора 6. Единицы в разр дах этого кода соответствуют номерам входов (например, 15.i, 15.J и 15.К), по которым могут поступать импульсы. В результате i-й, j-й и К-й элементы И группы 8 открываютс , а соответствующие информационные входы коммутатора 6 оказываютс  закрытыми. С выхода 20 блока 1 считываетс  код смещени  а , который поступает на группу информационных входов регистра 4.

С выхода 21 блока 1 считываетс  сигнал метки (например, единичный), который открывает элемент И 9.

При поступлении импульса на вход 15.J устройств (т.е. при правильной реализации контролируемой последовательности) он

0

5

0

5

0

5

0

5

0

5

через элемент И 8.J подаетс  на вход установки в 1 регистра 5, в j-м разр де которого записываетс  единица, и через элемент ИЛИ 10 поступает на вход одновибратора 13, который формирует на своих выходах

13.1и 13.2 импульсы ri и Т2 . По унитарному коду, поступающему с выхода регистра 5, шифратор 7 формирует двоичный код смещени  , который через блок элементов ИЛИ 12 поступает на вторую группу информационных входов регистра 3.

По заднему фронту импульса, проход щего с выхода 13.1 одновибратора 13 через элементы И 9 и ИЛИ 11 на вход разрешени  регистра 3, в последний записываетс  А0

( ), а по заднему фронту того же импульса с выхода 13.1 одновибратора 13, задержанного элементом 14 задержки, в регистр 4 записываетс  код смещени  а . После записи информации в регистр 3 по вл етс  задний фронт импульса на выходе

13.2одновибратора 13, по которому регистр 5 обнул етс .

Сумматор 2 формирует адрес АО (Aol/ /Ji) + a очередной  чейки блока 1, из которой с выхода 19 считываетс  код N2 (например , дл  входов 15.1, 15.j и 15.К), с выхода 20 - код смещени  щ , с выхода 21 - сигнал метки (например, нулевой).

В результате i, J, К-е элементы И группы 8 остаютс  открытыми, a i, J, К-е информационные входы коммутатора б - закрытыми. Элемент И 9 закрываетс  нулевым сигналом метки.

При поступлении импульса на вход 15.i устройство работает аналогично предыдущему случаю с той лишь разницей, что информаци  в регистре 3 не измен етс  (фиг.2а).

Если контролируема  последовательность искажена и очередной импульс поступает на другой вход (например, вход 15.т), то этот импульс не пооходит через группу элементов И 8. Однако он проходит через коммутатор 6 на выход 18 устройства и формирует сигнал ошибки (фиг.26).

Аналогично, если одновременно с импульсом по входу 15.J (соответствующим входной последовательности) поступает импульс на любой другой вход (например, вход 15.т), по которому не ожидаетс  поступлени  импульса, этот импульс также проходит на выход коммутатора 6 и формирует на выходе 18 сигнал ошибки (фиг.26).

По окончании контролируемой последовательности из блока 1 считываетс  содержимое  чейки, содержащей нулевой код. В результате блок 8 элементов И закрываетс , а коммутатор 6 открываетс  по всем входам.

Поэтому любой импульс, поступающий на входы 15.1-15.п устройства, формирует сигнал ошибки на выходе 18 устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  последовательностей импульсов, содержащее блок пам ти, сумматор, первый регистр и коммутатор , причем информационные входы коммутатора вл ютс входами контролируемых последовательностей устройства , выход коммутатора  вл етс  выходом ошибки контролируемой последовательности устройства, перва  группа информационных входов первого регистра  вл етс  группой входов старших разр дов кода номера контролируемой последовательности устройства, группа выходов первого регистра соединена с первой группой информационных входов сумматора , отличающеес  тем, что, с целью расширени  функциональных возможностей устройства путем обеспечени  контрол  последовательностей в произвольном пор дке, в него введены второй и третий регистры, шифратор, группа элементов И, элемент И, первый и второй элементы ИЛИ, блок элементов ИЛИ и одновибратор, причем информационные входы коммутатора соединены с первыми входами элементов И группы, выходы которых соединены с входами первого элемента ИЛИ и входами установки в 1 третьего регистра, группа выходов которого соединена с группой входов шифратора, выход первого элемента ИЛИ соединен с входом одновибратора. первый

   выход которого соединен с С- и К-входами третьего регистра, первый вход второго элемента ИЛИ  вл етс  тактовым входом устройства , выход второго элемента ИЛИ соединен с входом разрешени  записи первого регистра, группа выходов блока элементов ИЛИ. группа выходов шифратора соединена с первой группой входов которого соединена с второй группой информационных входов первого регистра, группа выходов второго регистра соединена с второй группой информационных входов сумматора , выходы кода контролируемой последовательности блока пам ти соединены с первыми входами элементов И группы и инверсными управл ющими входами коммутатора , группа выходов кода смещени  блока пам ти соединена с группой информационных входов второго регистра, выход метки блока пам ти соединен с первым входом элемента И, выход которого соединен с

   вторым входом второго элемента ИЛИ, втора  группа входов блока элементов ИЛИ  вл етс  младшими разр дами группы входов номера контролируемой последовательности , второй выход одновибратора

   соединен с вторым входом элемента И и через элемент задержки с входом разрешени  записи второго регистра.