SU1612304A1 - Устройство дл контрол последовательностей импульсов - Google Patents

Abstract

Изобретение относитс  к автоматике и цифровой технике и предназначено дл  проверки сложных блоков синхронизации, контроллеров, датчиков информации, используемых в автоматизированных системах управлени , дл  обработки информации, св зи. Отличительной особенностью устройства  вл етс  то, что оно позвол ет обеспечить контроль наборов в любой комбюинации за счет запоминани  входов, по которым должны поступить импульсы. Целью изобретени   вл етс  повышение быстродействи . Поставленна  цель достигаетс  за счет введени  группы триггеров 3, блока 5 элементов И, элементов ИЛИ 6, 7 и одновибратора 8. 2 ил.

Description

Изобретение относится к автоматике и цифровой технике и предназначено для проверки сложных блоков синхронизации, контроллеров, датчиков информации, используемых в автоматизированных системах управления, обработки информации, связи.

Цель изобретения - повышение быстродействия.

На фиг.1 приведена функциональная схема устройства; на фиг.2 - временная диаграмма работы устройства.

Устройство·содержит блок 1 памяти программ контроля, счетчик 2, группу триггеров 3.1 -З.п, коммутатор 4, блок 5 элементов И, первый 6 и второй 7 элементы ИЛИ, одновибратор 8, выход 9 ошибки, входы 10 контролируемых последовательностей, вход 11 разрешения записи, группу 12 входов номера контролируемой последовательности.

Блок 1 памяти представляет собой ПЗУ статического типа и’предназначен для хранения программ контроля последовательностей импульсов, поступающих на входы 10 устройства.

Наличие единицы в i-м разряде считываемой ячейки памяти означает то, что по входу 10.1 в текущем моменте времени ожидается поступление импульса.

Счетчик 2 служит для формирования очередного адреса для блока 1 памяти. На-, чальный адрес с группы 12 входов записывается в счетчик 2 по импульсу, поступающему на его вход разрешения с входа 11 устройства. Формирование следующего адреса осущестлвяется путем увеличения предыдущего на единицу по импульсу, поступающему на счетный вход счетчика 2.

Триггеры 3.1 - З.п предназначены для запоминания факта ожидания импульса по соответствующим входам '10.1 - 10,п. В единичное состояние триггефы переводятся сигналами, поступающими с выхода блока 5 элементов И на их S-входы, а в нулевое; - по сигналам с входов 10, поступающим на их Ки С-входы одновременно.

Коммутатор4 формирует импульс не» выходе 9 ошибки, если поступивший на один из входов 10 устройства импульс не принадлежит контролируемой последовательности.

Блок 5 элементов И управляет поступлением информации на S-входы триггеров 3.1 - З.п.

Элемент ИЛИ 6 формирует на своем выходе единичный сигнал, если хотя бы один из триггеров 3.1 - З.п находится в единичном состоянии.

Элемент ИЛИ 7 управляет одновибратором 8.

Одновибратор 8 формирует на своем выходе импульс длительностью, превышающей сумму времен срабатывания счетчика 2 и блока 1 памяти.

Устройство работает следующим образом.

Перед началом функционирования элементы памяти устанавливаются в ноль. Цепи начальной установки не показаны.

В счетчик 2 с группы 12 входов записывается адрес первой ячейки, соответствующей контролируемой последовательности. Это осуществляется по импульсу, поступившему на вход 11,

По адресу, поступившему с выхода счетчика 2, из блока 1 считывается код, соответствующий входам, по которым ожидается поступление импульсов (например, 10.1 и 10.п), единичные сигналы поступят на вход блока 5 элементов И.

Одновременно по синхроимпульсу, поступившему на вход 11, одновибратор 8 сформирует импульс, который откроет блок 5 элементов И, и триггеры 3.1 - З.п перейдут в единичное состояние, на выходе элемента ИЛИ 6 появится единичный сигнал. Нулевые сигналы с инверсных выходов триггеров 3.1 З.п закроют первый и п-й информационные входы коммутатора 4.

Пусть первым поступит импульс по входу 10.п, триггер З.п обнулится. После поступления импульса по входу 10.1 триггер 3.1 'обнулится и на выходе элемента ИЛИ 6 сформируется задний фронт импульса, по которому счетчик 2 увеличит свое состояние на единицу. По новому адресу из блока 1 считывается код (в котором указаны, например, входы 10.2 и 10.п). По заднему фронту, сформированному элементом ИЛИ 6, сработает одновибратор 8 и сформирует на своем выходе импульс, который откроет блок 5 элементов И, триггеры 3.2 и З.п перейдут в единичное состояние (фиг.2а).

Если контролируемая последовательность искажена и очередной импульс поступит не на ожидаемые входы (например, на вход 10.1), то он подтвердит нулевое состояние триггера 3.1 и пройдет через коммутатор 4 на выход 9 устройства и сформирует сигнал ошибки (фиг.2б).

Если одновременно с импульсом по входу 10.2 (соответствующим входной последовательности) поступит импульс на вход, по которому поступление импульса не ожидается (например, 10.1), то этот импульс все равно пройдет на выход коммутатора 4 и сформирует сигнал ошибки, а импульс, поступивший на вход 10.2, обнулит триггер 3.2 и единичный сигнал с его инверсного выхода откроет второй информационный вход коммутатора 4 (фиг.2в). 5

Если в течение одного периода ожидания по входу 10.2 поступит еще один импульс (что соответствует искажению входной последовательности), то он пройдет через коммутатор 4 и сформирует на выходе 9 сигнал ошибки (фиг.2г).

По окончании контролируемой последовательности из блока 1 считана ячейка, содержащая нулевой код. В результате все триггеры 3.1 - З.п останутся в нулевом состоянии и коммутатор 4 открыт по всем входам. Поэтому любой импульс, поступивший на входы 10.1 - Ю.п устройства, сформирует сигнал на выходе 9 устройства.

Claims (1)

1. Формула изобретения

   Устройство для контроля последовательностей импульсов, содержащее блок памяти программ контроля, счетчик и коммутатор, причем информационные входы коммутатора 25 являются входами контролируемых последовательностей устройства, выход коммутатора является выходом ошибки устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены группа триггеров, блок элементов И, два элемента ИЛИ и одновибратор, причем К-вход ί-го триггера группы (I = 1...П, где η - число контролируемых последовательностей) соединен с его синхровходом и с i-м информационным входом коммутатора, прямые выходы триггеров группы соединены с входами первого элемента ИЛИ, выход которо10 го соединен с первым входом второго элемента ИЛИ и со счетным входом счетчика, инверсные выходы триггеров группы соединены с управляющими входами коммутатора, вход разрешения записи счет15 чика соединен с вторым входом второго элемента ИЛИ и является входом разрешения записи устройства, выход второго элемента ИЛИ соединен с входом одновибратора, выход которого соединен с управляющим входом блока элементов И, группа информационных входов счетчика является группой входов номера контролируемой последовательности устройства, группа разрядных выходов счетчика соединена с группой адресных входов блока памяти программ контроля, группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с S-входами триггеров группы.

   Фиг.2