SU1723661A1 - Устройство дл контрол последовательностей импульсов - Google Patents

Abstract

Изобретение относитс  к автоматике и цифровой технике и предназначено дл  проверки сложных блоков синхронизации, контроллеров, датчиков информации. Цель изобретени  - повышение оперативности функционировани , достигаетс  путем введени  второго регистра 5, шифратора 7, третьего коммутатора 10, триггера 11, первого и второго элементов И 12 и 13 и одно- вибратора 14. Устройство также содержит блок 1 пам ти, сумматор 2, счетчик 3, первый регистр 4, дешифратор 6, первый и второй коммутаторы 8 и 9. 2 ил.

Description

фаг.1

Изобретение относитс  к автоматике и цифровой технике и предназначено дл  проверки сложных блоков синхронизации, контроллеров, датчиков информации, используемых в автоматизированных систе- мах управлени , обработки информации св зи.

Цель изобретени  - повышение оперативности функционировани .

На фиг. 1 приведена электрическа  фун- кциональна  схема устройства; на фиг. 2 - временные диаграммы, по сн ющие его работу .

Устройство дл  контрол  последовательностей импульсов содержит блок 1 па- м ти, сумматор 2, счетчик 3, регистры 4 и 5, дешифратор 7, первый 8, второй 9 и третий 10 коммутаторы, триггер 11, первый 12 и второй 13 элементы И, одновибратор 14, входы 15 контролируемой последователь- ности, входы номера контролируемой последовательности 16 и синхронизации 17, первый 18 и второй 19 входы режимов работы устройства и выход 20 ошибки,

Входы 15 контролируемой последова- тельности устройства соединены с информационными входами первого 8 и второго 9 коммутаторов. Пр мые управл ющие входы первого коммутатора 8 и инверсные управл ющие входы второго коммутатора 9 сое- динены с выходами дешифратора 6. Входы кода номера последовательности 16 и синхронизации 17 устройства соединены соответственно с информационным входом и входом синхронизации первого регистра 4, выход которого соединен с первым входом сумматора 2, второй вход которого соединен с выходом счетчика 3. Выход сумматора 2 соединен с адресным входом блока 1 пам ти , выход которого соединен с информа- ционным входом дешифратора 6.

Входы 15 контролируемой последовательности устройства соединены с информационным входом второго регистра 5, выход которого соединен с входом шифра- тора 7. Выход шифратора 7 соединен с информационным входом блока 1 пам ти.

Первый 18 и второй 19 входы режимов работы устройства соединены соответственное S-и R-входами триггера 11, нулевой выход которого соединен с первыми управл ющим входом третьего коммутатора 10 и управл ющим входом дешифратора 6. Единичный выход триггера 11 соединен с вто- рым управл ющим входом третьего коммутатора 10, причем первым входом первого элемента И 12 и инверсным входом второго элемента И 13, выход которого  вл етс  выходом 20 ошибки устройства.

Выход первого коммутатора 8 соединен с первым информационным входом третьего коммутатора 10, выход которого соединен со счетным входом счетчика 3. Выход второго коммутатора 9 соединен с пр мым входом второго элемента И 13 и вторым входом первого элемента И 12, выход которого соединен с входом одновибратора 14. Выход одновибратора 14 соединен с К-вхо- дом и входом и синхронизации второго регистра 5, с вторым информационным входом третьего регистра 5, с вторым.информационным входом третье го коммутатора 10 и управл ющим входом (WR) блока 1 пам ти.

Рассмотрим назначение элементов предлагаемого устройства.

Блок 1 пам ти представл ет собой ОЗУ. Он предназначен дл  записи и хранени  программ контрол  последовательностей импульсов, поступающих на входы 15 устройства . Разр дность  чейки пам ти определ етс  числом п входов 15, по которым поступают импульсы контролируемых последовательностей , и обеспечивает возможность записи кода номера входа, по которому должен поступить очередной импульс контролируемой последовательности. Запись информации, поступившей на D- вход блока 1 пам ти, осуществл етс  в  чейку , код адреса которой поступает на адресный вход по импульсу, поступившему на WR-вход.

Сумматор 2 комбинационный служит дл  формировани  адреса  чейки ОЗУ как суммы адреса начальной  чейки пам ти, соответствующей контролируемой последовательности (с выхода регистра 4), и номера  чейки, соответствующего текущего такту контрол  последовательности импульсов (выходы счетчика 3).

Счетчик 3 служит дл  подсчета числа импульсов, поступивших на входы 15 устройства и соответствующих контролируемой последовательности,

Регистр 4 предназначен дл  записи адреса начальной  чейки зоны пам ти, выдел емой дл  контрол  конкретной последовательности импульсов. Запись адреса осуществл етс  с входа 16 устройства по синхроимпульсу на входе 17 устройства.

Регистр 5 предназначен дл  записи и хранени  информации, поступившей на входы 15 контролируемой последовательности устройства. Запись информации в регистр 5 осуществл етс  асинхронно с S-входов, а обнуление регистра 5 осуществл етс  по заднему фронту импульса, поступающего одновременно на его К- и С-входы.

Дешифратор 6 в соответствии с кодом, поступившим с выхода блока 1 пам ти, фор- мируетуправл ющие сигналы на входы коммутаторов 8 и 9, что позвол ет различать импульсы, принадлежащие и не принадлежащие контролируемой последовательности . Дешифратор 6 - управл емый. Сигнал на его выходе будет сформирован только при наличии единичного сигнала на управл ющем входе. При нулевом управл ющем сигнале на всех выходах дешифратора 6 будут присутствовать нулевые сигналы.

Шифратор 7 в соответствии с унитарным кодом, поступающим на его вход, формирует на своем выходе двоичный код (код номера кода, по которому поступил импульс ) дл  записи его в блок 1 пам ти.

Коммутатор 8 служит дл  формировани  на своем выходе импульса, если поступивший на один из входов 15 устройства импульс соответствует контролируемой последовательности импульсов.

Коммутатор 9 формирует на своем выхо- .де импульс при поступлении очередного импульса на один из входов 15 устройства в режиме Программирование, а в режиме Контроль - если поступивший на один из входов 15 устройства импульс не принадлежит контролируемой последовательности.

Коммутатор 10 предназначен дл  формировани  импульсов на счетный вход счетчика 3,

Триггер 11 предназначен дл  управлени  режимов работы устройства. В единичное состо ние триггер 11 переводитс  единичным сигналом, поступившим на его S-вход, в нулевое - на R-вход. Единичное состо ние триггера 11 соответствует режиму Программирование, а нулевое - режиму Контроль.

Элемент И 12 служит дл  формировани  импульса на входе одновибратора 14.

Элемент И 13 предназначен дл  формировани  сигнала ошибки.

Одновибратор 14 служит дл  синхронизации работы устройства в режиме Программирование .

Устройство дл  контрол  последовательностей импульсов работает следующим образом.

Перед началом функционировани  элементы пам ти устройства устанавливаютс  в ноль. Цепи начальной установки на фиг. 1 условно не показаны. В регистр 4 с входа 16 записываетс  адрес первой  чейки, соответствующей контролируемой последовательности , по синхроимпульсу, поступившему на вход 17, На вход 18 устройства поступает единичный импульс, и триггер 11 переходит в единичное состо ние , т.е. устройство переходит в режим Программирование.

Единичный сигнал с единичного выхода триггера 11 закроет элемент И 13, откроет

коммутатор 10 по второму информационному входу и элемент И 12.

Нулевой сигнал с нулевого выхода триггера 11 закроет дешифратор 6. В результате на его выходах будут присутствовать только

нулевые сигналы и коммутатор 8 будет закрыт по всем информационным входам, а коммутатор 9 - открыт по всем входам.

По адресу, поступившему с выхода регистра 4, сумматор 2 формирует адрес  чейки пам ти блока 1 пам ти.

При поступлении импульса на один из входов 15 устройства (например, 15.J) последний запишетс  в j-й разр д регистра 5, поступит на вход шифратора 7, в соответствии с которым он сформирует на D-входе блока 1 пам ти двоичный код.

Одновременно с записью в регистр 5

импульс, поступивший на вход 15.J, пройдет

на выход коммутатора 9 и далее через открытый элемент И 12 - на вход одновибратора 14. Последний по переднему фронту поступившего на его вход сигнала сформирует на своем выходе единичный импульс, по заднему фронту которого в блок 1 пам ти

запишетс  код номера входа (в нашем случае 15J), по которому поступил импульс, об- нулитс  регистр. 5, и через коммутатор 10 поступит на счетный вход счетчика 3. Счетчик 3 увеличит свое состо ние на единицу.

В результате этого на выходе сумматора 2 сформируетс  адрес следующей  чейки пам ти ОЗУ,

Следующий импульс, поступивший на один из входов 15(пусть на 15.1-вход), аналогичным образом запишетс  на 1-й разр д регистра 5, шифратор 7 сформирует на D- входах блока 1 пам ти код номера 1-го входа , по которому поступил импульс. Одновременно поступивший импульс пройдет через коммутатор 9, элемент И 12 на вход одновибратора и последний сформирует на своем выходе единичный импульс. В результате код, сформированный шифратором 7, запишетс  в блок 1 пам ти, регистр 5

обнулитс , а счетчик увеличит свое состо ние еще на единицу и на выходе сумматора 2 будет сформирован адрес следующей  чейки.

При поступлении последующих импульсов на вход 15 устройства цикл работы в режиме Программирование повтор етс . В результате в блоке 1 пам ти формируетс  программа контрол  данной последовательности импульсов.

Перед началом функционировани  устройства в режиме Контроль счетчик 3 устанавливаетс  в ноль. Цепи начальной установки на фиг. 1 условно не показаны. В регистр 4 с входа 16 записываетс  адрес первой  чейки, соответствующей контролируемой последовательности. Это осуществл етс  по синхроимпульсу, поступившему на вход 17. На вход 19 устройства поступает единичный импульс, и триггер 11 переходит в нулевое состо ние, т.е. устройство переходит в режим Контроль.

Единичный сигнал с нулевого выхода триггера 11 открывает первый информационный вход коммутатора 10 и разрешает работу дешифратора Ь. Нулевой сигнал с единичного выхода триггера 11 закрывает информационный вход коммутатора 10, закрывает элемент И 12 и открывает элемент И 13,

По адресу, поступившему с выхода регистра 4, сумматор 2 формирует адрес  чейки блок 1 пам ти, из которой считываетс  код номера входа (например, 15.), который поступает на вход дешифратора 6. По этому коду дешифратор 6 формирует единичный сигнал на j-м выходе и нулевые сигналы - на остальных выходах. В результате j-й выходной сигнал дешифратора 6 открывает j-й инФоомаиионный вход коммутатора 8 и закрывает j-й информационный вход коммутатора 9.

При поступлении импульса на вход 15J устройства (т.е. при правильной реализации контролируемой последовательности) последний через коммутаторы 8 и 10 поступит на вход счетчика 3 и переведет его в единичное состо ние. В результате этого на выходе сумматора 2 сформируетс  адрес следующей  чейки блока 1 пам ти и на вход дешифратора 6 поступит номер входа, по которому должен поступить очередной импульс контролируемой последовательности (например , вход 15.i). При поступлении импульса на вход 15.1 устройство будет работать аналогичным образом (см. фиг. 2, б).

Если контролируема  последовательность искажена и очередной импульс поступил на другой вход (например, вход 15.т), то этот импульс не пройдет на выход коммутатора 8. Однако он пройдет через коммутатор 9 и элемент И 13 на выход 20 устройства и сформирует сигнал ошибки (см. фиг. 2, в).

Аналогично, если одновременно с импульсом по входу 15.J (соответствующим входной последовательности) поступит импульс на любой другой вход (например, 15,т), то этот импульс все равно пройдет на выход коммутатора 9, элемента И 13 и сформирует на выходе 20 сигнал ошибки,

По окончании контролируемой последовательности из блока 1 пам ти будет считана  чейка, содержаща  нулевой код. В результате на всех задействованных выходах дешифратора 6 будет нулевой код и коммутатор 9 будет открыт по всем выходам. Поэтому любой импульс, поступивший на входы 15.1-15.п устройства, сформирует сигнал ошибки на.выходе 20 устройства.

Так как в данном устройстве смена программы контрол  производитс  за врем  одного цикла контрол , то общее врем  Т . затрачиваемое на К циклов контрол , можно определить выражением

КТср+ аКТср

Tk

Тогда выигрыш в оперативности функционировани  может быть оценен относи- тельным снижением общего времени, затрачиваемого на К циклов контрол , по формуле

25

Т

100% (

при а 0,01; I 25-50; а Т 19,2-32,6%. Таким образом, данное устройство обеспечивает снижение общего времени, затрачиваемого на К циклов контрол , на 19,2-32,6%.

Указанное техническое преимущество обеспечивает значительное превосходство данного устройства по оперативности функционировани , достигаемое введением соответствующих конструктивных признаков. Это обсто тельство значительно расшир ет область применени  данного устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  последовательностей импульсов, содержащее блок

   пам ти, сумматор, счетчик, первый регистр, дешифратор, первый и второй коммутаторы, причем входы контролируемой последовательности устройства соединены с информационными входами первого и второго

   коммутаторов, пр мые управл ющие входы первого коммутатора и инверсные управл ющие входы второго коммутатора соединены с выходами дешифратора, входы кода номера последовательности и синхронизации устройства соединены соответственно с информационным входом и входом синхронизации первого регистра, выход которого соединен с первым входом сумматора, тгорой вход которого соединен с выходом

   счетчика, выход сумматора соединен с адресным входом блока пам ти, выход которого соединен с информационным входом дешифратора, отличающеес  тем, что; с целью повышени  оперативности функционировани , в него введены второй регистр, шифратор, третий коммутатор, триггер, первый и второй элементы И и одновибратор, причем входы контролируемой последовательности устройства соединены с информационным входом второго регистра, выход которого соединен с входом шифратора, выход которого соединен с информационным . входом блока пам ти, первый и второй входы режима устройства соединены соответственно с S- и R-входами триггера, нулевой выход которого соединен с первым управл ющим входом

   третьего коммутатора и управл ющим входом дешифратора, единичный выход триггера соединен с вторым управл ющим входом третьего коммутатора, первым входом первого элемента И и инверсным входом второго элемента И, выход которого  вл етс  выходом ошибки устройства, выход первого коммутатора соединен с первым информационным входом третьего коммутатора, выход

   которого соединен со счетным входом счетчика , выход второго коммутатора соединен с пр мым входом второго элемента И и вторым входом первого элемента И, выход которого соединен с входом одновибратора, выход одновибратора соединен с К-входом и входом синхронизации второго регистра, с вторым информационным входом третьего коммутатора и управл ющим входом блока пам ти.