SU1735884A1 - Адаптивное устройство дл передачи информации - Google Patents

Abstract

Изобретение относитс  к информационно-измерительной технике и предназначено дл  сокращени  избыточности передаваемой информации и согласовани  ее с каналом св зи. Целью изобретени   вл етс  повышение достоверности передаваемой информации за счет введени  средств управлени  частотой опроса датчиков, С этой целью в известное устройство, содержащее блок еравнени  блоки оперативной и буферной пам ти, элементы задержки, элементы И, ИЛИ, введены блок управ-- лени  частотой опроса датчиков, элемент И, реверсивный счетчик, позвол ющие в зависимости от уровн  заполнени  буферной пам ти измен ть частоту опроса датчиков. Кроме того, исключаютс  переполнение блока буферной пам ти и потер  существенных отсчетов Изобретение может быть использовано в системах сбора и обработки информации , системах управлени , автоматизированных системах научного эксперимента , дл  систем биологической саморегул ции. 1 з.п. ф-лы, 3 ил., 1 табл. § л

Description

Изобретение относитс  к информационно-измерительной технике и предназначено дл  сбора и передачи информации от датчиков в цифровом виде.

Известны устройства дл  передачи информации, обеспечивающие последовательный опрос датчиков информации и передачу ее в канал св зи„ Недостатком таких устройств  вл етс  значительна  избыточность передаваемой информации. Это снижает ее достоверность , приводит к нерациональному использованию всех средств) передач данных.

Наиболее близким к предлагаемому  вл етс  по технической сущности устройство, содержащее регистр теку - щей выборки, выход которого соединен с первым входом блока сравнени , блок оперативной пам ти, счетчик записи, вход которого соединен с входом первого элемента задержки, блок буферной пам ти, счетчик считывани , второй элемент задержки, элементы И, ИЛИ. Данное устройство, обеспечивает вы- деление существенных отсчетов из входного потока данных и согласование полученного потока с интенсив- J

Q0 СП

оо

00

4

ностью считывани  информации в канал св зи. Недостатком данного устройства  вл етс  то, что, возможно переполнение буферной пам ти при активном изменении входных сигналов и не формируетс  информаци  дл  восстановлени  расположени  отсчетов во време ни„ Все это в совокупности приводит к тому, что достоверность передаваемой информации невысока, восстановить исходные, сигналы удаетс  весьма приближенное

Целью изобретени   вл етс  повышение достоверности передаваемой информации о

Указанна  цель достигаетс  тем, что в известное устройство ввод тс  блоки- и св зи, позвол ющие в зависимости от уровн  заполнени  блока буферной пам ти регулировать частоту опроса входных датчиков и формировать временную информацию от отсчетах, исключа  переполнение блока буферной пам ти, а именно: блок управлени  частотой опроса датчиков, на вход которого подаетс  информаци  об уровне заполнени  буферной пам ти, а на выходах формируютс  сигнал управлени  приемом данных от датчиков и код коэффициента увеличени  периода опроса датчиков J-триггер, измен ющий свое состо ние перед каждым циклом опроса датчиков, соединенный своим выходом с информационным входом блока буферной пам ти, что позвол ет каждое слово буферной пам ти однозначно отнести к одному из последовательных циклов опроса, счетчик адресов датчиков, формирующий сигналы начала циклов опроса, а также адресную информацию дл  блока буферной пам ти, RS-триггер, инвертор, элементы задержки, И, ИЛИ соответствующими св з ми обеспечивают принудительную запись последнего счетчм- ка, если за цикл опроса существенных отсчетов не оказалось, реверсивный счетчик, формирующий данные об уровне заполнени  буферной пам ти

10

20

временна  диаграмма, по сн юща  работу устройства,

Устройство содержит вход 1 дл  -ж подачи отсчетов сигналов от датчиков преобразованных в цифровую форму внешним АЦП, регистр 2 текущей выборки , выход которого св зан с входом блока 3 сравнени , информационным входом блока k оперативной пам т ти и информационным входом блока 5 буферной пам ти. Кроме, того, к информационному входу блока 5 подключены выход Т-триггера 6, вход которого св зан с выходом 7 переполнени  счетчика 8 адреса, информационный выход 9 блока 8 и выход 10 блока 11 управлени  частотой опроса датчиков. Выход блока k св зан с входом регистра 12 пам ти, выход которого соединен с вторым входом блока 3, а вход управлени  - с синхровходом -13 устройства и входом управлени  блока 2„ Через элемент 1 задержки вход 13 соедин етс  с первыми входами элементов И 15 и 16, с входом блока 8„ Вторые входы элементов 15 и 16 св заны с входом элемента И 17, первый вход которого соединен с выходом 18 блока 11, второй - с выходом элемента ИЛИ

30 19. Первый вход последнего соединен с выходом блока 3 и через инвертор 20 с первым входом элемента И 21, второй вход которого соединен с выходом 7 блока 8, третий вход - с ин- .

35 версным выходом 22 RS-триггера 23, а выход - с вторым входом блока 19. S-вход 2k блока соединен с выходом блока 3, R-вход 25 - с входом 26 считывани  устройства. Выход 7 блока 8 соединен с входом 27 блока 11, вход 28 которого соединен с информационным выходом реверсивного счетчика 29, инкрементный вход 30 которого подключен к выходу элемента 16 и через элемент 31 задержки к управл ющему входу блока 5. Декрементный вход 32 блока 29 соединен с входом 26, входом счетчика 33 считывани . Выход 3 переполнени  блока 29  вл етс  выходом

25

40

45

и сигнал управлени  считыванием инфор- 50 Разрешени  считывани  устройства.Вход

управлени  коммутатора 35 соединен с выходом элемента 16 и входом счетчика 36 записи, выход которого св зан с первым информационным входом коммутатора 35, а выход счетчика 33 - с вторым информационным входом коммута- тора 35. Выход блока 5  вл етс  выходом устройства.

мации из нее в канал св зи,, коммутатор , инвертор, элементы задержки, элементы И, обеспечивают необходимую логику работы устройства в целом.

На фиг.1 представлена блок-схема предлагаемого устройства;на фиг.2 - блок-схема возможной реализации блока управлени  частотой; на фиг.З ,

10

20

7358844

временна  диаграмма, по сн юща  работу устройства,

Устройство содержит вход 1 дл  -ж подачи отсчетов сигналов от датчиков преобразованных в цифровую форму внешним АЦП, регистр 2 текущей выборки , выход которого св зан с входом блока 3 сравнени , информационным входом блока k оперативной пам т ти и информационным входом блока 5 буферной пам ти. Кроме, того, к информационному входу блока 5 подключены выход Т-триггера 6, вход которого св зан с выходом 7 переполнени  счетчика 8 адреса, информационный выход 9 блока 8 и выход 10 блока 11 управлени  частотой опроса датчиков. Выход блока k св зан с входом регистра 12 пам ти, выход которого соединен с вторым входом блока 3, а вход управлени  - с синхровходом -13 устройства и входом управлени  блока 2„ Через элемент 1 задержки вход 13 соедин етс  с первыми входами элементов И 15 и 16, с входом блока 8„ Вторые входы элементов 15 и 16 св заны с входом элемента И 17, первый вход которого соединен с выходом 18 блока 11, второй - с выходом элемента ИЛИ

30 19. Первый вход последнего соединен с выходом блока 3 и через инвертор 20 с первым входом элемента И 21, второй вход которого соединен с выходом 7 блока 8, третий вход - с ин- .

35 версным выходом 22 RS-триггера 23, а выход - с вторым входом блока 19. S-вход 2k блока соединен с выходом блока 3, R-вход 25 - с входом 26 считывани  устройства. Выход 7 блока 8 соединен с входом 27 блока 11, вход 28 которого соединен с информационным выходом реверсивного счетчика 29, инкрементный вход 30 которого подключен к выходу элемента 16 и через элемент 31 задержки к управл ющему входу блока 5. Декрементный вход 32 блока 29 соединен с входом 26, входом счетчика 33 считывани . Выход 3 переполнени  блока 29  вл етс  выходом

25

40

45

Разрешени  считывани  устройства.Вход

управлени  коммутатора 35 соединен с выходом элемента 16 и входом счетчика 36 записи, выход которого св зан с первым информационным входом коммутатора 35, а выход счетчика 33 - с вторым информационным входом коммута- тора 35. Выход блока 5  вл етс  выходом устройства.

Блок управлени  частотой на фиг.2 содержит кодер 37, вход которого  в- л етс  входом 28 блока 11, и св зан с информационным входом 38 вычитающего счетчика 39 Управл ющий вхо АО  вл етс  выходом элемента И 1 , первый вход которого св зан с входом 27 блока 11 и через инвертор 42 с первым входом элемента И 43, второй вход которого св зан с входом 27, а выход - со сметным входом блока 39. Выход 44 заема счетчика 39 соединен с входом инвертора 42 и выходом 18 блока 11, Вход 38 через регистр 45 пам ти св зан с выходом 10 блока 1.1«, Управл ющий вход блока 45 соединен с выходом элемента 43.

Устройство работает следующим образом ,

В исходном состо нии блоки 2,4, 5,12,23,29,33,36,39 установлены в нуль, счетчик 8 содержит единицу, состо ние Т-триггера 6 не определено , на выходе блока 3 - нуль, на управл ющих входах блоков 4 и 5 уров -ни нул , соответствующие операции чтени . На выходе 18 - единица, на выходе 7 - нуль, на выходе 34 - единица , При подаче первого отсчета, сопровождаемого синхроимпульсом на входе 13 (фигЛ), он запоминаетс  в регистре 2. Одновременно,в регистр 12 записываетс  содержимое блока 4 с адресом 1. Элемент 14 задержки обеспечивает блокировку разрешени  записи в блоках 4 и 5„ Это необходимо дл  правильной работы устройства, в противном случае дл  промежуточного отсчета могла бы выполнитьс  запись по сигналу существенности предыдущего отсчета о Если обозначить через t, задержку i-м блоке, то

-и

t

2 + t3 + t +tz,

н- t,, +

+ t

IT

t3iЕсли отсчет существенный, то на выходе блока 3 единица, котора  устанавливает RS-триггер 23 в единицу, и если запись разрешена блоком 11 .(на входе 18 единица), формируютс  единичные сигналы записи на входах элементов 16 и 15. Если отсчет несущественный , на выходе блока 3 - нуль, но сигнал записи все же может быть сформулирован по второму входу блока 19. Это имеет место в случае, когда за весь цикл опроса не было

35881

, 10

Г5

существенных отсчетов (в блоке 23 - нуль l, последний отсчет не существенен и в блоке 8 адрес последнего датчика (на выходе 7 - единиц). В этом случае несущественный отсчет принудительно записываетс  в пам ть как существенный, чтобы не потер ть информацию о времени расположени  отсчетов последовательных циклов опроса Запись существенного отсче- . та в блок 5 осуществл етс  увеличением счетчика 36 на единицу, настройкой блока 35 и выдачей сигнала записи с задержкой, определ емой элементом 21 „ Ее величина

t

36

+ t

35

2Q По окончании импульса (по заднему фронту) на входе 13 переключаетс  блок 8„ Длительность этого импульса

(t4, ts

)

Таким образом подготавливаетс  адрес следующего датчика,

Временной интервал иежду импульсами (At) должен позвол ть сформировать , записать результаты, выпол- нить чтение из блока 4 и изменить в конце цикла состо ние Т-триггера 6. Поскольку реально tg : t, то

&t t4 + t

ИПо окончании цикла опроса-блок 8 1, триггер 6

содержит , триггер b установлен в инверсное состо ние относительно предыдущего цикла„

Блок 11 управлени  частотой работает следующим образом.

Кодер 37 преобразует код из блока 29, равный числу зан тых  чеек в блоке 5, в начальное состо ние

счетчика 39 Кодер 37 может быть реализован либо в виде схемы из логических элементов, либо в виде ПЗУ, ПЛМ. Код на выходе кодера 37 число циклов опроса датчиков, в течение котоРЫХ запрещена запись в блоках А и 5. Этот код по выходу 10 записываетс  в блок 5. Сигнал на выходе й равен единице при нулевом состо нии счетчика 39 и  вл етс  разрешающим (выход 18)„ Запись код с входом 38 возможна при нулевом состо нии счетчика 39 и выполн етс  только в конце цикла опроса сигналом с входа 27. Этим же сигналом инициируетс  вычитание еди

ницы в счетчике 39. Крличество пропущенных циклов заноситс  в блок 5 с каждым существенным отсчетом нового цикла опроса. Запись в блоках 39 kS выполн етс  по заднему фронту сигнала на входе 27.

Функцией кодера  вл етс  формирование числа циклов опроса, которые нужно выполнить без записи в блоки 1 и 5 (этим и снижаетс  частота опроса ), в зависимости от числа зан тых  чеек блока 5 (фиксируетс  блоком 28). Заранее можно вычислить, при каком-числе зан тых  чеек блока 5 во сколько раз следует снизить частоту опроса, чтобы избежать потери отсчетов. По результатам стро тс  логические функции.

I

Пример. Пусть емкость блока равна Задано, что при числе данных более 15, но менее 31, необходимо пропускать один цикл опроса, при числе данных более 31 - два цикла. Обозначив через хо, х, хг, х, х., х5 разр ды входа 28, а через z0, z разр ды выхода, можно получить, что

X4xs;

Например, дл  числа зан тых  чеек 3 (xz х .3 х $- 0 о

1)

Z

1

О, т.е циклы опроса не пропускаютс . При числе зан (х,1 . z

О,

. О,

т.е.

тых  чеек 30 л5

« Э Х-4 1) zo f

пропускаетс  один цикл опроса.

Таблицу истинности кода на входе и выходе блока 37 можно изобразить следующей таблицей (в ней приведены дес  тичные эквиваленты двоичных кодов).

По окончании цикла опроса датчиков осуществл етс  считывание информации во внешние средства передачи данных. Дл  этого на вход 26 подаютс  импульсы считывани  из блока 5 (например, внешним генератором импульсов ) , который настроен на считывание -нулевым уровнем с выхода эле-ет мента 31 о Считывание возможно при нулевом уройне на выход 3, единичный

45 обеспечивает необходимую достоверность передачи информации.

Claims (2)

1. Адаптивное устройство дл  передачи информации, содержащее регистр текущей выборки, первый вход которого  вл етс  первым-входом устройства , выход соединён с первым вх олом блока сравнени , блок оперативной пам ти, счетчик записи, вход которого объединен с входом первого элемента задержки, блок буферной пам ти, управл ющий вход которого

91

соединен с выходом первого элемента задержки, счетчик1 считывани , второй элемент задержки, первый элемент И, выход которого соединен с управл ющи входом блока оперативной пам ти, второй , третий и четвертый элементы И, выход третьего элемента И подключен к первому входу элемента ИЛИ, отличающеес  тем, что, с целью повышени  достоверности передаваемой информации, в него введены счетчик адреса, регистр пам ти, инвертор, Т- и RS-триггеры, коммутатор , реверсивный счетчик и блок управлени  частотой опроса датчиков, объединенные второй вход регистра текущей выборки, вход второго элемента задержки и первый вход регистра п

м ти  вл ютс  вторым входом устроист- ю второй выходы блока управлени  частова , выход второго элемента задержки подключен к входу счетчика адреса .и первым входам первого и второго элементов И, первый выход счетчика адреса соединен с адресным входом блока оперативной пам ти и первым информационным входом блока буферной пам ти, второй выход подключен к первым входам третьего элемента И и блока управлени  частотой опроса датчиков и входу Т-триггера, информационный вход блока оперативной пам ти и второй информационный вход.блока буферной пам ти подключены к выходу регистра текущей выборки, выход Т-триггера соединен с третьим информационн- ным входом блока буферной пам ти, адресный вход которого соединен с выходом коммутатора, первый и второй входы которого подключены к выходам счетчика записи и счетчика считывани  соответственно, третий вход коммутатора подключен к выходу второго элемента И, вторые входы первого и второго элементов И подключены к выходу четвертого элемента И, выход блока оперативной пам ти соединен с вторым входом регистра пам ти, вы- ход которого подключен к второму входу блока сравнени , выход которого

30

той опроса датчиков соединены соот-е ветственно с первым входом четвертого элемента И и четвертым информационным входом блока буферной пам ти,

25 выход элемента ИЛИ подключен к второму входу четвертого элемента И,

2. Устройство по п.1, о т л и чающеес  тем. что блок управле- ни  частотой опроса датчиков содержит кодер, регистр пам ти, первый и второй элементы И, счетчик и инвертор , вход кодера  вл етс  первым входом блока управлени  частотой опроса датчиков, выход которого подключен к первым входам регистра пам ти

35 и счетчика, второй вход которого соединен с выходом первого элемента И, третий вход счетчика и второй вход регистра пам ти подключены к выходу второго элемента И, первые входы

40 первого и второго элементов. И  вл ютс  вторым входом блока управлени  частотой опроса датчиков, второй вход второго элемента И соединен с выходом инвертора, вход которого и

45 второй вход первого элемента И подключены к выходу счетчика, выход счетчика и выход регистра пам ти  вл ютс  соответственно первым и вторым выходами блока управлени  частотой опроса датчиков.

10

подключен к второму входу элемента ИЛИ, S-входу RS-триггера и через инвертор к второму входу третьего элемента И, третий вход которого соединен с инверсным выходом RS-триггера, объединенные R-вхсд RS-триггера, вход счетчика считывани  и первый вход реверсивного счетчика  вл ютс  третьим входом устройства, выход блока буферной пам ти  вл етс  первым выходом устройства, второй вход реверсивного счетчика соединен с выходом второго элемента И, первый вы- 5 ход реверсивного счетчика подключен к второму выходу блока управлени  частотой опроса датчиков, второй выход реверсивного счетчика  вл етс  вторым выходом устройства, первый и

0

той опроса датчиков соединены соот-е ветственно с первым входом четвертого элемента И и четвертым информационным входом блока буферной пам ти,

5 выход элемента ИЛИ подключен к второму входу четвертого элемента И,

2. Устройство по п.1, о т л и чающеес  тем. что блок управле- ни  частотой опроса датчиков содержит кодер, регистр пам ти, первый и второй элементы И, счетчик и инвертор , вход кодера  вл етс  первым входом блока управлени  частотой опроса датчиков, выход которого подключен к первым входам регистра пам ти

5 и счетчика, второй вход которого соединен с выходом первого элемента И, третий вход счетчика и второй вход регистра пам ти подключены к выходу второго элемента И, первые входы

0 первого и второго элементов. И  вл ютс  вторым входом блока управлени  частотой опроса датчиков, второй вход второго элемента И соединен с выходом инвертора, вход которого и

5 второй вход первого элемента И подключены к выходу счетчика, выход счетчика и выход регистра пам ти  вл ютс  соответственно первым и вторым выходами блока управлени  частотой опроса датчиков.

ФигЗ