SU822298A1 - Устройство дл контрол блокапОСТО ННОй пАМ Ти - Google Patents

Description

Изобретение относитс  к запоминающим устройствам и может быть исполь зовано дл  производственного контрол  блоков посто нной пам ти/ выполненных на больших интегральных схемах (БИС ПЗУ). Известно устройство, содержащее микропрограммный автомат, регистр схем совпадени , регистр компараторов уровней и позвол ющее контролировать посто нное запоминающее устройство по заданной таблице истинности , занесенной в пам ть ЭВМ Недостатками этого .устройства  вл ютс  большой объем оборудовани  и необходимость совместной работы с ЭВ Наиболее близким к изобретению вл етс  устройство дл  контрол  бло ка посто нной пам ти, содержащее эталонное запоминак цее устройство синхронизатор, счетчик адреса, блок сравнени , блок управлени , блок пре образовани  уровней, блок измерени  уровней, причем первый вход блока преобразовани  уровней соединен с первым выходом синхронизатора, второй - с выходом счетчика адреса, вход которого соединен с вторым вьисо дом синхронизатора, управл ющий вход .которого соединен с первым выходом блока управлени , второй выход блока управлени  соединен с первым вхо-, дом блок-а сравнени , выход которого соединен с первым входом блока управлени , второй вход которого подключен к третьему выходу синхронизатора , а третий вход - к входу устройства 2. Недостатком данного устройства  вл етс  низкое быстродействие вследствие необходимости иметь эталон дл  каждого типа блока посто нной пам ти большой длительности и трудоемкости операций выбора и периодической перепроверки эталонов. Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее синхронизатор , .блок согласовани  уровней напр жени , счетчик адреса, блок управлени , схему сравнени  к- усилитель считывани , причем первый выход синхронизатора соединен с первым входом блока согласовани  уровней напр жени , второй вход и выход которого подключен соответственно к выходу счетчика адреса и к выходу устройства , вход усилител  считывани  подключен ко входу устройства, второй и

третий выходы и вход синхронизатора соединены соответственно со входом счетчика адреса, с первым входом и с первым выходом блока управлени  вторые вход и выход которого подключены соответственно к первым выходу и входу схемы сравнени , введены муд ьтиплексор , сумматор по модулю два, регистр сдвига и регистр эталонного кода, выход которого подключен ко второму входу схемы сравнени , тактовый вход и один из выходов регистра , сдвига соединены соответственно с четвертым выходом синхронизатора и с третьим входом схемы сравнени ,информационный вход и другие выходырегистра сдвига подключены соответственно ,к выходу и к одному из входов сумматора по модулю два, другой вход которого соединен с выходом мультиплексора, информационный и адресный входы которого Г1одключены соответственно к выходу усилител  считывани  и к третьему выходу блока управлени .

На чертеже изображена принципиальна  схема предлагаемого устройства.

Устройство содержит синхронизатор 1, блок 2 согласовани  уровней напр жени , счетчик 3 адреса, блок 4 управлени , схему 5 сравнени , мультиплексор б, усилитель 7 считывани , сумматор 8 по модулю два, регистр 9 сдвига, регистр 10 эталонного кода, управл ющий вход 11,вход 12 и выход 13.

. Первый выход синхронизатора 1 соединен с первым входом блока 2 согласовани  уровней напр жени , второй вход и выход которого подключен соответственно к выходу счетчика 3 адреса и к выходу устройства 13. Вход усилител  7 считывани  подключен ко. входу устройства 12. Второй и третий выходы и вход синхронизатора 1 соединены соответственно со входом счетчика 3 адреса, с первым входом и первым выходом блока 4 управлени , вторые вход и выход которого подключены соответственно к первым выходу и входу схемы 5 сравнени . Выход регистра 10 эталонного кода подключен ко второму входу схемы 5 сравнени . Тактовый вход и один из выходов регистра 9 сдвига соединены соответственно с четвертым выходом синхронизатора 1 и с третьим входом схемы 5 сравнени  Информационный вход и другие выходы регистра 9 сдвига подключены соответственно к выходу и к одному из вхо . дов сумматора 8 по модулю два, другой вход которого соединен с выхо , дом мультиплексора б, информационный и адресный входы которого подключены соответственно к выходу усилител  7 считывани  и к третьему выходу блока 4 управлени . Вход 12;И выход устройства соедин ютс  с выходом и входом контролируемого блока 14 посто нной пам ти. Контролируемый блок . 14 посто нной пам ти выполнен на больших интегральных схемах (БИСПЗУ)

Устройство работает следующим образом .

По сигналу, поступающему на вход 11 блок 4 управлени  запускает синхронизатор 1. Синхронизатор 1 формирует тактовые импульсы и сигналы управлени , необходимые дл  работы контролируемого блока 14 посто нной пам ти в соответствии с заданной временной диаграммой, и выдает их на блок 2 согласовани  уровней напр жени . Кроме того, синхронизатор 1 формирует импульсы сдвига, поступающие на счетчик 3 адреса и обеспечивающие его своевременное перек лючение. Код. адреса со счетчика 3 адреса поступает на блок 2 согласовани  уровней напр жени , который обеспечивает формирование уровней адресных, тактовых и управл ющих сигналов, необходимых дл  работы контролируемого блока 14 посто нной пам ти. Поступающие с блока 2 согласовани  уровней напр жени  сигналы обеспеч1 вают последовательную выб;Орку информации по всем адресам контролируемого блока 14 посто нной пам ти, сигналы с выхода которого поступают на усилитель 7 считывани , где их. уровни сравниваютс  с опорными напр жени ми, и результаты сравнени  поступают на информационный .вход мультиплексора б. Адрес канала мультиплексора б формируетс  блоком 4 управлени . Информаци  с выхода мультиплексора б поступает на вход регистра 9 сдвига через сумматор 8 по модулю два. Сдвиг информации в регистре 9 сдвига осуществл етс  импульсами, поступающими с синхронизатора 1. После того, как через сумматор 8 по модулю два на регистр 9 сдвига поступит вс  информаци , считанна  с контролируемого блока 14 посто нной пам ти, блок 4 управлени  останавливает синхронизатор 1 и выдает стробирующий сигнал на схему 5 сравнени . По этому сигналу происходит сравнение информации наход щейс  в регистре 9 сдвига, с кодовой комбинацией, хран щейс  в регистре 10 эталонного кода. В регистре 10 эталонного кода хранитс  код, соответствующий состо нию регистра 9- сдвига по окончании контрол  блока 14 посто нной пам ти., если он работает правильно. Результат сравнени  фиксируетс  блоком 4 управлени .

Технико-экономическое преимущество предлагаемого устройства заключаетс  в том, что оно при обеспечении высокой точности контрол  уменьшает врем , необходимое дл  полного цикла контрол  блока посто нной пам ти,на 20% по сравнению с известным, за

Claims (1)

1. формула изобретения

   Устройство для контроля блока постоянной памяти, содержащее синхронизатор, блок согласования уровней напряжения, счетчик адреса, блок управления, схему сравнения и усилитель считывания, причем первый выход синхронизатора соединен с первым входом блока согласования уровней напряжения, второй вход и выход которого подключен соответственно к выходу счетчика адреса и к выходу устройства, вход усилителя считывания подключен ко входу устройства, второй й третий выходы и вход синхронизатора соединены соответственно со входом счетчика адреса, с первым входом и с первым выходом блока управления, вторые вход и выход которого подключены соответственно к первым выходу и входу схемы сравнения, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит мультиплексор, сумматор по модулю два, регистр сдвига и регистр эталонного кода, выход которого подключен ко второму входу схемы сравнения, так-, товый вход и один из.выходов регистра, сдвига соединены соответственно с четвертым выходом синхронизатора и с третьим входом схемы сравнения, информационный вход и другие выходы регистра сдвига подключены соответственно к выходу и к одному из входов сумматора по модулю два, другой вход которого соединен с выходом мультиплексора, информационный и адресный входы которого подключены соответственно к выходу усилителя считывания и к третьему выходу блока •управления.