SU1024990A1 - Устройство дл контрол оперативной пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ .ОПЕРАТИВНОЙ ПАМЯТИ, содержамее первый счетчик, выходы которого ЯВЛЯ-, ютс  адресными выхода и устройства, вход первого счетчика подключен к выходу первого эелемента ЗАПРЕТ, первый вход которого подключен к выходу.первого одновибратора, второй вход первого элемента ЗАПРЕТ подключен к первому входу первого одновибратора и к одному из входов информационного регистра, выходы которого  вл ютс  информационными выходами устройства, второй вход первого одновибрато ра подключен ко входу блока управлени , к одному из входов сумматора и к выходу первого счетного триггера, вход которого подключен к соответствующему выходу первого счетчика, выход сумматора подкгаочен к первым управл ющим входам коммутаторов первой группы , выходы которых подключены к другим входам информационного регист. ра, в торой и третий управл ющие входы коммутаторов первой группы под-, ключены соответственно к пр мому и инверсному выходам второго счетного триггера, четвертые входы коммутаторов первой группы подключены к . выходам соответствующих коммутатоpolB . второй группы, одни и другие входы которых подключены к выходам соответственно второго и третьего счетчиков, входы второго и третьеГб счетчиков подключены к первому выходу блока управлени , второй и третий выходы которого подключены соответственно к п тому и шестсму входам кокмутаторов первой группы, четвертый выход блока управлени   вл етс  управл ющим выходом устройства , о т л и ч а ю щ е е с   тем, что, с целью повышени  достоверности контрол , оно содержит дешифратор , элементы И, элементы ИЛИ, второй одновибратор и второй элемент ЗАПРЕТ, выход которого подключен ко второму входу первого элемента ЗАПРЕТ , первый и втсдаой входы второго элемента ЗАПРЕТ подключены соответственно к первому выходу блока управлени  и к выходу второго одновиб: ратод а, вход которого подключен к выходу первого элемента И, первый вход первого элемента И подключен к одному из выходов дешифратора, к одному из входов элемента И и к установочному входу второго счетного Триггера, счетный вход коto jToporo подколочен к выходу первого 4 элемента ИЛИ, первый и второй входы первого элемента ИЛИ подключены соСО ответственно к выходу второго элемента ЗАПРЕТ и к выходу первого счетного триггера, второй вход первого элемента И подключен к четвертому выходу блока управлени , третий вход первого элемента И подключен к соответствующему выходу первого счетчика и другому входу второго элемента И, выход которого подключен к седьмому входу коммутаторов rpynru, другие выходы дешифратора подключены ко входам второго элемента ИЛИ, выход которого подклочен к третьему входу первого одновибратора, вхоф дешифратора подключены ко-второму и третьему выходам блока управлени .

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  оператившлх запоминающих устройств.

Известно устройство дл  контрол  оперативной пам ти, содержащее первый счетчик, регистр числа и блок управлени , подключенные к выходньви шинам устройства, счетный триггер, формирователь, элемент И, основные и дополнительные коммутаторы, второй и третий счетчики l3 .

Недостатке этого устройства  вл етс  невысока  достоверность контррл .

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  контрол  блоков оперативной пам ти, содержащее блок упралени , регистр числа, элемент И, I первый счетный триггер, формирователь импульсов, основные и дополнительные коммутаторы, полусумматор и счетчики 2j .

Недостатком данного устройства  вл етс  невысока  точность контрол , поскольку оно не вы вл ет потерю информации в статических запоминающих устройствах при длительной паузе обращени  к какому-либо столбцу , а также не позвол ет контролиротвать правильность регенерации динамических интегральных схем пам ти 

Целью изобретени   вл етс  повышение точности достоверности контрол .

Поставленна  цель достигаетс  тем, что устройство дли контрол  оперативной пам ти, содержащее счетчик , выходы которого  вл ютс  адресными выходами устройства, вход первого счетчика подключен к выходу первого элемента ЗАПРЕТ, первый вход которого подключен к выходу первого одновибратора, второй вход первого элемента ЗАПРЕТ подключен к первому входу первого одновибра тсв)а и одному из входов информационного регистра , выходы которого  вл ютс  информационнь та выходами устройства, второй вход первого одновибратора подключен ко входу блока управлени , к из входов сумматора и к выходу первого счетного триггед а, вход котрого подключен к соответствующему выходу первого счётчика, выход сумматора подключен к первым управл ющим зходам коквлутаторов первой группы, выхода которых подключены к другим входам инфо1 ационного регистра, второй и третий управл ющие входы кс «мутаторов первой группы подключены соответственно к пр мому и инверсному выходам отаро .го счетного триггера, четвертые входы к(1мутаторов первой группы подключены к выходам соответствующих коммутаторов второй группы, одни и

другие. входы которых подключены j, выходам соответственно второго и третьего счетчиков, входы второго и третьего счетчиков подключены к первому выходу блока управлени , вто5 рой и третий выходы которого подключены соответственно к п тому и шестому входам коммутаторов первой группы, четвертый выход блока управлени   вл етс  управл ющим выходом устройства, содержит дешифЕ)атор, элементы , элементы ИЛИ, второй Одновибратед и второй элемент ЗАПРЕТ , выход которого подключен ко второму входу первого элемента ЗАП15 PET, первый и второй входы второго элемента ЗАПРЕТ, первый и jBXoaa второго элемента ЗАПРЕТ подвключены соответственно к первс му выходу блока управлени  и к выходу

Q второго однЬвибратора, вход которого подключен к выходу первого элемента И, первый вход первого элемента И подключен к одному из выходов дешифратора к одному из входов второго элемента И и к установочному входу второго счетного триггера, счетный вход которого подключен к выходу первого элемента ИЛИ, первйй и входы первого элемента ИЛИ подключены соответственно к

выходу второго элемента ЗАПРЕТ и к выходу первого счетного триггера, второй вход первого элемента И подключен к четверТс 1у выходу блока управлени , третий вход первого

5 элемента И подключен к соответствующему выходу первого счетчика и другому входу второго элемента И, выход которого подключен к седьмому входу кс «мутаторов первой группы,

0 другие выходы дешифратсчра подаслючены ко входам второго элемента ИЛИ, выход которого подключен к третьему входу первого одновибрато-. ра, входы дешифратора подключены ко

5 второму и третьему выходам блока управлени .

На фиг.. 1 приведена блок-схема устройства г на фиг. 2 - блок-схема управлени  устрой ства.

0 Устройсзтво содержит блок 1 управлени  с выхода 2, ин|формационный ,. регистр 3, дешифратор 4, счетчик 5 имек аий размерность п  е А - количество адресов, и предназ , наченный д   формировани  кода аД ресза счетшай триггер 6, одновибратор 7, счетаай триггер 8, элемент ЗАПРЕТ 9, группу коммутаторов 10, сулматор 11, группу коммутаторов 12, счетчик 13, счетчик 14, блок 15

0 оперативной пам ти, вход 16 счетчика

 вл ющ:1йс  -у + 1 -м выходом счетчика , выходы 17-19 блока управлени , элемент ИЛИ 20, элемент И 21, одно5 вибратор 22, элемент ЗАПРЕТ 23, элемент ИЛИ 24, элемент И 25, входную 26 и выходную 27 шины,

Влок 1 управлени  содержит кнопку 28, переключатели 29 и 30 кода теста, антйдребезговые тpиггeiзы 31 и 32, генератор 33 тактовых импульсов , в качестве которого может быть использован любой стандартный генератор импульсов, например Г5-48-, дешифратор 34 кода теста, элементы И 35-38, элемент ИЛИ 39, элемент И 40.

Блок управлени  (фиг. 2) предназначен дл  выдачи на выходах 18 и 19 с помощью переключателей (или программно ) кода выбранного контрольного теста. Выход 2 блЬка 1 управлени  управл ет режимом работы Запись - считывание. Выход 17 предназначен дл  выдачи тактовой последвательности импульсов. В режимах теста Шахматный код и Адресный код во врем  нечетных подциклов (сигнал О на выходной шине 26) присходит считывание ин()ормации и импульсы записи на шине 2 не вырабатываютс , во врем  же четных подциклов сигнал 1 на шине 26 разрешает прохождение тактовых импульсов на выходную шину 2 дл  каждого кода адреса. В качестве дешифратора кода теста 34 может быть ис1юльзован дешифратор 4.

При необходимости переключатели 29 и 30 могут быть заменены любым стандартным устройством ввода. Кулевое состо ние двши атсчра 35  вл етс  резервнь, и элемент if 36 может остутствовать, поскольку в устройстве реализовано только три типа тестов.,

Одновибратор 7 обеспечивает выделение отрицательного фронта сигНсша .

Счетчик 14 имеет разр дность

п + . :. ; ,.,.

Дешифратор 4 обеспечивает включение или отктночение тех или иных элет ентов в зависимости от выбранного кода.

Элемент И 21, одновибратор 22 и элемент ЗАПРЕТ 23 обеспечивает ббрап1ени  к блоку 15 пам ти переходе от одного к другому на врем , определ емое параметрами одновибратора 22.

Счетный триггер 8 обеспечивает формирование теста типа махматный код.

Счетчики 13 и 14 обеспечивают формирование теста типа Адресный кой. ..

Расолотрим работу устройства в режиме Дождь. Двоичный код на шинах 18 и 19 блока 1 управлени  через дешифратор 4 обнул ет триггер 8 и блокирует его работу, запирает элемент И 21, а через элемент

ИЛИ 20 разрешает работу одновибратора 7. Этот же код подключает выход сумматора 11 через кокви1утаторы 10 ко входу регистра 3. При этом источником инфорь &ции, записываемой

в регистр 3,  вл етс  сумматор 11. При нажатии кнопки Пуск в блоке 1 управлени  начинает вырабатыватьс  тактова  последовательность импульсов , котора  поступает на вход счетчиков 13 и 14 и через открытые элементы ЗАПРЕТ 23 и 9 - на вход счетчика 5. В первом подцикле счетчики 5 и 14 работают син:фонно от одних и тех же тактов блока 1. При

этом На входах сумматора 11 код одинаковый , а на его выходе, низкий уровень ф соответствуквций записи кода О по адресам пам ти. По окончании первого подцикла.одновибраторсм 7

выдел етс  задний фронт сигнала с выхода.триггера б, и производитс  запрет (в элементе 9) одного импульса продвижени  в счетчик 5. В результате второй подцикл в счетчике

5 закончитс  на один такт (равный периоду обращени ) позже, чем в счетчике 14, и сумматс«) 11 зафиксирует неравнозначность в конце второго подцикла. Поэтому по втором подцикле во всех адресах пам ти,.кроме последнего, будут записаны коды О, а в последнем -. 1. По окончании второго ПОДЦИКЛа точно также произойдет aaitpeT еще одного импульса продвижени  8 счетчмк 5. СоотвеТственно , неравнозначность зафиксируетс  9 двух последних адресах третьегоподцикла, куда и будет записан код 1. Таким образом, блок 15 бперативной пам ти, заполненный

в первом п одцикле нул ми пост епе нно (начина  с.поеледнего ajiQpeca) заполн етс  в следующих пОдциклах единт ами, т.е. пррисходит процесс набегани  единиц, харакТерний дл  теста Дождь. Когда пройдет А подцвклов, коды на входах сумматора 11 будут инверстош, и блок 15 будет,заполнен единицами. В слйдуюйих подциклах точно /

также, начина  с последнего адреса код единиц сме нтс  кодом нулей, 2 А поациклов заканчиваетс  полмьй теста.

Расс ютрим работу устройства при формирова ии теста типа Адресный

кОд, В этом случав управл юиие

сигнал 18 и 1& с блока 1 подключают , к в со ам регистры 3 выходы счетчика 14 (через коммутаторы 12 и 10/. По-прежнему блокирована работа счетного Т1 1ггера 8, закрыт элемент И 21 и разрешна работа одновибратора 7. Работа коммутаторов 10 аналогичных их работе в режиме Дождь за исключениел того, что источником ««

ФО «ации  вл етс  не сумматор 11,

а счетчик 14, причем счетчики 14 и 5 имеют расхождение по частоте, равА

ное -j . При этом код числа, записываемый в блок 15, мен етс  с каж дьм адресом. Благодар  наличии коммутаторов 12, управл емых счетчиком

13,обеспечиваетс  подключение к соответствующим разр дам регистра числа 3 различных разр дов счетчика

14.Этим достигаетс  выравнивание динамики работы разных разр дов.

Рассмотрим работу устройства в режиме формировани  теста типа Шахматный код. В этс л случае на выходных шинах 18 и 19 блока 1 управлени  устанавливаетс  код, запрещающий работу одновибратора 7, открывающий элепент И 21 и разрешающий работу счетного триггера 8. Сигналы с выходов 18 и 19 блока 1 .управлени 

и f 5 1/ -го выхода счетчика 5 {через открытый элемент И 21) пода лючают ко входам регистра числа 3 выходы счетнозто .триггера 8 через коммутатоЕ л 10.

При работе с некоторьвли М)ЗП запоминг ощимн устройствами статического типа наблкздаетс  потер  информации в отдельных элементах пам ти при длительной паузе обращени  к какомулибо столбцу матрицы пгин ти. Дл  обнаружени  потери информации в этот случае при контроле тестем Шахматный код в режиме считывани  между столбцами делаетс  пауза длительностью Т per - до 10(с дл  динамического ЗУ Т per выбираетс  в соответствии с нсчэмативной документацией) . Эта задержка осуществл етс  с помощью одновибратора 22 с регулируемой длительностью импульса.

В режиме записи элемент И 21 закрыт сигналом с выхода 2 блока 1 управлени . Импульсы с выхода 17 через открытые элементы 23 и, 9 поступают на вход счетчика 5, ас выхода элемента 23 через элемент ИЛИ 24 на счетный вход триггера 8. Во вретл  первого такта обращени  первого подцикла происходит запись кода О в

первый .адрес блока 15. Затем на выводе счетного триггера 8 по вл етс  1, и код 1 записываетс  во второй адрес блока 15. Далее в третий гщрес блока 15 записываетс  код О. 5 Так продолжаетс  до адреса. Таким образом, перва  строка первого каНсша блока 15 заполнена перемё-. жающимис  единицами и нул ми, ПосQ .

Q ле заполнени  2 адресов на , +

выходе первого счетчика 5 устанавливаетс  уровень логической 1, который через открытый элемент И 25 поступает на один из управл ющих входов

5 коммутатора 10, разреша  тем самым прохождение в следующие тактов обращени  сигнала с Инверсного выхода триггера 8 на входы регистра 3. В течение первого подцИкла записи

0 каждалй канал блока 15 будет заполнен шахматньам кодом. В режиме считывани  на выхрдё 2 блока 1 управлени  устанавливаетс  сигнал 1, который разрешает работу элементу

5 И 21. Поэтому после 2. адресов (обращение ко всем строкам одного столбца ) , т.е. при переходе к следующему

столбцу, сигнал с выхода + 1 счетчика 5 через элемент И 21 запускает одновибратор 22, выходной импульс которого запрещает прохождение тактовой последовательности черезэлемент 23 на счетчик 5 и счетный триггер 8. В остальнсад работа происходит так 5 же, как и при записи. При этом провер етс  сохранность информации в блоке 15 пам ти. Во врем  второго записи в блок 15 будет записан инверсный Шахматный код, 0 правильность записи и сохранность информации котсч ого провер етс  во врем  второго считывани .

Преимущество предложенного устройства заключаетс  в более высокой , по сравнению с известными устройствами , точности контрол  статических ЗУ, а также в расширении области применени  за счет возможности контрол  динамических ЗУ.

«SI

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ .ОПЕРАТИВНОЙ ПАМЯТИ, содержащее первый счетчик, выходы которого явля-, ются адресными выходами устройства, вход первого счетчика подключен к выходу первого эелемента ЗАПРЕТ, первый вход которого подключен к выходу.первого одновибратора, второй вход первого элемента ЗАПРЕТ подключен к первому входу первого одновибратора и к одному из входов информационного регистра, выхода которого являются информационными выходами устройства, второй вход первого одновибратора подключен ко входу блока управления, к одному из входов сумматора и к выходу первого счетного триггера, вход которого подключен к соответствующему выходу первого счетчика, выход сумматора подключен к первым управляющим входам коммутаторов первой группы, выхода которых подключены к другим входам информационного регистр ра, второй и третий управляющие входы коммутаторов первой группы подключены соответственно к прямому и инверсному выходам второго счетного триггера, четвертые входа коммутаторов первой группы подключены к . выходам соответствующих коммутаторов. второй группы, одни и другие входа которых подключены к выходам соответственно второго и третьего счетчиков, входы второго и третьего счетчиков подключены к первому выходу блока управления, второй и третий выхода которого подключены соответственно к пятому и шестому входам коьмутаторов первой группы, четвертый выход блока управления является управляющим выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, оно содержит дешифратор, элементы Й, элементы ИЛИ, второй одновибратор и второй элемент ЗАПРЕТ, выход которого подключен ко второму входу первого элемента ЗАПРЕТ, первый и второй входы второго элемента ЗАПРЕТ подключены соответственно к первому выходу блока управления и к выходу второго ОДНОВИб: ратора, вход которого подключен к выходу первого элемента И, первый вход первого элемента И подключен к одному из выходов дешифратора, к одному из входов второго элемента И и к установочному входу второго счетного триггера, счетный вход ко(торого подключен к выходу первого 'элемента ИЛИ, первый и второй входы первого элемента ИЛИ подключены соответственно к выходу второго элемента ЗАПРЕТ и к выходу первого счетного триггера, второй вход первого элемента И подключен к четвертому выходу блока управления, третий вход первого элемента И подключен к соответствующему выходу первого счетчика и другому входу второго элемента Й, выход которого подключен к седьмому входу коммутаторов первой группы, другие выхода дешифратора подключены ко входам второго элемента ИЛИ, выход которого подключен к третьему входу первого одновибратора, входа дешифратора подключены ко второму й третьему выходам блока управления.

   066*30 ГЖ*