SU924758A1 - Устройство дл контрол блоков оперативной пам ти - Google Patents

Устройство дл контрол блоков оперативной пам ти Download PDF

Info

Publication number
SU924758A1
SU924758A1 SU802988371A SU2988371A SU924758A1 SU 924758 A1 SU924758 A1 SU 924758A1 SU 802988371 A SU802988371 A SU 802988371A SU 2988371 A SU2988371 A SU 2988371A SU 924758 A1 SU924758 A1 SU 924758A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
inputs
input
outputs
control
Prior art date
Application number
SU802988371A
Other languages
English (en)
Inventor
Борис Николаевич Анисимов
Анатолий Константинович Криворотов
Олег Васильевич Летнев
Юрий Суренович Шакарьянц
Original Assignee
Ростовский Филиал Научно-Исследовательского Института Автоматики
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ростовский Филиал Научно-Исследовательского Института Автоматики filed Critical Ростовский Филиал Научно-Исследовательского Института Автоматики
Priority to SU802988371A priority Critical patent/SU924758A1/ru
Application granted granted Critical
Publication of SU924758A1 publication Critical patent/SU924758A1/ru

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Description

t
Изобретение относитс  к запоминаю щим устройствам.
Известно устройство, содержащее схему пуска-останова, счетчика адреса , имитаторы ввода начального адреса , количества адресов и кода числа , -схему формировани  кода .адреса, схему сравнени  адреса, контрольный регистр числа, схему формировани  кода числа, схему сравнени  чисел, счетчик циклонов, схему сравнени  циклоп и схему управлени  кодом чисел 1 ..
Недостатками этого устройства  вл ютс  сложность и невысока  достоверность контрол .
Наиболее близким к предлагаемому  вл етс  устройство дл  контрол  блоков оперативной пам ти, содержащее первый счетчик, регистр числа и блок управлени , подключенные к выходным шинам устройства, счетный триггер, формирователь, элемент И, основные коммутаторы.
полусумматор, дополнительные коммутаторы , второй и третий счетчики 2..
Недостатком этого устройства  вл етс  низка  достоверность контрол , так как примен емые в нем тесты типа Дождь и Адресный код не обеспечивают полной проверки блока оперативной пам ти, в частности динамических качеств усилителей
10 считывани ..
Цель изобретени  - повышение достоверности контрол .
Поставленна  цель достигаетс  тем, что в устройство дл  контрол 

Claims (2)

15 оперативной пам ти, содержащее блок управлени , регистр числа, элемент И, первый счетный триггер, формирователь импульсов, основные и до2Q полнительные коммутаторы, полусумматор и счетчики, причем выходы первого счетчика и регистра числа , выход элемента И и первый выход блока управлени   вл ютс  выходами устройства , второй выход блока управлени  соединен с первым входом элемента И, первыми входами первого счетного триггера и формировател  им, ульсов и входами второго и третьего счетчиков, выход элемента И подключен к входу первого счетчика, один из выходов которого соединен с вторым и третьим входами первого счетного триггера, выход которого подключен к первому входу полусумматора и второму входу формировател  импульсовi выход которого соединен с вторым входом элемента И, второй вход полусумматора подк .лючен к одному из выходов третьего счетчика, а выход - к первым информационным входам основных коммутаторов , выходы которых соединены соответственно с одними из входов регистра числа, другие входы которого подключены к третьему выходу блока управлени ,четвертый выход ко торого соединен с первыми управл ющими входами основных коммутаторов вторые информационные входы которых подключены соответственно к выходам дополнительных коммутаторов, уп равл ющие и информационные входы ко торых соединены соответственно с вы ходами второго и третьего счетчиков содержит второй счетный триггер, первый , второй и третий входы кото рого подключены к первому входу элемента И, пр ной и инверсный выходы второго счетного триггера соединены соответственно с информацион ными входами основных коммутаторов, вторые управл ющие входы которых .подключены к другому выходу первого счетчика, третий вход формировател  импульеов соединен с одним из выходов блока управлени , .1 :- На чертеже изображена функционал на  схема предлагаемого устройства. Устройство содержит блок 1управ лени  с первым выходом 2, регистр 3 числа, выполненный на триггерах , первый счетчик 5 , имеющий разр дность п . , где А - количество адресов, и предназначенный дл  формировани  кода адреса, счетный триггер 6, формирователь 7 импульсов , второй счетный триггер 8, элемент И 9, основные коммутаторы 10, полусумматор 11, дополнительные коммутаторы 12, второй 13 и третий It счетчики. На чертеже показан контролируемый блок 15 оперативной пам ти. На чертеже обозначен ( )ный выход 16 первого счетчика ,соединенный со вторыми управл ющими входами основных коммутаторов. vHa чертеже обозначены также первый вход 17 элемента И, первые 18 и вторые 19 управл ющие входы основных коммутаторов . Третий счетчик 1 имеет разр дность (п +1 ). Устройство работает следующим образом . Импульсы на управл ющих входах 18 и 19 основных коммутаторов 10 обуславливает выбор одного из трех примен емых в устройстве контрольных тестов : Дождь. Адресный код или Шахматный код.Рассмотрим работу устройства в режиме формировани  теста Шахматный код. После запуска устройства блок 1 управлени  выдает управл ющие импульсы, под воздействием которых коммутаторы 10 подключают выходы счетного триггера 8 ко входам регистра 3- Блок 1 вырабатывает тактовую последовательность импульсов , причем управл ющий сигнал на третьем входе формировател  7 обеспечивает прохождение этой последовательности импульсов через элемент И 9 на вход счетчика 5. Во врем  первого такта обращени  первого подцикла происходит запись кода О в первый адрес блока 15. Затем на выходе счетного триггера 8 по вл етс  код 1, который записываетс  во второй адрес блока 15. Далее в третий адрес блока 15 записываетс  код О. Так продолжаетс  до 2V адреса. Таким образом, перва  строка первого канала блока 15 заполнена перемежающимис  единицами и нул ми. После заполнени  2 адресов на выходе 1б счетчика 5 устанавливаетс  уровень логической 1, разреша  тем самым Д прохождение в следуюичие 2 - тактов обращени  импульса с инверсного выхода счетного триггера 8 на входы регистра 3. Итак в течение первого подцикла каждый канал блока 15 заполнен Шахматным кодом. Во врем  второго подцикла в блок 15 записыва-, етс  инверсный Шахматный код. Применение этого .кода обеспечивает- более полную проверку динамических качеств усилителей считывани  блока 15 оперативной пам ти. Технике-экономическое преимущерт во предлагаемого устройства заключа етс  ь более высокой, по сравнению с известным , достоверности контрол блоков оператив.ной пам ти за счет применени  теста Шахматный код на р ду с тестами Дождь и Адресный код. Формула изобретени  Устройство дл  контрол  блоков оперативной пам ти, содержащее блок управлени , регистр числа, элемент И, первый счетный триггер , формирователь импульсовi основные и дополнительные коммутаторы, полусум матор и счетчики, причем выходы пер вого счетчика и регистра числа, выход элемента И и первый выход блока управлени   вл ютс  выходами устройства , второй выход блока управлени  соединен с первым входом элем та И, первыми входами первого счётного триггера и формировател  им;Пулъсов , и входами второго и третьего счетчиков, выход элемента И под ключен к входу первого счетчика, один из выходов которого соединен с вторым и третьим входами первого счетного триггера, выход которого Подключен к первому входу полусумма тора и второму входу формировател  импульсов, выход которого соединен с вторым входом элемента И, вто рой вход полусумматора подключен к одному из выходов третьего счетчика , а выход - к первым информационным входам основных коммутаторов,&ыходы которых соединены соответственно с одними из входов регистра числа, другие входы которого подключены к третьему выходу блока управлени , четвертый выход которого соединен с первыми управл ющими входами основных коммутаторов, вторые информационные входы которых подключены соответственно к выходам дополнительных коммутаторов, управл ющие и информационные входы которых соединены соответственно с выходами второго и третьего счетчиков, о т л и ч а ю щ е е с   т;ем, что, с целью повышени  достоверности контрол  , оно содержит второй счетный триггер, первый , второй и третий входы которого подключены к- первому входу элемента И, пр мой и инверсный выходы второго счетного триггера соединены соответственно с информационными входами основных коммутаторов, вторые управл ющие входы которых подключены к другому выходу первого счетчика, третий вход формировател  импульсов соеди- нен с одним из -выходов блока управлени . Источники информации , прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 07398, кл. G 11 С 29/00, 1972.
2.Авторское свидетелБСТво СССР № , кл. U 11 с 29/00, 1975 ( прототип
SU802988371A 1980-10-02 1980-10-02 Устройство дл контрол блоков оперативной пам ти SU924758A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802988371A SU924758A1 (ru) 1980-10-02 1980-10-02 Устройство дл контрол блоков оперативной пам ти

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802988371A SU924758A1 (ru) 1980-10-02 1980-10-02 Устройство дл контрол блоков оперативной пам ти

Publications (1)

Publication Number Publication Date
SU924758A1 true SU924758A1 (ru) 1982-04-30

Family

ID=20920165

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802988371A SU924758A1 (ru) 1980-10-02 1980-10-02 Устройство дл контрол блоков оперативной пам ти

Country Status (1)

Country Link
SU (1) SU924758A1 (ru)

Similar Documents

Publication Publication Date Title
JPS5958558A (ja) 並列周期的冗長チエツク回路
SU924758A1 (ru) Устройство дл контрол блоков оперативной пам ти
SU1040526A1 (ru) Запоминающее устройство с самоконтролем
SU1024990A1 (ru) Устройство дл контрол оперативной пам ти
SU720507A1 (ru) Буферное запоминающее устройство
SU926725A1 (ru) Устройство дл контрол блоков пам ти
SU1403097A1 (ru) Устройство дл контрол полупроводниковой пам ти
SU1129656A1 (ru) Устройство дл контрол пам ти
SU365703A1 (ru) УСТРОЙСТВО дл ВЫПОЛНЕНИЯ ОПЕРАЦИИ ПОТЕНЦИРОВАНИЯ
SU832603A1 (ru) Устройство дл контрол блоковОпЕРАТиВНОй пАМ Ти
SU1166120A1 (ru) Устройство дл контрол цифровых узлов
SU934553A2 (ru) Устройство дл контрол пам ти
SU441642A1 (ru) Лини задержки
SU1161993A1 (ru) Устройство дл контрол блоков оперативной пам ти
SU841061A1 (ru) Устройство дл контрол блоковпАМ Ти
SU1298742A1 (ru) Генератор случайного процесса
SU841064A1 (ru) Устройство дл контрол блоковОпЕРАТиВНОй пАМ Ти
SU955210A1 (ru) Устройство дл контрол блоков пам ти
SU693408A1 (ru) Генератор псевдослучайных чисел
SU980166A1 (ru) Устройство дл контрол оперативной пам ти
SU696543A1 (ru) Запоминающее устройство
SU576574A1 (ru) Устройство дл перебора сочетаний
SU486483A1 (ru) Устройство ввода и кодировани информации
SU1453401A1 (ru) Генератор случайных чисел
SU1317484A1 (ru) Запоминающее устройство с коррекцией ошибок