SU841061A1 - Устройство дл контрол блоковпАМ Ти - Google Patents
Устройство дл контрол блоковпАМ Ти Download PDFInfo
- Publication number
- SU841061A1 SU841061A1 SU792822634A SU2822634A SU841061A1 SU 841061 A1 SU841061 A1 SU 841061A1 SU 792822634 A SU792822634 A SU 792822634A SU 2822634 A SU2822634 A SU 2822634A SU 841061 A1 SU841061 A1 SU 841061A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- counter
- storage unit
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ
1
Изобретение относитс к устройствам контрол запоминающих блоков и может быть использовано в вычислительной технике и автоматике.
Известно устройство дл контрол накопителей , содержащее регистр адреса, соединенный с дещифратором, блок контрол , подключенный к усилител м считывани и блоку управлени , и счетчик циклов проверки, вход которого подключен к выходу регистра адреса, а выход - к блоку управлени I
Известно также устройство дл контрол запоминающего блока, которое вл етс наиболее близким к предлагаемому по технической сущности. Устройство содержит выходной регистр, вход которого подключен к выходу запоминающего блока, а выход - к одному входу схемы сравнени , счетчик адресов, разр дные выходы которого подсоединены к блоку останова по адресу и запоминающему блоку, а вход - к блоку управлени , преобразователь, вход которого подключен к выходу запоминающего блока, счетчик контрольного кода, один из входов которого подсоединен к выходу преобразовател , другой - к блоку управлени , а выход - к другому входу схемы сравнени , к запоминающему блоку и ко входу блока останова по контрольному коду, выход которого подключен к блоку управлени . В этом устройстве проверка посто нного запоминающего устройства (ПЗУ) производитс счетом числа единиц в массиве и поразр дным суммированием по модулю 2. Проверка оперативного запоминающего устройства (ОЗУ) осуществл етс последовательной записью - чтением-сравнением чисел от п до ш каждого в чейки с номерами
от k до 1 2.
Недостатком известного устройства вл етс низка точность контрол оперативного запоминающего устройства с синхронным последовательным опросом чеек, например , в системе обегающего контрол , в
5 составе группы синхронно работающих накопителей с последовательной выборкой, в частности , в виде группы синхронно работающих последовательных регистров.
Цель изобретени - повыщение точности контрол .
Поставленна цель достигаетс тем, что в устройство дл контрол блоков пам ти, содержащее счетчик и первую схему сравнени , первый вход которой вл етс входом устройства, отличающеес тем, что, с целью повышени точности контрол , в него введены формирователь контрольного кода , выход которого подключен ко второму входу схемы сравнени и вл етс первым выходом устройства, первый, второй и третий триггеры, первые входы которых подключены к выходу первой схемы сравнени , первый формирователь импульсов, выход которого подключен ко второму входу второго триггера, элемент И-ИЛИ, первый вход которого подключен к выходу первого триггера, а выход - к первому входу счетчика , второй формирователь импульсов, выход которого подключен ко вторым входам элемента И-ИЛИ и третьего триггера, элемент И, первый вход которого подключен к выходу второго триггера, а выход - к третьему входу третьего триггера и ко второму входу счетчика, дешифратор, вход которого подключен к выходу счетчика, а выход - к третьему входу второго триггера, мультиплексор , первый вход которого подключен к выходу счетчика, формирователь адреса, выход которого подключен ко второму входу мультиплексора, вторую схему сравнени , первый вход котород подключен к выходу муфльтиплексора, второй вход - к выходу третьего триггера, а ее третий вход вл етс вторым входом устройства, выход второй схемы сравнени подключен ко второму входу первого триггера и вл етс вторым выходом устройства, синхронизатор, первый выход которого подключен к третьему входу элемента И-ИЛИ, второй выход - ко второму входу элемента И, а его третий выход вл етс третьим выходом устройства.
На чертеже представлена схема устройства дл контрол блоков пам ти.
Устройство дл контрол блоков пам ти содержит запоминающий блок 1 с синхронизатором 2, формирователь 3 контрольного кода, первую схему 4 сравнени , вторую схему 5 сравнени , первый 6 второй 7 и третий 8 триггеры, первый 9 и второй 10 формирователи импульсов, элемент И 11, элемент И-ИЛИ 12, счетчик 13, формирователь 14 адреса, мультиплексор 15 н дешифратор 16.
Устройство работает следующим образом .
На запоминающий блок 1, синхронизируемый синхронизатором 2, подаетс информаци с выхода формировател контрольного кода 3. Этот же код поступает на один вход первой схемы сравнени 4, на второй вход которой приходит считываема из ОЗУ информаци . Все триггеры сброшены в 0.
Первый триггер 6 разрешает прохождение импульсов счета от синхронизатора 2 через элемент И-ИЛИ 12 на счетный вход счетчика 13, второй триггер 7 разрешает прохождение импульсов начальной установки на вход установки счетчика 13 через элемент И 11, третий триггер 8 разрешает формированиее второй схемой сравнени 5 сигнала выборки при равенстве кодов счетчика 13, поступающего через мультиплексор 15 и адреса на кодовой шине адреса. В режиме контрол одной чейки ОЗУ мультиплексор 15 подключает ко второй схеме сравнени 5 формирователь адреса 14.
При несовпадении записываемого и считанного кодов (сбой) в режиме контрол информации по всему массиву перва схема сравнени 4 устанавливает триггеры 6, 7, 8 и «1. Триггеры 6 и 7 разрешают подачу синхроимпульсов счета и установки соответственно на счетчик 13, триггер 8 запрешает формирование сигнала выборки при равенстве кода адреса на кодовой шине адреса и кода счетчика 13.
.Дальнейша проверка может проводитьс в последующей чейке ОЗУ либо с первой, чейки (с начала массива).
0 Дл проверки ОЗУ с последующей чейки второй формирователь 10 выдает импульс, поступающий через элемент И-ИЛИ 12 на счетный вход счетчика 13, увеличива его код на «1 и сбрасывает в «О третий триггер 8, разреща формирование сигнала вы борки при равенстве кодов на входах второй схемы совпадени 5. Сигнал выборки сбрасывает первый триггер 6, разреща при этом синхронную с синхронизатором 2 работу счетчика 13. Следующий посл,е опроса поQ следней чейки импульс устанавливает на счетчике код N + 1, дешифратор 16 при этом сбрась вает второй триггер 7 в «О, разреша прохождение сигналов установки через элемент И 11 на вход сброса счетчика 13.
5 Если код счетчика 13 указывает адрес последней чейки ОЗУ, то одиночный импульс второго формировател 10 сбрасывает третий триггер 8, счетчик 13 переходит в состо ние N -f 1 и сбрасывает второй триггер 7 через дешифратор 16. При равенстве кодов
° на входе второй схемы совпадени 5 формируетс сигнал выборки, сбрасывающий первый триггер 6, разреша дальнейший контроль ОЗУ.
5 Дл проверки ОЗУ с первой чейки выходной импульс первого формировател 9 сбрасывает второй триггер 7, разреша выдачу импульса начальной установки через элемент И 11 на сброс счетчика 13 и триггера 8. При опросе первой чейки втора схема совпадени 5 формирует сигнал выборки, который сбрасывает триггер 6, разреша дальнейшую работу счетчика 13.
При контроле по одному адресу ко второй схеме сравнени 5 подключаетс формирователь 14 через мультиплексор 15. Сигнал выборки вырабатываетс при обращении к чейке, адрес которой задан формирователем 14. При сбое третий триггер 8 устанавливаетс в «1, запреща формирование сигнала выборки. Подача импульсов с любого из формирователей (9 либо 10) сбрасывает триггер 8 в «О, разреша дальнейшую проверку ОЗУ.
По сравнению с известными устройствами предлагаемое изобретение имеет повышенную точность конпрол оперативного запоминаюш ,его устройства, вход шего в состав системы сбора информации. Оно позвол ет производить полную проверку устройств пам ти, определ ть неисправную чейку , производить проверку с остановом по ошибке либо без останова.
Claims (2)
1.Авторское свидетельство СССР № 497640, кл. G И С 29/00, 1974.
2.Авторское свидетельство СССР
№ 413530, кл. G 11 С 29/00, 1972 (прототип ).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792822634A SU841061A1 (ru) | 1979-09-27 | 1979-09-27 | Устройство дл контрол блоковпАМ Ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792822634A SU841061A1 (ru) | 1979-09-27 | 1979-09-27 | Устройство дл контрол блоковпАМ Ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU841061A1 true SU841061A1 (ru) | 1981-06-23 |
Family
ID=20851869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792822634A SU841061A1 (ru) | 1979-09-27 | 1979-09-27 | Устройство дл контрол блоковпАМ Ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU841061A1 (ru) |
-
1979
- 1979-09-27 SU SU792822634A patent/SU841061A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU841061A1 (ru) | Устройство дл контрол блоковпАМ Ти | |
SU1040525A2 (ru) | Устройство дл контрол блока пам ти | |
SU744736A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU611257A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU1465868A1 (ru) | Устройство дл измерени N временных интервалов | |
SU1010651A1 (ru) | Запоминающее устройство с самоконтролем | |
SU840817A1 (ru) | Устройство дл диагностики системАВТОМАТичЕСКОгО упРАВлЕНи | |
SU1509908A1 (ru) | Устройство дл контрол ЦВМ | |
SU451083A1 (ru) | Устройство дл контрол функциональных элементов дискретных систем | |
SU1363213A1 (ru) | Многовходовой сигнатурный анализатор | |
SU1179348A1 (ru) | Устройство дл автоматического контрол блоков | |
SU1160410A1 (ru) | Устройство адресации пам ти | |
SU613406A1 (ru) | Устройство дл контрол блоков посто нной пам ти | |
SU1370754A1 (ru) | Устройство дл контрол импульсов | |
SU584338A1 (ru) | Устройство дл контрол блоков посто нной пам ти | |
SU1040526A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1282221A1 (ru) | Устройство дл контрол динамических блоков пам ти | |
SU1674270A2 (ru) | Устройство дл контрол блоков пам ти | |
SU1182506A1 (ru) | Устройство дл ввода информации | |
SU1591076A2 (ru) | Устройство для контроля блоков оперативной памяти | |
SU622176A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU489107A1 (ru) | Устройство отладки программ дл посто нного запоминающего устройства | |
SU696543A1 (ru) | Запоминающее устройство | |
SU830587A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1298742A1 (ru) | Генератор случайного процесса |