SU1509908A1

SU1509908A1 - Устройство дл контрол ЦВМ

Info

Publication number: SU1509908A1
Application number: SU874259657A
Authority: SU
Inventors: Олег Иванович Бровкин; Виктор Алексеевич Кизуб; Роман Иванович Мордашкин; Людмила Романовна Слободчикова
Original assignee: Предприятие П/Я Г-4152
Priority date: 1987-04-13
Filing date: 1987-04-13
Publication date: 1989-09-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл контрол и диагностики функционировани ЦВМ. Цель изобретени - повышение эффективности контрол ЦВМ и увеличение быстродействи . Изобретение основано на использовании сигналов с выходов схем сравнени адреса и данных дл организации считывани заранее записанных в оперативную пам ть устройства новых значений адреса и данных и перезаписи их соответственно в регистры адреса и данных, подключенных к соответствующим схемам сравнени , к которым также подключены соответственно регистры адреса и данных, принимающие информацию из интерфейса контролируемой ЦВМ. Дл этого в устройство дл контрол ЦВМ, содержащее блок оперативной пам ти, три коммутатора, регистр управлени , п ть регистров, счетчик, п ть схем И, три триггера, распределитель импульсов, две схемы ИЛИ, генератор, введены коммутатор, счетчик, три схемы сравнени , п ть схем ИЛИ, восемь схем И с соответствующими св з ми. 7 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано дл тестировани ЦВМ..

Целью изобретени вл етс повышение эффективности проверки и быстродействи .

На фиг. 1 представлена схема устройства дл контрол ЦВМ;на фиг. 2 - пример реализации счетчиков j на фиг. 3 - пример реализации распределител импульсов; на фиг, 4 - пример реализации коммутаторов , на фиг.5-7- временные диаграммы работы устройства .

Устройство дл контрол ЦВМ (фИг.1) содержит входы адреса 1, команды 2 и идентификации информации 3, вход- :ные регистры адреса 4 и команды 5, триггер 6 управлени , первый 7, второй 8 и четвертый 9 коммутаторы, блок 10 оперативной пам ти, вход 1,1 управлени , регистр 12 управлени , первый 13, второй 14 и третий 15 элементы ИЛИ, первый 16, третий 17 и второй 18 элементы И, информационный вход 19, третий коммутатор 20, регистры адреса 21, данных.22 и времени 23, восьмой элемент И 24, пер3150

вую 25 и вторую 26 схемы сравнени , первый триггер 27, третью схему 28 сравнени , п тый элемент ИЛИ 29, п тый 30 и седьмой 31 элементы И, шестой элементы ИЛИ 32, второй триггер 33, распределитель 34 импульсов, четвертый элемент ИЛИ 35, счетчик 36 адреса, вход 37 начального адреса, информационный выход 38, входы пуска 39 и начального времени 40, счетчик 41 времени, генератор 42 тактовых импульсов, шестой элемент И 43, седьмой элемент ИЛИ 44, третий выход 45 останова, одиннадцатый 46, двенад- цатый 47 и тринадцатый 48 элементы И, восьмой элемент ИЛИ 49, дес тый 50 и дев тый 51 элементы И, второй выход 52 останова, четвертый элемент И 53, элемент 54 задержки и первый выход 55 останова.

Схема счетчиков 36 и 41 (фиг. 2) содержит счетчик 56, элементы И 57 и чейки 59.

Схема распределител 34 импульсов (фиг. 3) содержит элементы НЕ 60и61 линию 62 задержки и чейки 63.

Схема коммутаторов 7, 8 и 20 (фиг. 4) содержит элемент НЕ 64, элементы И 65, 66, элемент ИЛИ 67 и чейки 68.

Устройство может работать в еледующих режимах (фиг. 5-7):- записи информации в блок оперативной пам ти с момента совпадени кодов адреса и данных, поступающих из провер емой ЦВМ,-с заданными , записи массива информации в блок оперативной пам ти с заданного момента времени до момента сравнени кодов адреса и дан- ных, поступающих из провер емой ЦВМ, с .заранее заданными в регистрах 21 и 22, сравнени информации, поступающей из провер емой ЦВМ, с заранее записанной в блок оперативной пам ти из управл ющей ЦВМ.

На фиг. 5 показаны информационные сигналы 1, переданные из управл ющей ЦВМ через коммутатор 20 дл записи в регистры 21 и 22, сигналы 2 разрешени записи информации в регистры 21 и 22, сформированные на выходах регистра 12 и поступающие через схемы ИЛИ 13, 14 на управл ющие входы регистров 21 и 22, адресна - и числова информаци 3, поступающа соот- ветственно на входы регистров 4 и 5 из провер емой ЦВМ, управл ющие сигналы 4, поступающие из провер е

д 5 0

5

30

с 0 ,г

0

мой ЦВМ и квалифицирующие информацию как адресную и числовую, сигнал 5 на. выходе регистра 4, сигнал 6 на выходе регистра 5. сигнал 7 на выходе триггера 6, сигнал 8 на выходе схемы 25 сравнени , сигнал 9 на выходе схемы 26 сравнени , сигнал 10 на выходе схемы И 24, тактовые импульсы 11 с выхода генератора 42, поступающие на вход схегФ И 30, сигнал 12 на выходе триггера 33, устанавливающий запрет на первый вход схемы И 50, передний фронт формируетс от первого тактового импульса, прошедшего через линию 54 задержки, задний фронт смонтирован по сбросу регистра 6, сери из четырех импульсов 13 на выходе схемы ИЛИ 35, сформированна распределителем 34 от тактового им- цульса, младший разр д 14 счетчика 36.

В режиме записи массива информации с заданного момента времени предварительно из управл ющей ЦВМ записываетс информаци в регистры 21, 22 н аналогично в регистр 23 и счетчик 41.

На фиг. 6 прин ты следующие обоз-, начени : 1,2- процедура записи информации в регистры 21, 22, 23 и счет чик 41, 3 - показан сигнал на выходе регистров 21-23, 4 - изменение младшего разр да счетчика 41, 5 - сигнал сравнени на схеме 28 сравнени , 6 - сигнал на инверсном выходе триггера 27. 7 - сигнал разрешени на третьем выходе схемы И 30, сформированный на выходе регистра 12 управлени по прерыванию управл ющей ЦВМ,8 - сигнал сравнени на выходе схемы И 24, прекращающий процесс записи информации в оперативную пам ть.

Временна диаграмма записи информации в оперативную пам ть из управл ющей ЦВМ во многом сходна с предыдущим режимом и поэтому не рассматриваетс .

На фиг. 7 изображена временна диаграмма с момента цоступлени на вход синхронизации блока 10 оператив- нрй пам ти последовательности из четырех импульсов, сформированных распределителем 34. по сравнению с поступающей информацией и записанной в блок 10 оперативной пам ти, где 2 показано изменение младшего разр да

515099086

счетчика 30, 3 - информаци на выходе формации в регистры 21 и 22 соответкоммутатора 20, поступивша из блока 10 оперативной пам ти, 4-6 - сигналы соответственно на выходах регистров 21-23, 7 - сигнал разрешени на пер- |вом входе схемы И 46 с инверсного выхода триггера 27, 8 - адресна и числова информации, поступающие на входы регистров 4 и 5 соответственно, 9 - сигнал сравнени на выходе схемы И 24, 10 - сигнал с выхода схемы И 50, 11 - последовательность сигналов на выходе схемы И 35, сформированна распределителем 34.

Устройство может работать в режиме записи информации в блок оперативной пам ти из провер емой ЦВМ без нарушени в ней хода вычислительного процесса, режима записи информации в блок оперативной пам ти из ЦВМ управл ющей проверкой, в режиме считывани информации из блока оператив- ной пам ти и в режиме сравнени поступающей в реальном масштабе времени информации из интерфейса провер емой ЦВМ и заранее записанной в блок оперативной пам ти.

Режим работы определ етс текущими задачами проверки и устанавливаетс кодом на выходах регистра 12 управлени , который через вход 11 подключен к ЦВМ, управл ющей проверкой.

Запись информации в блок оперативной пам ти может начинатьс с момента совпадени кодов адреса и данных, поступающих через входы 1 и 2 устройства с заданными в регистрах 21, 22 соответственно и продолжаютс до переполнени счетчика 36.

Дл организации этого режима управл ющей ЦВМ через вход 11 устройства записывает в регистр 12 управлени код, который на выходе формирует сигнал , разрешающий подключение выходов регистров 4 и 5 соответственно к первым канальным входам коммутаторов 7 и 8, формирует сигналы разрешени на схемы И 31, сигналы запрета на схемы И 51, 43, сигнал, разрешающий подк5пючение к первому канальному входу коммутатора 20 входа 19 устройства , режима записи информации в блок оперативной пам ти. Управл юща ЦВМ через вход 19 устройства последова20

25

ственно. Через вход 37 устройства управл юща ЦВМ записывает в счетчик 36 код, соответствующий начальному адресу блока 10 оперативной пам ти. В регистры 4 и 5 через входы 1 и 2 устройства соответственно подаютс из провер емой ЦВМ коды адресов

1Q и коды числовой и командной информации . В триггер 6 через вход 3 устройства подаютс управл ю1цие сигналы, сопутствукнцие информационным кодам (например, сигналы, квалифицирующие

15 их на адрес, число записываемое в ОЗУ или считываемое из ОЗУ, вектор прерывани и т.д.).

КогДа содержимое регистров 4 и 5 совпадает соответственно с содержимым регистров 21 и 22, схемы 25 к 26 сравнени формируют с помощью схемы И 24 сигнал, который переводит триггер 27 в единичное состо ние, при этом с пр мого выхода триггера сигнал через схемы И 48 и ИЛИ 49 дает разрешение на вход схемы И 30. Цри наличии на входе схемь: И 30 разрешающего потенциала через нее и схему ИЛИ 44 на вход схемы И 50 поступают импульсы с выхода генератора 42 тактовых импульсов. Разрешающий сигнал на входе схемы И 30 формируетс от одного из управл ющих сигналов, характеризующего наличие в интерфейсе провер емой ЦВМ информации, записываемой в регистры 4 и 5. Таким образом , на второй вход схемы И 30 поступает сигнал, когда в регистрах 4 и 5 находитс соответствующа ему информаци . Цервый импульс на выходе схемы И 50 перебрасывает триггер 33 в противоположное состо ние и триггер выдает запрет на вход схемы И 50..

Таким образом, на вход распределител 34 поступает импульс, который преобразуетс в последовательность из четырех импульсов на выходах распределител . Импульс на первом выходе распределител подключает на врем длительности через первый управл ющий вход коммутатора 9 его второй канальный вход к числовому входу блока 10 оперативной пам ти. Кроме того, первый импульс поступает через

30

35

40

45

50

ее

тельно в регистры 21 н 22 записываетсхему ИЛИ 35 на вход синхронизации

информацию, предварительно записыва блока 10 оперативной пам ти и произв регистр 12 коды, формирующие на вы-водит запись информации по адресу,

ходах сигналы, разрешаюпще запись ни-установленному в счетчике 36, затем ,

0

5

и коды числовой и командной информации . В триггер 6 через вход 3 устройства подаютс управл ю1цие сигналы, сопутствукнцие информационным кодам (например, сигналы, квалифицирующие

5 их на адрес, число записываемое в ОЗУ или считываемое из ОЗУ, вектор прерывани и т.д.).

0

5

0

5

0

е

71509908

задним фронтом увеличивает содержимое

счетчика 36 на единицу и тем самь1м, подготавливает его дл записи следующей информации от второго импульса. Второй импульс подключает третий канальный вход коммутатора 9 к блоку 10 оперативной пам ти и производит запись информации. Аналогичные действи производ т третий и четвертый импульсы. Кроме того, четвертый импульс обнул ет триггер 6 управл ющих сигналов, поэтому на вход схемы И 30 выдаётс запрет, а на выход - разрешающий сигнал, который через схему ИЛИ 32 переводит триггер 33 в исходное состо ние. С приходом следующего управл ющего сигнала процесс повтор етс .

В блок 10 оперативной пам ти можно записать массив информации из прог вер емой ЦВМ с заранее заданного момента времени до момента сравнени содержимого регистров 4 и 5 с регистрами 21 и 22 соответственно либо по переполнению счетчика 36. При этом после записи информации из управл ющей ЦВМ в регистры 21 и 22 в регистр 12 управлени записываетс код, при котором с выхода регистра 12 через схему ИЛИ 15 на управл ющий вход регистра 23 поступает сигнал, разрешающий в него запись информации , а на установочный вход триггера 27 через схему ИЛИ 29 поступает сигнал исходной установки, с инверсного выхода триггера на входы схем И 46, 47 выдаетс сигнал разрешени . Цосле записи информации в регистр 23 в регистр-12 управлени записываетс код, снимающий с выхода сигнал, разрешающий запись в -регистр 23. В счетчик 41 из управл ющей ЦВМ через вход 40 устройства записываетс исходный код и в генератор 42 тактовых импульсов через вход 39 устройства вы- .даетс запуск с началом вычислений провер емой ЦВМ, при этом содержимое счетчика 41 начинает увеличиватьс на единицу. При совпадении содержи10

15

Далее схема работает как в преды дущем режиме до момента сравнени содержимого регистров 4 и 5 с регис рами 21 и 22, при этом сигналом от схем 25, 26 сравнени через схему И 24 триггер 27 переводитс в едини ное состо ние, при котором на инвер ном его выходе будет запрещающий си нал на вход схемы И 47. Этот сигнал через схемы И 47 и ИЛИ 49 выдает з,а рет на вход схемы И 30. При этом че рез выход 52 устройства вьщаетс си нал, который можно использовать дл организации прерывани в управл юще ЦВМ или Останова в провер емой ЦВМ

Дл организации записи массива информации из управл ющей ЦВМ в бло 10 оперативной пам ти в регистр 12

20 управлени записываетс код, которы формирует на первом выходе регистра сигнал, подключающий вторые канальн входы на коммутаторах 7 и 8 к выход регистров 21 и 22. соответственно,

25 сигнал, устанавливающей триггер 33 через схему ИЛИ 32 в исходное состо ние. Затем в регистр 12 управлени последовательно записываютс коды, которые на выходе регистра формирую через схему ИЛИ 13 сигнал разрешени записи информации в регистр 21, после чего производит с запись из управ л ющей ЦВМ в этот регистр. Затем фор мируетс на выходе регистра 12 управлени сигнал, разрешающий запись в регистр 22, и производитс запись в этот регистр информации из ynpiaB- л ющей ЦВМ. Затем производитс через вход 40 устройства запись информации в счетчик 41. В этом режиме с выхода регистра 12 формируетс сигнал, запрещающий через схему И 53 прохождени импульсов из генератора 42 в счетчик 41, с выхода 10 - сигнал, разрешающи прохождение импульсов генератора-че рез схему И 43. После того через схе му И 50 на распределитель поступает импульс, который организует запись в блок 10 оперативной пам ти информа ции последовательно из регистров 21

30

35

40

45

мого регистра 23 со счетчиком 41 схе-5 22 и счетчика 41, начина с адреса.

8

0

5

Далее схема работает как в предыдущем режиме до момента сравнени содержимого регистров 4 и 5 с регистрами 21 и 22, при этом сигналом от схем 25, 26 сравнени через схему И 24 триггер 27 переводитс в единичное состо ние, при котором на инверсном его выходе будет запрещающий сигнал на вход схемы И 47. Этот сигнал через схемы И 47 и ИЛИ 49 выдает з,ап- рет на вход схемы И 30. При этом через выход 52 устройства вьщаетс сигнал , который можно использовать дл организации прерывани в управл ющей ЦВМ или Останова в провер емой ЦВМ.

Дл организации записи массива информации из управл ющей ЦВМ в блок 10 оперативной пам ти в регистр 12

0 управлени записываетс код, который формирует на первом выходе регистра сигнал, подключающий вторые канальные входы на коммутаторах 7 и 8 к выходам регистров 21 и 22. соответственно,

5 сигнал, устанавливающей триггер 33 через схему ИЛИ 32 в исходное состо -, ние. Затем в регистр 12 управлени последовательно записываютс коды, которые на выходе регистра формируют через схему ИЛИ 13 сигнал разрешени записи информации в регистр 21, после чего производит с запись из управл ющей ЦВМ в этот регистр. Затем формируетс на выходе регистра 12 управлени сигнал, разрешающий запись в регистр 22, и производитс запись в этот регистр информации из ynpiaB- л ющей ЦВМ. Затем производитс через вход 40 устройства запись информации в счетчик 41. В этом режиме с выхода регистра 12 формируетс сигнал, запрещающий через схему И 53 прохождение импульсов из генератора 42 в счетчик 41, с выхода 10 - сигнал, разрешающий прохождение импульсов генератора-через схему И 43. После того через схему И 50 на распределитель поступает импульс, который организует запись в блок 10 оперативной пам ти информации последовательно из регистров 21,

0

5

0

5

22 и счетчика 41, начина с адреса.

ма 28 сравнени вьщает сигнал через схему И 46 на выход 45 устройства, по которому управл юща ЦВМ по прерыванию может в регистр 12 управлени записать код, при котором с его выхода вьщаетс сигнал, который через схемы И 47 и ИЛИ 49 поступает на вход схемы И 30 как разрешающий.

записанного в счетчик 36 из управл ющей ЦВМ.

В режиме считывани информации из блока 10 оперативной пам ти в регистр- 12 управлени записываетс код, который на выходах формирует сигналы, устанавливающие в блоке 10 оперативной пам ти режим считывани , и сигнал

915

выборки соответственно, затем из управл ющей ЦВМ в счетчик 36 записываетс адрес чейки, по которому с выхода блока 10 оперативной пам ти через выход 38 устройства управл юща ЦВМ списывает информацию,

В режиме сравнени информации с заранее записанной в блок 10 оперативной пам ти в исходном состо нии из управл ющей ЦВМ в регистры 21-23 записываетс информаци .

В регистр 12 управлени записываютс код, формирующий на выходе регистра сигнал, устанавливающий блок 10 оперативной пам ти в режим считывани , сигнал, разрешающий прохождение сигналов с выходов распределител 34 через схемы И 16-18 управл ющих записью информации соответственно в регистры 21-23 из блока 10 оперативной пам ти. В счетчики 36 и 41 записываютс исходные данные, Затем запускаетс процесс в провер емой ЦВМ, запускаетс генератор 42 тактовых импульсов. Если произойдет совпадение кодов в регистрах 4 и 5 с кодами регистров 21 и 22. то сигнал сравнени с выходов схем 25 тл 26 сравнени через схему И 24 поступает на вход схемы ИЛИ 44, затем через схему И 50 на распределитель 34, кроме зтого, сигнал с выхода схемы И 24 переводит триггер 27 в единичное состо ние.

С выходов распределител 34 через схему ИЛИ 35 последовательность им- .пульсов образует последовательность адресов на счетчике 36, в соответствии с которыми в блоке 10 оперативной пам ти из чеек считываетс ин- .формаци . Кроме того, эта же последовательность импульсов организует перезапись информации из оперативной пам ти в регистры 21-23. В исходном состо нии в счетчике 36 код установлен , в соответствии с этим адресом на выходе оперативной пам ти находитс код, который через второй ка- нальный вход коммутатора 20 передаетс на его выход. Первый импульс с выхода распределител 34 через схемы И 16 и ИЛИ .13 производит запись информации с выхода коммутатора 20 в регистр 21 и задним фронтом устанавливает адрес следующей чейки в счет чике 36. Второй импульс переписывает информацию в регистр 22, третий - измен ет только адрес, эта чейка не

0

5

0

5

908

0

5

0

5

10

используетс в данном режиме четвертый импульс переписывает информацию в регистр 23 и подготавливает счетчик 36.

Если сравнение содержимого регистров 5, 6 с содержимьм регистров 21, 22 не произойдет до момента сравнени содержимого регистра 23, где записано граничное врем с содержимым счетчика 41, то сигнал с выхода схемы 28 сравнени поступит на вход схемы И 46. Цоскольку в этом случае сигнал с выхода схемы И 24 на единичньм вход триггера 27 не поступил, то он находитс в исходном состо нии, в которое был установлен сигналом записи информации в регистр 23 через схему ИЛИ 51.

Таким образом, с инверсного выхода триггера 27 выдаетс разрешение на схему И 46, и сигнал схемы 28 сравнени проходит на выход 45 устройства и может быть использован дл организации останова в провер емой ЦВМ и подключени программ в управл ющей ЦВМ дл анализа неисправности. В этом режиме триггер 6 к провер емой ЦВМ не подключаетс . Отсутствие сигналов на выходе триггера 6 формирует сигнал запрета на схемы И 30 и сигнал разрешени на входы схемы И 31. В регистре 12 управлени устанавливаетс код, формирующий на выходе сигнал запрета на вход схемы И 31, , сигнал разрещени на вход схемы И 51 дл организации установки триггера / 33 в исходное состо ние при отсутствии сигнала сравнени с выхода схемы И 24, на выходе регистра 12 - сигнал .запрета на вход схемы И 43. Кроме то-- го, перед пуском процесса в провер емой ЦВМ в регистре 12 управлени необходимо установить код,- формирующий на выходе сигнал подключени к выходу коммутатора 20 его второго канального входа.

При переполнении счетчика 36 с его выхода через выход 55 устройства вьщаетс сигнал, который можно ис- по.льзовать дл организации прерывани в управл ющей ЦВМ или останова в провер емой ЦВМ.

Claims

Формула изобретени

Устройство дл контрол ЦВМ, содержащее блок оперативной пам ти, первый , второй и третий коммутаторы,

входные регистры адреса и команд, триггер управлени , регистр адреса, регистр данных, регистр времени,счетчик времени, два триггера, распределитель импульсов, п ть элементов И, два элемениа ИЛИ, генератор тактовых импульсов, регистр управлени , выход первого разр да которого соединен с управл ющими входами первого и вто- рого коммутаторов, выход второго разр да регистра управлени соединен с первым входом первого элемента ИЛИ, выход третьего разр да регистра управлени соединен с первым входом первого элемента И, выход четвертого разр да регистра управлени соединен с входом записи блока оперативной пам ти , информационный- вход регистра управлени вл етс входом управлени устройства дл подключени к системной шине управл ющей ЦВМ, выходы входных регистров адреса и команд соединены с первыми информационными входами соответственно первого и второго коммутаторов, первый и второй выходы распределител импульсов соединены соответственно с первым входом второго элемента И, с первым входом третьего элемента И, первый информа- ционный вход третьего коммутатора вл етс информационным входом устройства дл подключени и системной шине управл ющей ЦВМ, выход п того разр да регистра управлени соединен с управл ющим входом третьего коммутатора , выход которого соединен с информационным входом регистра адреса, отличающеес тем, что, с целью повышени эффективности контро- л и повышени быстродействи , оно содержит счетчик адреса, три схемы- сравнени , п ть элементов ИЛИ, восемь элементов И, элемент задержки и четвертый коммутатор, причем выход бло- ка оперативной пам ти соединен с вторым информационным входом третьего коммутатора и вл етс информационным выходом устройства дл подключени к системной шине управл ющей ЦВМ, выход третьего коммутатора соединен с информационными входами регистров данных и времени, входы записи регистров адреса, данных и времени соеди- нены с выходами соответственно первого , второго и третьего элементов ИЛИ, выходы регистров адреса данных и времени соединены с первьми входами соответственно первой, второй и треть

JQ 15 20 25 ЗО Q 35

0

5

ей схем сравнени , вторые входы первой и второй схем сравнени соединены с выходами соответствено входного регистра адреса и входного регистра команд, информационные входы которых вл ютс соответственно входом адреса и входом команд устройства дл подключени и соответствующим выходом контролируемой ЦВМ, выходы регистров адреса и данных соединены с вторыми информационными входами соответственно первого и второго коммутаторов, выход счетчика времени соединен с вторым входом третьей схемы сравнени и с первым информационным входом четвертого коммутатора, информационный вход счетчика времени вл етс входом начального времени устройства дл подключени к системной шине управл ющей ЦВМ, счетный вход счетчика времени соединен с выходом четвертого элемента И, выходы первого и второго коммутаторов соединены соответственно с вторым и третьим информационными входами четвертого коммутатора, выходы шестого и седьмого разр дов регистра управлени соединены с первыми входами соответственно второго и третьего элементов ИЛИ, вторые входы первого, второго и третьего элементов РШИ соединены с выходами соответственно первого, третьего и второго элементов И, вторые входы второго и третьего элементов И соединены с выходом третьего разр да регистра управлени , выход восьмого разр да регистра управлени соединен с первым входом четвертого элемента И, выход,,, генератора тактовых импульсов соединен; с вторым входом четвертого элемента И ис первыми входами п того и шестого элементов И, вход пуска генератора тактовых импульсов вл етс входом пуска устройства дл подключени к системной шине управл ющей ЦВМ, выход, триггера управлени соединен с четвертым информационным входом четвертого коммутатора, вторым входом п того элемента И и первым входом седьмого элемента И, выход четвертого коммутатора соединен с информационным входом блока оперативной пам ти, S-вход триггера управлени вл етс входом идентификации информации устройства дл подключени к соответствующему выходу контролируемой ЦВМ, выходы с первого по четвертый распределители импульсов и выход дев того разр да регистра управлени соединены с входами четвертого элемента ИЛИ, выход которого соединен с счетным входом счечика адреса и входом синхронизации блока оперативной пам ти, адресньй вход которого соединен с информационный выходом счетчика адреса, информационный вход и выход переполнени которого вл етс соответственно входом кода начального адреса устройства дл подключени к системной шине управл ющей ЦВМ и первым выходом останова устройства, выходы с первого по четвертый распределител импульсов соединены с группой управл ющих входов четвертого коммутатора , первый и третий выходы распределител импульсов соединены соответственно с R-входом триггера управлени и вторым входом первого элемента И, выход третьего элемента ИЛИ соединен с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом дес того разр да регистра управлени , первый и второй входы восьмого элемента И соединены соответственно с выходами первой и второй схем сравнени , первый вход дев того элемента И соединен с выходом одиннадцатого разр да регистра управлени , первый, второй и третий входы шестого элемента ИЛИ соединены соответственно с выходами седьмого и дев того элементов И и выходом двенадцатого разр да регистра управлени , выход тринадцатого разр да которого соединен с вторым входом седьмого элемента И, выход п того элемента ИЛИ соединен с R-входом

0

0

5

0

5

0

первого триггера, S-вход которого, первый вход седьмого элемента ИЛИ и второй вход дев того элемента И соединены с выходом восьмого элемента И, выход второго триггера соединен с первым входом дес того элемента И, второй вход которого соединен с выходом седьмого элемента ИЛИ, второй и третий входы которого соединены с выходами соответственно п того и шестого элементов И, выход дев того элемента И соединен с входом распределител импульсов и через элемент задержки с S-входом второго триггера, R- вход которого соединен с выходом шестого эх емента ИЛИ с первыми входами одиннадцатого и двенадцатого элементов И, выход четырнадцатого разр да регистра управлени соединен с вторым входом шестого элемента И. выход п тнадцатого разр да регистра управлени соединен -: с первым входом тринадцатого элемента И, второй вход которого соединен с пр мым выходом первого триггера, выходы двенадцатого и тринадцатого элемента И соединены соответственно с первь1м и вторым входами восьмого элемента ИЛИ, выход которого соединен с третьим входом п того .элемента И и вл етс вторым вькЪдом останова устройства, выход третьей схемы сравнени соединен с вторым входом одиннадцатого элеиента И, выход которого ал етс третьим выходом останова устройства, выход шестнадцатого разр да регистра управлени соединен с вторым входом двенадцатого элемента И.

Ы 55

о-ЛГбО

л

г-I

Г

j боНбг |5Г № S3 Ш 53 U. -1 i-11-11

г-I

Г

S3 Ш 53 i-11-1

Фиг.З

ФиеЛ