SU748303A1 - Устройство функционального контрол интегральных схем с функцией пам ти - Google Patents

Description

объединен с первым входом регистра данных, а вторые входы названных регистров также объединены и подключе:ны к выходу логического блока, св занного с регистром начального адреса. Кроме того, с логическим блоком св зана внутренн   комбинированна  управл юща  пам ть, состо ща  из ОЗУ, ПЗУ и системы управлени внутренней пам тью. Устройство может иметь св зь с электронно-вычислителной машиной 2 ,

Недостатком известного устройства  вл етс  относительно низка  скорость контрол  отдельных  чеек БИС ОЗУ, св занна  с тем, что при формировании кодовой последовательности (программы проверки) управление регистрами адреса и данных осуществл (етс  непосредственно управл ющей пам тью, В результате врем  контрол  каждой  чейки ОЗУ складываетс  из времени выборки команды из ЗУ управл ющей пам ти и времени обработки выбранных команд в логическом блоке, которые составл ют соответственно около 40 и 30 наносекунд, т.е максимальна  частота функционального контрол  не превышает 15 МГц.. Кроме того, наличие внутренней комбинированной управл ющей пам ти, состо щей из целого р да блоков, значительно усложн ет устройство.

Цель изобретени  - повышение частоты контрол  и упрощение устройства

Поставленна  цель достигаетс  тем, что в блок формировани  адресов введены два счетчика, многовходова  схема ИЛИ и две мЯоговходовые схемы И, при этом первые входы счетчиков объединены и подключены к выходу регистра начального адреса, вторые входы также объединены и подключены к выходу синтезатора частот, а третьи входы разде 7ьно соединены с выходами логического блока, выходы разр дов каждого счетчика раздельно соединены со входами компаратора адресов соответствующих многовходовых схем И, и через многовходовую схему ИЛИ, управл емую логическим блоком, - со входами регистра задани  адреса,, а выход каждой схемы И раздельно подключен к логическому блоку.

Такое устройство позвол ет реализовать практически все широко используемае в насто щее врем  алгоритмы контрол  БИС ОЗУ (галопирование, галопирование по столбцам, галопирование с восстановлением записи, бегущий О, или бегуща  , маркировка , ходьба и др.) при существенном повышении скорости Контрол  каждой  чейки пам ти, а также упростить само устройство за счет исключени  целого р да блоков.

На чертеже представлена блок- схема устройства.

Устройство содержит контактное устройство 1 дл  подключени  контролируемой БИС ОЗУ, блоки 2 и 3 формировани  адресов и данных контролируемой БИС соответственно, компаратор адресов 4, синтезатор 5 частот, предназначенный дл  формировани  Q тактовых импульсов с заданным периодом следовани , логический блок 6, осуществл ющий координацию работы узлов устройства, формирователь 7 управл ющих сигналов и стробимпульсов , согласующее устройство 8 и ЭВМ 9. Блок 2 формировани  адресов предназначен дл  выбора необходимых  чеек контролируемой схемы, в которые посредством блока 3 формировани  данных заноситс  контрольна 

0 информаци . Елок 2 формировани  адресов содержит регистр 10 начального адреса, предназначенный дл  хранени  адреса начальной  чейки контрол , счетчики 11 и 12, схемы И 13,14,

5 схему ИЛИ 15 и регистр 16 задани  адреса  чейкам пам ти контролируемой БИС. Вход регистра 10 начального адреса подключен ко входам синте- . затора частот 5 и логического блока

0 б,, а также к выходу согласующего

устройства 8. Выход регистра 10 начального адреса подключен к первым входам счетчиков 11 и 12, вторые, синхронизирующие входы которых объединены и подключены к выходу синтезатора частот 5, третьи, управл ющие входы счетчиков 11 и 12, раздельно подключены к выходам логического блока 6. Выходы счетчиков 11 и 12 раздельно соединены со входами компаратора адресов 4, схемы ИЛИ IS и входами схем И 13,14 соответственно, выходы которых соединены с раздельными входами логического блока 6. Один из выходов логического блсзка б

5 подключен к управл ющему входу схеNttJ ИПИ 15, выходы которой соединены со входами регистра 16 задани  адреса, подключенного выходами к контактному устройству 1. Блок 3 формировани  данных содержит регистр 17 данных, предназначенный дл  передачи информации на контролируемую БИС, регистр 18, осуществл ющий хранение инверсной информации, и компаратор 19

г данных,осуществл ющий сравнение регшьно получаемой .информации, поступающей с контролируемой БИС с ожидаемой,поступающей с регистра 18, Синхронизирующие входы регистров 17,18 объеди«ены и подключены к синтезатору частот 5 и синхронизирующему входу регистра 16 задани  адреса, вторые входы , управл ющие, также объединены и подктаочены к логическому блоку 6. Выход регистра 17 данных подключен

5 к контактному устройству 1, а выход

регистра 18 хранени  инверсной информации соединен со входом компаратора 19 данных, который св зан с ЭВМ 9 через согласующее устройство 8, имеющее двухстороннюю св зь с ЭВМ 9 и предназначенна  дл  приема с ЭВМ j программы контрол  и распределени  ее в соответствующие узлы устройства (в логический блок 6, синтезатор 5 частот и регистр 10 начального адреса), а также дл  передачи в Q ЭВМ 9 результатов контрол , поступающих с компаратора 19 данных. Формирователь 7 управл ющих сигналов и стробимпульсов предназначен дл  формировани  из сигнала тактовой .. частоты, поступающего с выхода сиитезатора 5 частот, и сигнала сопровождени  (. Запись, поступающегос логического блока б, импульса, параметры которого определ ютс  паспортными данными контролируемой БИС 20

И по которому в режиме записи заноситс  информаци  в  чейки БИС ОЗУ) по св зи выхода формировател  7 с контактным устройством 1. В режиме считывани  информации из сигналов 25 тактовой частоты и-сигнала сопровождени  Считывание формирователем

7формируетс  импульс, стробирующий прием информации в компаратор 19 данных из контактного устройства 1 30 и сравнени  этой информации с ожидаемой . По св зи выхода форт ировател  7 со входом компаратора данных

19 этос сигнал поступает на компаратор .. 35

Работа устройства заключаетс  в следующем.

Контролируемое БИС ОЗУ помещаетс  в контактное устройство 1. Из ЭВМ 9 через согласующее устройство 8 Q в узлы и блоки устройства занос тс  данные, необходимые дл  выполнени  программы контрол , в зависимости от типа контролируемой БИС.

8синтезатор частот 5 занос тс  дан- с ные о скорости функционального контрол , т.е. задаетс  период и частота следовани  тактовых импульсов,

в логический блок б - данные в виде контрольной последовательности «Q сигналов, положении стробимпульсов (последнее передаетс  в формирователь 7 управл ющих сигналов и стробимпульсов ) в регистр 10 - начальный адрес контролируемой  чейки БИС j в блоки режимных источников питани  55 (на чертеже не показаны) - данные о величине контрольных сигналов и т,д.

После ввода программы контрол  из ЭВМ 9 в соответствующие узлы устройства коды информационных частей 60 команд преобразуютс  в этих устройствах в необходимые аналоговые сигналы . Затем ЭВМ 9 выдает команду начало контрол  , по получении которой из регистра 10 начального адре- 65

748303

са в счетчики 11 и 12 заноситс  адрес начальной  чейки контрол  БИС и формируетс  требуема  контрольна  последовательность, согласно которой в  чейке пам ти контролируемой БИС ОЗУ записываетс  информаци : или уровень О или уровень . При этом логический блок б формирует сигнал разрешени  счета одному из счетчиков 11 и 12; сигнал разрешени  прохождени  через схему ИЛИ сигнала с выхода того счетчика, которому разрешен счет, на вход регистра 16 задани  адреса; сигнал разрешени  записи данных в выбранные  чейки контролируемой БИС ОЗУ из блока 3 формировани  данных. Этот сигнал поступает с выхода Логического блока 6 на объединенные управл ющие входы регистров 17 и 18 блока 3. Занесение адреса начальной  чейки контрол  в регистр 16 задани  адреса блока 2 и занесение данных в регистр 17 данных блока 3 осуществл етс  по поступлении первого тактового импульса с. выхода синтезатора 5 частот на входы названных регистров. По сигналам с выходов синтезатора5 частот и логического блока 6, поступающим на входы формировател  7 управл ющих сигналов и стробимпульсов, последний формирует импульс, который подаетс  с выхода формировател  7 на контактное устройство 1 с контролируемой БИС и по которому в  чейки пам ти БИС, выбранные посредством блока 2 формировани  адресов, записываетс  информаци  О .или из регистра 17 данных блока 3, управл емого выходным сигналом логического блока 6. По поступлении первого тактового импульса с выхода синтезатора частот на входы счетчиков 11,12 содержимое счетчика, которому разрешен счет, увеличиваетс  на единицу и тем самзьлм подготавливаетс  выбор адресов следующей  чейки. По выработкеследующего тактового импульса осуществл етс  занесение подготовленного адреса следующей  чейки контрол  в регистр 16 задани  адреса, занесение данных (контрольной информации) в регистр 17 данных, а затем - запись информации в следующую  чейку пам ти испытуемой БИС. Таким образом, запись информации происходит до тех пор, пока схема И, св занна  с тем счетчиком, которому разрешен счет, не вырабатывает сигнал о проведении записи информации в последнюю  чейку . Этот сигнал поступает на вход логического блока 6. По поступлении с выхода синтезатора 5 частот тактового импульса логический блок 6 прекращает проведение записи информации , устанавлива  своим выходным .сигналом счетчик в состо ние, соответствующее адресу начальной  чейки

748303 Ко трол , При этом на выходах счетчикрв 11 и 12 устанавливаетс  равен во кодов адресов, что фиксируетс  компаратором 4 адресов. Последний вырабатывает сигнал, соответствующи окончанию зиписи информации в  чейки пам ти контролируемой БИС. Этот сигнал поступает в логический блок 6, который , в свою очередь, формирует сигнал резрешени  считывани . Последний поступает на вход формировател  7 управл ющих сигналов и стробимпульсов, который формирует дл  компаратора 19 данных импульс, бтробирующий прием информации из контактного устройства с выхода испытуемой БИС ОЗУ. Контрольна  инфор маци  из  чейки пам ти иёпытуёмЬЙ БИС сравниваетс  в компараторе данных 19 с ожидаемой, занесенной из логического блока 6 в регистр 18 хр нени  информации, и результат сравнени  передаетс  через согласующее устройство 8 в ЭВМ 9. Контроль  чее осуществл етс  в соответствии с кон рЪпъцоК пЬслёДЙвательностью, котора в режиме считывани  информации формируетс  аналогичным образом. Генерирование контрольной последователь ности в режиме считывани  происход до тех пор, пока схема И не вырабатывает Сигнал о проведении контрол  последней  чейки. По этому сигналу логический блок 6 с приходом тактового импульса синтезатора 5 частот формирует сигнал окончание контро , по которому устройство возвра щаетс  в исходное состо ние. В описанной выше последовательно ти работает данное устройство при реализации любого из перечисленных ранее алгоритмов контрол  БИС ОЗУ. Дл  по снени  работы введенных в устройство блоков и более  сного по нимани  существенных отличий данного устройства от известного рассмот , РИМ Детально работу устройства при реализации конкретного алгоритма контрол  ОЗУ галопирование (ино да его называйт скачущий скачуща  Ч). После окончани процесса установки элементов пам ти контролируемой БИС ОЗУ в одинаковое начальное состо ние, что фиксируетс компаратором адресов 4 происходит следующее. Сигнал с выхода компаратора 4 адресов через логический блок б поступает на входы регистров 17,18, которые измен ют свою информацию с пр мой на инверсную. Информаци  с регистра 17 посредством формировател  7 управл ющих сигналов и стробимпульсов записываетс  в  чейку с начальным адресом (в пёрвую „  чейку) , Затем логический блок. б формирует сигнал разрешени  считы ваНй  информации. При этом счётчик 11 увеличивает свое содержимое на

8 единицу и тем самым устанавливает сЩрёс второй  чейки контрол , а счетчик 12 сохран ет свое состо ние, соответствующее адресу начальной (первой)  чейки контрол . Логический блок 6 выдает сигнал дл  многовходовой cxeNtJ ИЛИ 15, согласно которому последн   разрешает прохождение через регистр адреса 16 на контролируемую БИС адреса второй  чейки контрол  с выходов 11 счетчика. Компаратор 19 данных осуществл ет сравнение информации, поступающих из блока 6, через регистр 18, и из второй  чейки , контролируемой БИС, тем самым осуществл   ее контроль. По окончании считывани  информации из второй Ячейки блок б запрещает счет счетчикам 11 и 12, разрешает прохождение на контролируемую БИС через схему ИЛИ 15 адреса первой  чейки контрол  с выходов счетчика 12. Аналогичным образом контролируетс  перва   чейка. Затем блок 6 дает разрешение на увеличение содержимого счетчика 11 на единицу, что соответствует устанонлению на его выходах третьей  чейки. Процесс считывани  таким же ое разом повтор етс  с третьей и первой, четвертой и первой и т.д.  чейками до момента, пока на выходах счетчиков 11 и 12 не установитс  равенство кодов, которое фиксируетс  компаратором 4 адресов. Содержимое счетчиков 11 и 12 увеличиваетс  на единицу, производитс  перезапись в первую и вторую  чейки пр мой и инверсной информации соот- . ветственно. При этом на выходах счетчиков 11 и 12 устанавливаютс  адреса третьей и второй  чеек контрол  соответственно. Происходит процесс считывани  с третьей и йторой , четвертой и второй и т.д.  чеек. Процесс формировани  алгоритма галопирование происходит до тех пор, пока схемы И 13, 14 не зафиксируют заполнение счетчиков 11, 12, что соответствует установлению на их выходах адреса последней  чейки контрол . Сигналы с выходов схем И 13, 14 поступают в логический блок 6, который с приходом тактового импульса с синтезатора частот формирует сигнал окончание контрол  . Сравнение данного устройства с известным показывает, что оно позвол ет значительно повысить частоту контрол  (более, чем в два раза) за счет исключени  из времени контрол  каждой  чейки пам ти времени, необходимого дл  выборки команд из ЗУ и ПЗУ 1Е омбинированной управл ющей пгии ти, исключить саму управл ющую пам ть, котора  состоит из большого числа блоков, и тем самым существенно упростить устройство.

Claims (1)

1. Формула изобретения Устройство функционального контроля интегральных схем с функцией памяти, включающее контактное устройство для подключения испытуемой схемы, синтезатор частот, выход которого соединен с одним из входов логического блока, другой вход которого подключен к выходу компаратора адресов, формирователь управляющих сигналов и стробимпульсов, связанный с названным контактным устройством, блок формирования адресов, содержащий регистр задания адреса и регистр начального адреса, блок фор-мирования данных, содержащий компаратор данных, регистр данных и регистр хранения инверсной информации, причем блоки формирования адресов и данных через регистры задания адреса и данных соответственно подключены к контактному устройству, вход компаратора данных подключен к выходу регистра хранения инверсной информации, первый вход которого. объединен с первым входом регистра данных, а вторые входа названных регистров также объединены и подключены к выходу логического блока, связанного с регистром начального адреса, отл и'чающееся тем, 'что., с целью повышения частоты контроля и упрощения устройства, в блок формирования адресов введены два * счетчика, многовходовая ИЛИ и две ₍Многовходовые схемы И, при этом пер5 вые входы счетчиков объединены и подключены к выходу регистра начального адреса, вторые входы также объединены и подключены к выходу синтезатора частот, а третьи входы раздельно соединены с выходами логического блока, выходы разрядов каждого счетчика раздельно соединены со входами компаратора адресов, соответствующих многовходовых схем И и через многовU ходовую схему ИЛИ, управляемую логическим блоком,- со входами регистра задания адреса, а выход, каждой схемы И раздельно подключен к логическому блоку.