SU1667070A1 - Устройство микропрограммного управлени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к средствам автоматической проверки цифровых объектов. Устройство может быть использовано в программируемых генераторах тестовых воздействий. Целью изобретени   вл етс  расширение области применени  за счет обеспечени  генерации псевдослучайных последовательностей констант. Устройство микропрограммного управлени  содержит блок пам ти микрокоманд, блок выборки микрокоманд, блок анализа логических условий, регистр микрокоманд, дешифратор микрокоманд, буферный регистр, формирователь синхронизирующих сигналов, тактовый генератор, делитель частоты, триггер, счетчик тактов, элемент ИЛИ, первый и второй мультиплексоры, первый и второй генераторы псевдослучайных кодов. Генераци  тестовых воздействий происходит в специальном блоке (формировани  тестовых воздействий) путем многократного циклического исполнени  микропрограммы в устройстве микропрограммного управлени . Помимо выдачи детерминированных тестов и формировани  псевдослучайного кода с заданными веро тност ми единиц или нулей в каждом разр де устройства контрол  (количество разр дов соответствует количеству выводов объекта), устройство микропрограммного управлени  позвол ет выдавать на объект определенные коды с псевдослучайным, веро тностным характером их по влени . 1 з.п. ф-лы, 6 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к средствам автоматической проверки цифровых обьектов и может быть использовано в программируемых генераторах тестовых воздействий, в устройствах функционального контрол  логических блоков ЭВМ и других средств цифровой техники при их производстве и техническом обслуживании.

Целью изобретени   вл етс  расширение области применени  путем овргпечени  генерации псевдослучайных последовательностей констант.

На фиг.1 приведена структурна  схема предлагаемого устройства управлени ; на фиг.2 -функциональна  схема блока выбор ки микрокоманд: на фиг.З - функциональна  схема блока анализа логических условий; на фиг.4 - функциональна  схема генератора псевдослучайных кодов; на фиг.5 - функциональна  схема формировател  синхронизирующих сигналов; на фиг.6 - алгоритм работы устройства.

Устройство микропрограммного управлени  (фиг.1) содержит блок 1 пам ти микрокоманд , блок 2 выборки микрокоманд блок 3 анализа логических условий, регистр 4 микрокоманд, дешифратор 5 микрокоманд , буферный регистр б, формирователь 7 синхронизирующих сигналов, тактовый генератор 8,делитель 9 частоты, триггер 10, счетчик 11 тактов, элемент ИЛИ 12, первый 13 и второй 14 мультиплексоры, первый 15 и второй 16 генераторы псевдослучайных кодов.

Блок 2 выборки микрокоманд (фиг.2) со- держит регистр 17 адреса микрокоманд, мультиплексор 18, счетчик 19 адреса микрокоманд и элемент ИЛИ 20.

Блок анализа логических условий 3 (фиг.З) содержит (в общем случае) дешифратор 21, блок 22 элементов И и элемент ИЛИ 23.

Генератор 15 (16) псевдосг /чайных кодов (фиг.4) выполнен на сдвиговом регистре 24 и сумматоре 25 по модулю 2.

Формирователь 7 синхронизирующих сигналов (фиг.8) содержит блок 26 элементов задержки и блок 27 элементов И.

Блок 1 пам ти микрокоманд служит дл  хранени  микропрограммы, определ ющей все действи  устройства контрол , св занные с проверкой конкретного блока. Микропрограмма выполн ет функции подготовки и выдачи информации дл  формировани  тестового набора в текущем такте проверки, переключени  при необходимости каналов устройства контрол , св занных с двунаправленными выводами провер емого объекта на прием или передачу данных, сравнени  реакции объекта с эталонной. Эти функции выполн ютс  специальными блоками, вход щими в состав устройства контрол : блоком хранени  и генерации тестовых последовательностей, блоком срав- нени  и пр. Микропрограмма задает соответствующие операции в указанных блоках.

Блок 2 выборки микрокоманд служит дл  формировани  адреса очередной мик- рокоманды. В регистр 17 адреса микрокоманд через мультиплексор 18 записываетс  информаци  или со счетчика 18 (при естественном следовании микрокоманд), или с выходов блока 1 пам ти и мультиплексора 14 (адрес перехода), или с входов кода операции (начальный адрес микропрограммы). Строб записи на регистр 17 поступает через элемент ИЛИ 20 от блока 7 синхронизирующих сигналов (при работе) или от входа начальной установки (при загрузке).

Блок 3 анализа логических условий предназначен дл  анализа логических условий и формировани  по результатам этого анализа признака перехода. Кроме того, этот блок вырабатывает сигналы управлени  первым 13 и вторым 14 мультиплексорами .

Регистр 4 микрокоманд принимает из блока 1 пам ти микрокоманд информацию, необходимую дл  формировани  тестовой последовательности соответствующими блоками устройства контрол , при этом часть информации на эти блоки поступает непосредственно с регистра 4 микрокоманд , а часть дешифрируетс  дешифратором 5.

Регистр 6 (дл  блока пам ти тестов) предназначен, в частности, дл  хранени  в текущем такте адреса блока пам ти, в котором хранитс  тестовой набор.

Формирователь 7 синхронизирующих сигналов формирует сигналы, поступающие на внутренние узлы устройства микропрограммного управлени  и на остальные блоки, вход щие в состав управл емого устройства контрол . Формирователь представл ет собой набор элементов 26 задержки, каждый из которых позвол ет сдвигать фронт поступающего на вход формировател  сигнала, тем самым определ   временную диаграмму работы; выходы элементов задержки поступают на входы схем И 27. на другие входы которых подаетс  информаци  с выходов регистра 4 микрокоманд, определ юща  блоки, на которые в данном такте должны поступать синхронизирующие сигналы .

Тактовый генератор 8 в совокупности с делителем 9 частоты предназначен дл  формировани  тактовых импульсов, следующих с заданной частотой (эта частота,  вл  сь частотой проверки, определ етс  конкретным типом объекта).

Триггер 10 служит дл  пускай остановки устройства микропрограммного управлени  (и, следовательно, устройства контрол  в целом), при этом выход триггера сигнализирует о состо нии устройства (работа или останов )..

Счетчик 11 тактов предназначен дл  отсчета общей длины тестовой последовательности .

Элемент ИЛИ 12 служит дл  сброса триггера 10 различными сигналами.

Мультиплексор 13- предназначен дл  динамической модификации адреса блока пам ти тестов (часть адреса заменена псевдослучайным кодом).

Мультиплексор 14 аналогично модифицирует адрес блока 1 пам ти микрокоманд,

Псевдослучайныйкод поступает на входы мультиплексоров 13 и 14 с генераторов псевдослучайных кодов 15 и 16 соответственно .

Устройство микропрограммного управлени  работает следующим образом.

Перед началом работы производитс  загрузка микропрограммы в блок 1 пам ти микрокоманд, при этом дл  задани  адресов блока 1 пам ти используетс  регистр 17 блока 2 выборки, затем в регистр 17 загружаетс  начальный адрес микропрограммы, в делитель 9 частоты - коэффициент делени  частоты тактового генератора 8 а в счетчик 11 тактов - обща  длина в тактах тестовой последовательности. По завершении ввода устанавливаетс  триггер 10, который разрешает работу тактового генератора 8. В процессе работы происходит выборка микрокоманд из блока 1 пам ти , прочитанна  информаци  поступает на блоки 2-4, 6, 13 и 14, определ   пор док работы самого устройства управлени  и устройства контрол  в целом. В счетчике 19 в это врем  формируетс  адрес следующей микрокоманды, который передаетс  через мультиплексор 18 в регистр 17, при выполнении переходов новое значение адреса в регистре 17 формируетс  путем передачи в него адреса перехода из блока 1 пам ти. В каждом такте происходит уменьшение на единицу содержимого счетчика 11 тактов и по достижении им нулевого значени , т.е. по окончании формировани  тестовой последовательности заданной длины, счетчик 11 выдает сигнал, который через элемент ИЛИ 12 сбрасывает триггер 10, который, в свою очередь, блокирует тактовый генератор 8 и, следовательно, останавливает устройство управлени  (и устройство контрол  в целом). Сброс триггера 10 возможен до окончани  формировани  всей последовательности внешним сигналом через элемент ИЛИ 12.

Собственно генераци  тестовых воздействий происходит в специальном блоке (формировани  тестовых воздействий) путем многократного циклического исполнени  микропрограммы в устройстве микропрограммного управлени . Помимо выдачи детерминированных тестов и формировани  псевдослучайного кода с заданными веро тност ми единиц или нулей в каждом разр де устройства контрол  (количество разр дов соответствует количеству выводов объекта), устройство микропрограммного управлени  позвол ет выдавать на объект определенные коды с псевдослучайным , веро тностным характером их по влени . Дл  этого каждый из кодов

записываетс  в  чейки блока пам ти тестов (из состава блока формировани  тестовых воздействий), причем дл  каждого из кодов выбрано определенное число  чеек блока

5 пам ти (в которые записываетс  один и тот же код). Это позвол ет при равноверо тном переборе адресов блока пам ти тестов считывать из него коды с заданной дл  каждого из них частотой. Равноверо тный перебор обеспечиваетс  заменой части адреса блока

0 пам ти тестов, формируемого в регистре 6, псевдослучайным кодом, поступающим с выходов генератора 15 псевдослучайных кодов через мультиплексор 13. При этом фиксированна  часть адреса, поступающа  с

5 выходов блока 1 пам ти микрокоманд, определ ет область блока пам ти тестов, в которой записаны соответствующие коды. Частота по влени  кодов соответствует заданному распределению этих кодов в  чей0 ках блока пам ти тестов. При получении достаточно длинной последовательности за счет соответствующего заполнени   чеек блока пам ти тестов можно управл ть заданием веро тности по влени  каждого из ко5 дов.

Аналогичным образом можно модифицировать адрес перехода к следующей микрокоманде . В этом случае часть адреса

0 перехода, поступающего с выходов блока 1 пам ти микрокоманд и фиксируемого в регистре 17 блока 2 выборки, замен етс  псев- дослучайным кодом, поступающим с выходов генератора 16 псевдослучайных ко5 дов через мультиплексор 14. Это дает возможность осуществл ть переход к следующей микрокоманде по модифицированному псевдослучайным кодом адресу, что, в свою очередь, дает возможность по0 давать на объект тестовые последовательности с псевдослучайным, веро тностным характером по влени  каждой последовательности (фрагмента микропрограммы). v При этом фиксированна  часть адреса опре5 дел ет величину зон блокз пам ти микрокоманд , в которых записаны фрагменты. При получении достаточно длинной общей последовательности за счет cooi иетствующе- го заполнени  зон блока пам ти

0 микрокоманд можно управл ть заданием веро тности по влени  каждого фрагмента. Микропрограмма в этом случае представл ет собой совокупность рабочих подпрог55 Рамм (выдачи на объект воздействий, анализа реакций и т.п.) и подготовительной части (устанавливающей объект в некоторое состо ние, анализирующей состо ние обь- екта и т.п.). оканчивающейс  командой перехода по модифицированному

псевдослучайным кодом адресу. Во врем  работы по окончании подготовительной части происходит переход на некоторую рабочую подпрограмму, котора  оканчиваетс  командой безусловного перехода на команду перехода по модифицированному адресу (или на подготовительную часть), затем происходит переход на другую подпрограмму и т.д. Это может примен тьс  при проверке, например, микропроцессоров. При этом кажда  подпрограмма эмулирует некоторую команду микропроцессора и, таким образом , кроме отработки микропроцессором каждой отдельной команды, происходит обща  проверка работы микропроцессора в услови х, имитирующих реальные услови  его работы (в части произвольного следовани  команд)..

Управление модификацией адресов осуществл етс  в блоке 3 логических условий . Микропрограмма содержит бит разрешени  модификации адреса блока пам ти тестов, который поступает с блока 1 пам ти микрокоманд на вход элемента И 22 блока 3. Один из кодов, соответствующих разным типам переходов, означает переход по модифицированному адресу. Ги1нал с соответствующего выхода дешифратора 21, на вход которого подаютс  эти коды (типов переходов), поступает на соответствующий элемент И 22 блока 3. На вторые входы элемента И 22 поступают различные условий , по которым необходимо осуществл ть соответствующие операции (эти услови  поступают с других блоков устройства контрол ), дл  безусловного выполнени  на вход соответствующего элемента И 22 необходимо задать уровень логической единицы.

Дл  выдачи на объект тестовых последовательностей (фрагментов микропрограммы ) с псевдослучайным характером по влени  этих последовательностей прототипу необходим большой объем пам ти дл  размещени  всех возможных сочетаний этих последовательностей, при ограниченном объеме пам ти резко возрастает врем  контрол  за счет необходимости перегрузки информации (новых сочетаний) в пам ть.

Claims (2)

1. Устройство микропрограммного управлени , содержащее блок пам ти микрокоманд , блик выборки микрокоманд, блок анализа логических условий, регистр микрокоманд , дешифратор микрокоманд, буферный регистр, формирователь синхронизирующих сигналов, тактовый генератор , делитель частоты, триггер, счетчик тактов и элемент ИЛИ, причем вход кода операции устройства соединен с первым информационным входом блока выборки

микрокоманд, информационным входом блика пам ти микрокоманд, входом задани  коэффициента делени  делител  частоты и информационным входом счетчика тактов,

первый вход начальной установки устройства соединен с управл ющим входом блока выборки микрокоманд, с второго по седьмой входы начальной установки устройства соединены соответственно с входами вы0 борки и чтени -записи блока пам ти микрокоманд , входом записи делител  частоты, входом записи счетчика тактов, входом установки в 1 триггера и первым входом элемента ИЛИ, выход которого соединен с

5 входом установки в О триггера, выход которого  вл етс  выходом индикации работы устройства и соединен с входом запуска тактового генератора, выход которого соединен со счетным входом делител  частоты,

0 выход которого соединен с входом синхронизации формировател  синхронизирующих сигналов, с первого по седьмой выходы которого соответственно соединены с первого по третий входами синхронизации бло5 ка выборки микрокоманд,, входами синхронизации блока анализа логических условий, регистра микрокоманд, буферного регистра и счетчика тактов, выход переноса которого соединен с вторым входом элемен0 та ИЛИ. остальные выходы формировател  синхронизирующих сигналов  вл ютс , группой стробирующих выходов устройства , выход пол  управлени  синхронизацией регистра микрокоманд соединен с входом

5 режима работы формировател  синхронизирующих сигналов, выход первого пол  микроопераций регистра микроопераций соединен с выходом ми фоопераций устройства , выход второго пол  микроопера0 ций регистра микрокоманд соединен с информационным входсм дешифратора микрокоманд , выход которого  вл етс  выходом операцийустройства, информационный вход регистра микроко5 манд соединен с выходом пол  микроопераций блока пам ти микрокоманд, выход первого пол  константы которого соединен с первым информационным входом буферного регистра, выход которого  вл етс  ин0 формационным выходом устройства, выход пол  логических условий блока пам ти микрокоманд соединен с управл ющим входом блока анализа логических условий, информационный вход которого соединен с вхо5 дом логических условий устройства, первый выход блока анализа логических условий соединен с входом логического услови  блока выборки микрокоманд, второй информационный вход которого соединен с выходом пол  адреса блока пам ти микрокоманд,

вход адреса которого соединен с выходом блока выборки микрокоманд, отличающеес  тем, что, с целью расширени  области применени  путем обеспечени  генерации псевдослучайных последователь- ностей констант, в него введены первый и второй мультиплексоры, первый и второй генераторы псевдослучайных кодов, причем второй информационный вход буферного регистра соединен с выходом первого муль- типлексорэ, первый информационный вход которого соединен с выходом второго пол  константы блока пам ти микрокоманд, выход третьего пол  константы которого соединен с первым информационным входом второго мультиплексора, выход которого соединен с третьим информационным входом блока выборки микрокоманд, управл ющий вход второго мультиплексора соединен с вторым выходом блока анализа логических условий, третий выход которого соединен с управл ющим входом первого мультиплексора , второй информационный вход которого соединен с выходом первого генератора псевдослучайных кодов, вход синхрониза- ции которого подключен к восьмому выходу формировател  синхронизирующих сигналов , к дев тому выходу которого подключен вход синхронизации второго генератора псевдослучайных кодов, выход которого со- единен с вторым информационным входом второго мультиплексора.

2. Устройство поп.1,отличающее- с   тем, что блок выборки микрокоманд содержит регистр адреса микрокоманд, мультиплексор , счетчик и элемент ИЛИ, причем первый информационный вход блока соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с информационным выходом счетчика, информационный вход которого соединен с выходом регистра адреса микрокоманд и с выходом блока, информационный вход регистра адреса микрокоманд соединен с выходом мультиплексора , старшие разр ды третьего информационного входа которого образуют второй информационный вход блока , третий информационный вход блока соединен с младшими разр дами третьего информационного входа мультиплексора, первый управл ющий вход которого соединен с первым управл ющим входом блока, второй управл ющий вход мультиплексора соединен с входом логического услови  блока, второй управл ющий вход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом записи регистра адреса микрокоманд, второй вход элемента ИЛИ соединен с первым входом синхронизации блока, второй и третий входы синхронизации которого соединены с входами записи и счета счетчика.

Г7 ml

HIS

отй/Упр

I

Фиг.З к 2 к ft

Г

/г Я ft) 4

15(16)

от 7

2

25

n

Фиг. Ц

Начальна  програнна

fJepexoS no ноЗифицируегюму адресу хххх0000

Адрес

Микрокоманда

Адрес 7

з

Замещаема  ФиксироЬанна  частьчасть

Начальна  программа

Лодлрогранмо 1

Подпрограмма N