SU1543396A1 - Генератор испытательных последовательностей - Google Patents

Abstract

Изобретение относитс  к средствам автоматического контрол  и диагностики цифровых объектов при их производстве и техническом обслуживании. Цель изобретени  - повышение быстродействи  генератора. Генератор содержит выходной регистр 1, блок 2 моделировани  неустойчивости, второй 3 и первый 6 генераторы псевдослучайных кодов, блок 4 формировани  испытательных последовательностей, блок 5 пам ти, блок 7 управлени  и блок 8 ввода-вывода. В состав блока 2 вход т группа первых и группа вторых коммутаторов, группа регистров и триггер. Испытательна  последовательность, сформированна  в блоке 4 из данных блока 5 и псевдослучайных кодов генератора 6, под управлением сигналов, формируемых блоком 7, поступает на информационные входы регистра 1, на стробирующие входы которого могут поступать импульсы от блока 2 в каждом цикле в один и тот же или в различные моменты времени, определ емые генератором 3. Загрузка генератора и установка режимов происходит через блок 8. Поставленна  цель достигаетс  за счет введени  блока моделировани  неустойчивости и второго генератора псевдослучайных кодов. 1 з.п.ф-лы, 6 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к средствам автоматической проверки цифровых объектов, и может быть использо- вано дл  функционального контрол  процессоров, контроллеров, запоминающих устройств и прочих блоков ЭВТ1 и других средств цифровой техники при их производстве и техническом обслу- живании.

Цель изобретени  - повышение быстродействи .

Введение блока моделировани  неустойчивости и второго генератора псев- дослучайных кодов позвол ет производить запись сформированной испытательной последовательности в выходной регистр (и, следовательно, выдачу ее на объект диагностировани ) в раз- личные дл  каждого выхода моменты времени в каждом цикле Лорнировани  последовательности, что позвол ет достаточно просто определить устойчивость работы объекта диагностировани  при подаче на него этой последовательности (т.е. оценить качество испытательной последовательности). Это, в свою очередь, дает возможность использовать в качестве испытательных последовательностей наиболее эффективные (псевдослучайные) в максимальном объеме, что приводит к уменьшению времени проверки цифровых блоков.

На фиг.1 представлена структурна  схема предлагаемого генератора; на фиг.2 - схема блока моделировани  неустойчивости; на фиг.3 - схема генератора псевдослучайных кодов; на фиг,4 - схема блока формировани  ис- пытательных последовательностей; на фиг.5 - схема блока управлени ; на фиг.6 - временные диаграммы работы.

В состав генератора испытательных последовательностей вход т выходной регистр 1, блок 2 моделировани  неустойчивости , второй генератор 3 псевдослучайных кодов, блок 4 форми ровани  испытательных последовательностей , блок 5 пам ти, первый гене- раТор 6 псевдослучайных кодов, блок 7 управлени  и блок 8 ввода-вывода.

Разр дность N выходного регистра, блока формировани  испытательных последовательностей (и всех узлов, вход щих в него), блока моделировани  неустойчивости и блока пам ти определ етс  необходимым числом одновременно генерируемых двоичных разр дов,

Q

5 Q 5 Q

Q

5

каждый из которых соответствует одному выводу объекта диагностировани .

Блок 2 моделировани  неустойчивости ((Ъиг.2) в совокупности с вторьнч генератором 3 псевдослучайных кодов предназначены дл  задани  на строби- рующие входы выходного регистра сигналов записи. Блок 2 содержит группы первых 9 и вторых 10 коммутаторов, группу регистров 11 и триггер 12. На выходы первых коммутаторов 9 проходит один из сигналов, поступающих от устройства управлени , в зависимости от сигналов на адресных входах этих коммутаторов, поступающих с выходов вторых коммутаторов 10. На входы вторых коммутаторов поступают или Ликси- рованные сигналы с регистров 11 или псевдослучайные с второго генератора 3 псевдослучайных кодов. Задание адреса на соответствующие входы вторых коммутаторов 10 осуществл ет триггер 12. На фиг.3 показан пример выполнени  генератора псевдослучайных кодов, в котором используетс  сдвиговый регистр 13 и сумматор J4 по модулю 2. На фиг.4 представлен пример выполнени  блока формировани  испытательных последовательностей, содержащий промежуточный регистр 15, необходимый дл  временного хранени  данных, поступающих затем на входы выходного регистра 1, первую группу элементов И 16, котора  выполн ет функцию поразр дного разрешени  записи в промежуточный регистр, регистр 17 маски, разрешающий или запрещающий прием информации в промежуточный регистр, регистр-накопитель 18, служащий дл  запоминани  результата операции арифметико-логического устройства 19 (АЛУ) - информаци  этого регистра  вл етс  также одним из операндов АЛУ, АЛУ 19, служащее дл  преобразовани  данных и представл ющее собой универсальное АЛУ, с полным набором логических (и арифметических) двухместных операций, группу мультиплексоров 20, необходимую дл  выбора источника информации, служащей вторым операндом АЛУ, вторую группу элементов И 21, котора  служит дл  выполнени  коньюнкиии данных из блока 5 пам ти и псевдослучайного ко- (да с первого генератора 6 псевдослучайных кодов,однонаправленный буфер 22 данных , предназначенный дл  выдачи данных из регистра-накопител  на внутреннюю магистраль данных генератора.

5

Блок 5 пам ти представл ет собой ЗУ с произвольным доступом, совмещенными входами-выходами с трем  состо ни ми и предназначен дл  хранени  . кодов, необходимых дл  формировани  опорных циклических последовательностей или детерминированных тестов, непосредственно подаваемых на входы объекта диагностировани . Первый генератор 6 псевдослучайных кодов предназначен дл  формировани  последовательностей N-разр дных псевдослучайных кодов, необходимых дл  Лормирова- ни  испытательных последовательное-- тей, и выполнен аналогично генератору 3 (фиг.З). Блок 7 управлени  (Лиг. 5), предназначенный дл  подачи управл юих и стробирующих. сигналов на остальные блоки генератора испытательных последовательностей, содержит (в общем случае) блок 23 пам ти микрокоманд и св занные с ним счетчик 24 и регистр 25 микрокоманд, регистр 26 адресов блока 5 пам ти, Формирователь 27 стробирующих сигналов, поступающих на остальные блоки генератора и на внутренние узлы блока управлени , тактовый генератор 28, счетчик 29 тактов, предназначенный дл  отсчета общей длины испытательной последовательности , триггер 30, который служит дл  пуска и остановки генератора испытательных последовательностей. Формирователь 27 представл ет собой набор элементов задержки, каждый из которых позвол ет сдвигать фронт поступающего от тактового генератора сигнала , тем самым определ   временную диаграмму работы блока, выходы элеентов задержки поступают на входы схем И, на другие входы которых подаетс  информаци  с выходов регистра икрокоманд, определ юща  блоки, на которые в данном такте должны поступить стробирующие сигналы. Блок 8 , ввода-вывода данных предназначен дл  загрузки в генератор инфо рмтции, необходимой дл  формировани  испытательных последовательностей, и вывода некоторых промежуточных результаов (в простейшем варианте этот блок одержит набор переключателей, с поощью которых обеспечиваетс  ручной вод исходных данных, и набор индикаоров дл  вывода информации, в других ариантах этот блок может содержать стройство считывани  данных с машин433966

ных носителей или ЗУ и устройства вывода или печати).

Генератор работает следующим образом .

Перед началом генерации производитс  загрузка данных, необходимых дл  формировани  испытательных последовательностей , с помощью блока 8 Ю ввода-вывода. Данные груз тс  в блок 5 пам ти, при этом адреса загружаемых  чеек блока 5 пам ти предварительно принимаютс  в регистр 26. В блок 23 пам ти микрокоманд загружаетс  15 микропрограмма, определ юща  последовательность операций генератора в каждом такте, при этом дл  задани  адресов блока 23 пам ти используетс  счетчик 24. В счетчик 29 тактов за20 гружаетс  обща  длина (в тактах) испытательной последовательности, в счетчик 24 - начальный адрес микропрограммы в блоке 23 пам ти. После завершени  ввода устанавливаетс 

25 триггер 30, который включает тактовый генератор 28. В процессе генерации происходит выборка микрокоманд из блока 23 пам ти. Прочитанна  команда принимаетс  в регистр 25 микрокоманд,

0 часть команды (адрес  чейки блока 5 пам ти, к которой будет происходить обращение в данном такте) принимаетс  в регистр 26. В счетчике 24 в это врем  формируетс  адрес следующей

5 микрокоманды. Кажда  микрокоманда содержит поле адреса блока 5 пам ти, поле кода операции АЛУ 19, поле, содержащее управл ющие разр ды мультиплексором 20 (выбор источника информа0 ции Дл  АЛУ), режимом блока 5 пам ти (чтение, запись), буфером 22 данных, поле, содержащее разр ды, разрешающие выдачу стробирующих сигналов на остальные блоки генератора, и поле пе5 реходов, содержащее адрес микроко- ; манды, на которую необходимо осуществить переход, и признак перехода. Стробирующие сигналы вырабатываютс  формирователем 27 под действием им0 пульсов тактового генератора 28. При выполнении переходов новое значение счетчика 24 формируетс  путем передачи в него адреса из регистра 25 (при естественном следовании микрокоманд

5 адрес следующей команды формируетс  увеличением содержимого счетчика 24 на единицу). В каждом такте происходит уменьшение на единицу содержимого счетчика 29 тактов и по достижении им нулевого значени , т.е. по окончании формировани  испытательной последовательности заданной длины, счетчик 29 выдает сигнал, сбрасывают ций триггер 30, который блокирует тактовый генератор 28, и, следовательно , останавливает весь генератор испытательных последовательностей. Сброс триггера 30 возможен до оконча- ни  формировани  всей последовательности сигналом от блока 8 ввода-вывода .

Собственно генераци  испытательных последовательностей происходит в бло- ке 4 формировани  испытательных последовательностей путем многократного циклического исполнени  микропрограммы в блоке 7 управлени . Дл  формировани  псевдослучайного кода с задан- ными веро тност ми единиц или нулей в каждом i-м разр де в течение S тактов происходит последовательное обращение к  чейкам блока 5 пам ти, формирование очередного псевдослучайного кода в генераторе 6 псевдослучайных кодов и накопление в регистре-накопителе 18 дизъюнкции, получаемой на АЛУ 19, их логических произведений, получаемых с помощью второй группы элементов И 21. При этом веро тность сохранени  нулевого значени  в регистре 18 равна Р , где Р в 0,5 - веро тность по влени  нул  в псевдослучайной последовательности; kЈS - количество единиц в последовательности из блока 5 пам ти. Дл  получени  значений веро тностей , равных 1-Рк, в (S+O-м такте выполн етс  сложение по модулю 2 содержимого регистра J8 с еди- минными значени ми соответствующих последовательностей из блока 5 пам - ти. Затем в регистр J7 маски записываетс  содержимое одной из  чеек блока 5 пам ти (маска псевдослучайного кода), определ     какие разр ды промежуточного регистра J5 будет записан полученный псеадос уйайный код, который в следующем такте с выходов регистра-накопител  J8 через буфер 22 поступает на входы регистра Л5. Во врем  вычислени  псевдослучайного кода в течение S тактов возможна запись информации из блока 5 пам ти в регистр 1-5, что дает возможность выда- вать различные S-тактиые детерминированные сигналы (между тактами выдачи псевдослучайных сигналов). Дл  этого в регистр 17 маски перед вычислением

псевдослучайного кода заноситс  из блока 5 пам ти соответствующа  маска, определ юща  те разр ды промежуточного регистра 15, в которые будет производитьс  запись детерминированных сигналов из блока 5 пам ти.

Запись формируемой испытательной последовательности в выходной регистр 1 может производитьс  двум  способами . При первом, примен емом непосредственно дл  контрол  цифровых блоков, перед началом работы с помощью блока 8 ввода-вывода триггер I2 устанавливаетс  таким образом, чтобы на выходы вторых коммутаторов 10 поступала информаци  с выходов регистров 1I, в которые загружаютс  коды, соответствующие номеру стробирующего сигнала, поступающего от блока 7 управлени  на информационные входы первых коммутаторов 9. Таким образом, во врем  работы запись в выходной регистр 1 будет производитьс  в каждом цикле в один и тот же момент времени. При втором способе, примен емом в процессе подготовки данных дл  проверки блоков, триггер 12 устанавливаетс  так, чтобы на выходы вторых коммутаторов 10 поступали псевдослучайные коды от второго генератора 3 псевдослучайных кодов. Так как эти коды  вл ютс  адресной информацией дл  первых коммутаторов 9,и, измен  сь, измен ют номера стробирующих сигналов, поступающих на выходы первых коммутаторов 9, запись в разные разр ды выходного регистра 1 будет производитьс  в каждом цикле в различные моменты времени {определ емые положением соответствующих стробирующих сигналов на временной оси).

Таким образом, при подготовке данных дл  проверки блоков (карт проверок ) предлагаемый генератор испытательных последовательностей позвол ет при наличии одного блока (блок необходим дл  сн ти  с него эталонных реакций) проверить устойчивость его работы в течение нескольких запусков (устойчивость определ етс  совпадением от запуска к запуску вьосодных реакций блока), при этом второй генератор 3 псевдослучайных кодов перед каждым запуском не устанавливаетс  в начальное состо ние последовательности на его выходах и, следовательно , распределение моментов изменени  выходных сигналов выходного регистра

1 не повтор ютс ), т.е. происходит как бы моделирование различных реальных блоков и соединительных устройств, которые необходимы дл  подсоединени  блока к генератору испытательных последовательное ЭЙ .

Claims (2)

1. Генератор испытательных последовательностей , содержащий выходной регистр, блок сформировани  испытательных последовательностей, блок пам ти , первый генератор псевдослучайных кодов, блок управлени  и блок ввода-вывода данных, причем выход данных блока ввода-вывода подключен к информационному входу блока управлени , к входу данных блока пам ти и блока Лормировани  испытательных последовательностей, информационные входы первой группы которого подключены к выходам первого генератора псевдослучайных кодов, управл ющие входы и входы синхронизации блока формировани  испытательных последовательностей , вход синхронизации первого генератора псевдослучайных кодов , адресные входы и вход управлени  записью блока пам ти подключены к соответствующим выходам управл ющих , адресных и стробирующих сигналов блока управлени , управл ющие входы которого соединены с управл ющими выходами блока формировани  испытательных последовательностей, выход выходного регистра  вл етс  выходом генератора, отличающий с   тем, что, с иелъю повышени  быстродействи , в него введены блок моделировани  неустойчивости и второй генератор псевдослучайных кодов , причем выходы второго генератора псевдослучайных кодов подключены

к информационным входам первой группы блока моделировани  неустойчивости , информационные входы второй группы которого подключены.к выходу данных блока ввода-вывода, выходы блока моделировани  неустойчивости подклю- . чены к стробирующим входам всех разр дов выходного регистра, входы данных выходного регистра подключены к информационным выходам блока формировани  испытательных последовательностей , входы стробировани  блока моделировани  неустойчивости и .второго

генератора псевдослучайных кодов соединены с соответствующими выходами стробирующих сигналов блока управлени .

2. Генератор по п.), отличающийс  тем, что блок моделировани  неустойчивости содержит группу первых и группу вторых коммутаторов , группу регистров и триггер,

причем выходы первой группы коммутаторов подключены к выходу блока, ин-- : формационные входы первой группы коммутаторов объединены между собой и  вл ютс  группой стробирующих входов

блока, управл ющие входы первой группы коммутаторов подключены к выходам соответствующих коммутаторов второй группы, информационные входы первой группы которых составл ют первую

группу информационных входов блока, информационные входы второй группы коммутаторов подключены к выходам соответствующих регистров, входы которых объединены между собой и  вл ютс 

второй группой информационных входов блока, выход триггера соединен с управ л клцими входами коммутаторов второй , группы, вход управлени  коммутацией блока подключен к входу триггеРаОтв

{

Фиг.1

от7

фиг.З

96KVSI