JPS59122972A - 論理回路試験装置 - Google Patents
論理回路試験装置Info
- Publication number
- JPS59122972A JPS59122972A JP57231439A JP23143982A JPS59122972A JP S59122972 A JPS59122972 A JP S59122972A JP 57231439 A JP57231439 A JP 57231439A JP 23143982 A JP23143982 A JP 23143982A JP S59122972 A JPS59122972 A JP S59122972A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は論理回路に組込まれたシフトレジスタに格納
されているデータを期待値データと比較することによっ
て論理回路を試験する装置に関するものである。
されているデータを期待値データと比較することによっ
て論理回路を試験する装置に関するものである。
シフトレジスタが組込捷れている論理回路を試験する場
合には、このシフトレジスタを境界として論理回路を論
理的に分割して試験を行うことは従来良く知られている
所である。
合には、このシフトレジスタを境界として論理回路を論
理的に分割して試験を行うことは従来良く知られている
所である。
このような試験においては、シフトレジスタを所定のデ
ータの入力装置として用いる場合と、シフトレジスタに
格納されている信号が所定の期待値データになっている
か否かを検査するためシフトレジスタに格納されている
データを出力する場合とがあるが、このいずれの場合に
おいても、シフトレジスタから入出力するデータはビッ
ト直列の形になっており、当該シフトレジスタの直列入
力端子から入力し、その直列出力端子から出力していた
。
ータの入力装置として用いる場合と、シフトレジスタに
格納されている信号が所定の期待値データになっている
か否かを検査するためシフトレジスタに格納されている
データを出力する場合とがあるが、このいずれの場合に
おいても、シフトレジスタから入出力するデータはビッ
ト直列の形になっており、当該シフトレジスタの直列入
力端子から入力し、その直列出力端子から出力していた
。
したがって、シフトレジスタに格納されているデータが
所定の期待値データになっているがどうかを検査して、
その検査の結果によりそのシフトレジスタに入力するデ
ータを生成するだめの論理回路の試験を行う従来の装置
では、当該シフトレジスタからビット直列の形で出力さ
れる出力データをシフト順に１ビツトづつ検査する方法
がとられていたので、検査に長時間を必要とするという
欠点があった。
所定の期待値データになっているがどうかを検査して、
その検査の結果によりそのシフトレジスタに入力するデ
ータを生成するだめの論理回路の試験を行う従来の装置
では、当該シフトレジスタからビット直列の形で出力さ
れる出力データをシフト順に１ビツトづつ検査する方法
がとられていたので、検査に長時間を必要とするという
欠点があった。
この発明は従来の装置における上述の欠点を除去するた
めになされたもので、直列大刀と並列出力とが可能なシ
フトレジスタを試験出方レジスタとして備え、試験対象
レジスタから出力されるビット直列の形のデータを直列
に入力した後試験出力レジスタに配列されたビットパタ
ーンが期待値データのビットパターンと合致するか否か
をピットパターンを構成する各ビットについて同時に試
験することができる装置を提供するものである。
めになされたもので、直列大刀と並列出力とが可能なシ
フトレジスタを試験出方レジスタとして備え、試験対象
レジスタから出力されるビット直列の形のデータを直列
に入力した後試験出力レジスタに配列されたビットパタ
ーンが期待値データのビットパターンと合致するか否か
をピットパターンを構成する各ビットについて同時に試
験することができる装置を提供するものである。
ところで、試験の対象となるデータが格納されている試
験対象シフトレジスタの中には、試験の対象となるデー
タ以外のデータが併せて格納されている場合が多い。た
とえば、そのシフトレジスタを境界として分割された論
理回路に対し、当該データの入出力を制御するための制
御信号をも当該データと併せてそのシフトレジスタに格
納するのが普通である。しだがって、試験に際しては試
験の対象となるデータ以外のビットをマスクして試験す
ることが必要であり、この発明の装置にもこのようなマ
スク機能を備えている。
験対象シフトレジスタの中には、試験の対象となるデー
タ以外のデータが併せて格納されている場合が多い。た
とえば、そのシフトレジスタを境界として分割された論
理回路に対し、当該データの入出力を制御するための制
御信号をも当該データと併せてそのシフトレジスタに格
納するのが普通である。しだがって、試験に際しては試
験の対象となるデータ以外のビットをマスクして試験す
ることが必要であり、この発明の装置にもこのようなマ
スク機能を備えている。
以下この発明の一実施例を図面について説明する。図に
おいて（１１は試験データレジスタ、（２）は期待値デ
ータレジスタ、（３）はシフトクロック数レジスタ、（
４）はマスクデータレジスタ、（５）はシフトクロック
発生器、（６）ハ試験出力レジスタ、（７）、（８）け
シフト用のクロックパルス、（９）はビット直列の入力
データ、０１は比較器、αηは比較結果信号であり、α
のは試験の対象となるデータが格納されている試験対象
シフトレジスタである。クロックパルス（７）、（８）
は同一のクロックパルスで、（７）は試験出力レジスタ
（６）のシフトに、（８）は試験対象シフトレジスタ（
１２のシフトに用いられる。したがってレジスタ（６）
、（１２は同期してシフトされレジスタ０２の内容がレ
ジスタ（６）に移される。そのためにはレジスタ（６）
の容量はレジスタａのの容量と同−又はそれ以上でなけ
ればならぬ。
おいて（１１は試験データレジスタ、（２）は期待値デ
ータレジスタ、（３）はシフトクロック数レジスタ、（
４）はマスクデータレジスタ、（５）はシフトクロック
発生器、（６）ハ試験出力レジスタ、（７）、（８）け
シフト用のクロックパルス、（９）はビット直列の入力
データ、０１は比較器、αηは比較結果信号であり、α
のは試験の対象となるデータが格納されている試験対象
シフトレジスタである。クロックパルス（７）、（８）
は同一のクロックパルスで、（７）は試験出力レジスタ
（６）のシフトに、（８）は試験対象シフトレジスタ（
１２のシフトに用いられる。したがってレジスタ（６）
、（１２は同期してシフトされレジスタ０２の内容がレ
ジスタ（６）に移される。そのためにはレジスタ（６）
の容量はレジスタａのの容量と同−又はそれ以上でなけ
ればならぬ。
試験データレジスタｆｉｌには期待値データと、レジス
タ０のの内容をレジスタ（６）にシフトするために必要
なシフトクロック数と、マスクすべきビットパターンを
示すマスクデータが入力され／、このうちのシフトクロ
ック数はシフトクロック数レジスタ（３）に入力されて
シフトクロック発生器（５）を制御する。また期待値デ
ータは期待値データレジスタ（２）に入力され、マスク
データはマスクデータレジスタ（４）Ｋ人カシれる。
タ０のの内容をレジスタ（６）にシフトするために必要
なシフトクロック数と、マスクすべきビットパターンを
示すマスクデータが入力され／、このうちのシフトクロ
ック数はシフトクロック数レジスタ（３）に入力されて
シフトクロック発生器（５）を制御する。また期待値デ
ータは期待値データレジスタ（２）に入力され、マスク
データはマスクデータレジスタ（４）Ｋ人カシれる。
シフトクロック発生器（５）はシフトクロック数レジス
タ（３）に記憶される数値だけのクロックパルス（７）
、（８）を発生し、レジスタｏ３の内容をシフトしてレ
ジスタ（６）に入力する。このシフトが終った点で比較
器（１４は出力可能となシレジスタ（２）からの期待値
データとレジスタ（６）の内容とがマスクデータレジス
タ（４）の内容によりマスクされるビットを除いて、一
致するかどうかを比較し、比較結果信号圓を出力する。
タ（３）に記憶される数値だけのクロックパルス（７）
、（８）を発生し、レジスタｏ３の内容をシフトしてレ
ジスタ（６）に入力する。このシフトが終った点で比較
器（１４は出力可能となシレジスタ（２）からの期待値
データとレジスタ（６）の内容とがマスクデータレジス
タ（４）の内容によりマスクされるビットを除いて、一
致するかどうかを比較し、比較結果信号圓を出力する。
以−ヒのようにこの発明によれば、試験の対象となるデ
ータを全ビット並列の形で期待値データと比較すること
ができるので、試験を効率良く実行することができる。
ータを全ビット並列の形で期待値データと比較すること
ができるので、試験を効率良く実行することができる。
【図面の簡単な説明】
図面はこの発明の一実施例を示すブロック図である。
（２）・・・期待値データレジスタ、（３）・・・シフ
トクロック数レジスタ、（４）・・・マスクデータレジ
スタ、（５）・・・シフトクロック発生器、（６）・・
・試験出力レジスタ、００・・・比較器、（１２・・・
試験対象シフトレジスタ。 代理人 葛 野 信 −゛
トクロック数レジスタ、（４）・・・マスクデータレジ
スタ、（５）・・・シフトクロック発生器、（６）・・
・試験出力レジスタ、００・・・比較器、（１２・・・
試験対象シフトレジスタ。 代理人 葛 野 信 −゛
Claims (1)
- 試験の対象となるデータが格納されている試験対象シフ
トレジスタのビット数を記憶するシフトクロック数レジ
スタと、上記ビット数と少くとも同一のピント数を有し
直列入力と並列出力が可能な試験出力レジスタと、上記
試験の対象となるデータの期待されるビットパターンが
格納される期待値データレジスタと、上記試験対象シフ
トレジスタの内容のうち比較対象外のビットの位置を記
憶スるマスクデータレジスタと、上記クロック数レジス
タに記憶される数値に等しい数のシフトクロックパルス
を発生するシフトクロック発生器と、このシフトクロッ
ク発生器の発生するシフトクロックによって上記試験対
象シフトレジスタに格納されているデータをシフトして
上記試験出力データレジスタに入力する手段と、上記試
験出力データレジスタの内容、上記期待値データレジス
タの内容及び上記マスクデータレジスタの内容を入力し
て、上記マスクデータレジスタの内容により定められる
比較対象外のビラトラ除くすべてのピットについて上記
試験出力データレジスタの内容と上記期待値データレジ
スタの内容との一致を比較する比較器とを備えた論理回
路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231439A JPS59122972A (ja) | 1982-12-28 | 1982-12-28 | 論理回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231439A JPS59122972A (ja) | 1982-12-28 | 1982-12-28 | 論理回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59122972A true JPS59122972A (ja) | 1984-07-16 |
Family
ID=16923557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231439A Pending JPS59122972A (ja) | 1982-12-28 | 1982-12-28 | 論理回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122972A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771679A (en) * | 1985-06-27 | 1988-09-20 | Nissan Motor Co., Ltd. | Air box construction for automotive vehicles |
| JPH0324479A (ja) * | 1989-06-22 | 1991-02-01 | Okaya Electric Ind Co Ltd | Ｉｃ検査装置 |
| JPH04148881A (ja) * | 1990-10-11 | 1992-05-21 | Yamaha Corp | ロジックテスタ |
| JPH0870349A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 電子交換機の試験結果自動判定方式 |
| WO2008152694A1 (ja) * | 2007-06-12 | 2008-12-18 | Advantest Corporation | 試験装置 |
-
1982
- 1982-12-28 JP JP57231439A patent/JPS59122972A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771679A (en) * | 1985-06-27 | 1988-09-20 | Nissan Motor Co., Ltd. | Air box construction for automotive vehicles |
| JPH0324479A (ja) * | 1989-06-22 | 1991-02-01 | Okaya Electric Ind Co Ltd | Ｉｃ検査装置 |
| JPH04148881A (ja) * | 1990-10-11 | 1992-05-21 | Yamaha Corp | ロジックテスタ |
| JPH0870349A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 電子交換機の試験結果自動判定方式 |
| WO2008152694A1 (ja) * | 2007-06-12 | 2008-12-18 | Advantest Corporation | 試験装置 |
| JP5047283B2 (ja) * | 2007-06-12 | 2012-10-10 | 株式会社アドバンテスト | 試験装置 |
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