JPS6136260B2 - - Google Patents
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- JPS6136260B2 JPS6136260B2 JP54076753A JP7675379A JPS6136260B2 JP S6136260 B2 JPS6136260 B2 JP S6136260B2 JP 54076753 A JP54076753 A JP 54076753A JP 7675379 A JP7675379 A JP 7675379A JP S6136260 B2 JPS6136260 B2 JP S6136260B2
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- Japan
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- circuits
- tested
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- circuit
- test
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- 238000012360 testing method Methods 0.000 claims description 53
- 238000001514 detection method Methods 0.000 claims description 9
- 238000007689 inspection Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 238000011990 functional testing Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
この発明は、検査装置及びそれを用いた検査方
法に関し、例えば各種のゲート回路、論理演算回
路レジスタ等によつて構成される、いわゆるラン
ダムロジツク回路用の検査装置及び検査方法に関
する。
法に関し、例えば各種のゲート回路、論理演算回
路レジスタ等によつて構成される、いわゆるラン
ダムロジツク回路用の検査装置及び検査方法に関
する。
従来のランダムロジツク回路用の検査装置にお
いては、一般にランダムロジツク回路の電源投入
後における内部状態が不定となるため、同時に複
数個の機能試験（フアンクシヨンテスト）を行な
うことができなかつた。
いては、一般にランダムロジツク回路の電源投入
後における内部状態が不定となるため、同時に複
数個の機能試験（フアンクシヨンテスト）を行な
うことができなかつた。
この発明は、複数個のランダムロジツク回路の
機能試験を同時に行なうことができる検査装置を
提供するためになされた。
機能試験を同時に行なうことができる検査装置を
提供するためになされた。
また、この発明は、上記複数個の機能試験を同
時に行なうにあたつて、判定結果を合理的に処理
できる検査装置を提供するためになされた。
時に行なうにあたつて、判定結果を合理的に処理
できる検査装置を提供するためになされた。
この発明の一実施例は、複数個の被検査回路に
対して、それぞれ独立にクロツクパルスの印加、
停止を行なうクロツクパルス供給回路と、被検査
回路の内部論理状態を検出すモニタ出力を入力と
して機能試験を開始するにあたつての初期値検出
回路とにより、複数の被検査回路をそれぞれ独立
して初期値に設定するものとし、すべての被検査
回路を初期値に設定した後、パターン発生回路に
より共通に被検査回路へのパターン信号を入力し
て機能試験を行なうようにするものである。
対して、それぞれ独立にクロツクパルスの印加、
停止を行なうクロツクパルス供給回路と、被検査
回路の内部論理状態を検出すモニタ出力を入力と
して機能試験を開始するにあたつての初期値検出
回路とにより、複数の被検査回路をそれぞれ独立
して初期値に設定するものとし、すべての被検査
回路を初期値に設定した後、パターン発生回路に
より共通に被検査回路へのパターン信号を入力し
て機能試験を行なうようにするものである。
また、この発明の他の実施例は、上記機能試験
の判定結果を一個のフエイルレジスタに並列に入
力し、このフエイルレジスタと同一ビツト数の各
被検査回路に応じて設けられたレジスタを設け、
このレジスタに判定出力のみを得るマスクパター
ンを書き込み、フエイルレジスタ出力と、上記各
被検査回路に対応して設けられたレジスタの出力
とを論理ゲート回路を介して所要の判定出力のみ
を得ようとするものである。
の判定結果を一個のフエイルレジスタに並列に入
力し、このフエイルレジスタと同一ビツト数の各
被検査回路に応じて設けられたレジスタを設け、
このレジスタに判定出力のみを得るマスクパター
ンを書き込み、フエイルレジスタ出力と、上記各
被検査回路に対応して設けられたレジスタの出力
とを論理ゲート回路を介して所要の判定出力のみ
を得ようとするものである。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示すブロツク
図である。
図である。
１は、パターン発生回路であり、機能試験のた
めの入力パターン信号を形成し、データバス
BUS1を通して、複数の被検査回路であるランダ
ムロジツク回路３ａ〜３ｄに同時に入力し、この
入力パターン信号に対する期待値パターンを形成
し、データバスBUS2を通して出力判定回路６ａ
〜６ｄに共通に送出するものである。
めの入力パターン信号を形成し、データバス
BUS1を通して、複数の被検査回路であるランダ
ムロジツク回路３ａ〜３ｄに同時に入力し、この
入力パターン信号に対する期待値パターンを形成
し、データバスBUS2を通して出力判定回路６ａ
〜６ｄに共通に送出するものである。
２は、クロツクパルス発生回路であり、この実
施例においては、被検査回路３ａ〜３ｄの検査開
始にあたつての内部論理状態を初期値を設定する
ため、上記各検査回路３ａ〜３ｄへのクロツクパ
ルスφa〜φdは、それぞれ独立して印加、停止す
るようにするものである。
施例においては、被検査回路３ａ〜３ｄの検査開
始にあたつての内部論理状態を初期値を設定する
ため、上記各検査回路３ａ〜３ｄへのクロツクパ
ルスφa〜φdは、それぞれ独立して印加、停止す
るようにするものである。
そして、上記被検査回路３ａ〜３ｄの内部論理
状態を検出する所定の出力をモニタ出力として、
それぞれ初期値検出回路４ａ〜４ｄに入力するも
のである。
状態を検出する所定の出力をモニタ出力として、
それぞれ初期値検出回路４ａ〜４ｄに入力するも
のである。
この初期値検出回路４ａ〜４ｄの検出出力によ
り、クロツクパルス制御回路５を介して、初期値
に設定されたタイミングで、対応する被検査回路
３ａ〜３ｄへのクロツクパルスφa〜φdの印加を
一時的に停止させるものである。
り、クロツクパルス制御回路５を介して、初期値
に設定されたタイミングで、対応する被検査回路
３ａ〜３ｄへのクロツクパルスφa〜φdの印加を
一時的に停止させるものである。
一方、上記被検査回路３ａ〜３ｄの上記入力パ
ターン信号に対する出力信号（上記モニタ出力と
して用いた出力をも含む）を上記出力判定回路６
ａ〜６ｄに送出する。
ターン信号に対する出力信号（上記モニタ出力と
して用いた出力をも含む）を上記出力判定回路６
ａ〜６ｄに送出する。
上記出力判定回路６ａ〜６ｄの出力は、一個の
フエイルレジスタ７に並列的に入力する。
フエイルレジスタ７に並列的に入力する。
このフエイルレジスタ７と同一ビツト数を有し
上記被検査回路３ａ〜３ｄに対応して設けられた
レジスタ８ａ〜８ｄを用意しておき、このレジス
タ８ａ〜８ｄには、フエイルレジスタ７に入力さ
れた対応する被検査回路の判定出力のみを読み出
すために、例えば、対応する判定出力が書き込ま
れているビツト（桁）のビツトを“１”とし、他
を“０”とするマスク信号パターンを書き込むも
のである。
上記被検査回路３ａ〜３ｄに対応して設けられた
レジスタ８ａ〜８ｄを用意しておき、このレジス
タ８ａ〜８ｄには、フエイルレジスタ７に入力さ
れた対応する被検査回路の判定出力のみを読み出
すために、例えば、対応する判定出力が書き込ま
れているビツト（桁）のビツトを“１”とし、他
を“０”とするマスク信号パターンを書き込むも
のである。
上記フエイルレジスタ７の出力と、上記各レジ
スタ８ａ〜８ｄの出力とをANDゲート回路Ga〜
Gdに入力して、被検査回路３ａ〜３ｄの判定出
力を分離して読み出すものである。
スタ８ａ〜８ｄの出力とをANDゲート回路Ga〜
Gdに入力して、被検査回路３ａ〜３ｄの判定出
力を分離して読み出すものである。
以上構成の検査装置の動作は、次に説明する。
被検査回路３ａ〜３ｄへの電源供給後、この内
部論理状態を初期値に設定するため、クロツクパ
ルス発生回路２により各クロツクパルスφa〜φd
を入力し、モニタ出力で初期値設定を検出したも
のから順に、クロツクパルスの印加を停止して。
すべての被検査回路３ａ〜３ｄについて初期値が
設定されるまで、先に上記初期値に設定された被
検査回路へのクロツクパルスの印加を停止するも
のである。
部論理状態を初期値に設定するため、クロツクパ
ルス発生回路２により各クロツクパルスφa〜φd
を入力し、モニタ出力で初期値設定を検出したも
のから順に、クロツクパルスの印加を停止して。
すべての被検査回路３ａ〜３ｄについて初期値が
設定されるまで、先に上記初期値に設定された被
検査回路へのクロツクパルスの印加を停止するも
のである。
このようにして、すべての被検査回路３ａ〜３
ｄの初期値を設定した後は、これらの被検査回路
を同期して動作させることができるため、換言す
れば、複数個の被検査回路であつても１個の被検
査回路とみなすことができるので、機能試験のた
めの入力パターン信号を共通に入力して動作させ
ることができ、これに対する期待値も同様に用い
ることができる。
ｄの初期値を設定した後は、これらの被検査回路
を同期して動作させることができるため、換言す
れば、複数個の被検査回路であつても１個の被検
査回路とみなすことができるので、機能試験のた
めの入力パターン信号を共通に入力して動作させ
ることができ、これに対する期待値も同様に用い
ることができる。
したがつて、ランダムロジツク回路を複数個同
時に機能試験を行なうことができるため、検査効
率の大幅な向上を図ることができる。例えば、被
検査回路をｎ個とすれば、従来の１／ｎに検査時
間を短縮することができる。
時に機能試験を行なうことができるため、検査効
率の大幅な向上を図ることができる。例えば、被
検査回路をｎ個とすれば、従来の１／ｎに検査時
間を短縮することができる。
上記並列機能試験によつて得られた判定結果は
フエイルレジスタに入力して、各被検査回路に応
じたマスク用のレジスタとの比較により各検査結
果を得るものである。例えば、被検査回路３ａの
判定出力がフエイルレジスタ７の第３，４，８，
９桁のビツトに入力された場合には、レジスタ８
ａの第３，４，８，９桁のビツトを“１”とし
て、他を“０”とし、上記フエイルレジスタ７の
出力とレジスタ８ａの出力とを同期させて直列に
ゲート回路Gaに入力することにより、上記フエ
イルレジスタ７からの他の回路の判定出力は、レ
ジスタ８ａの出力が“０”となつて、マスクする
ものであるため、上記被検査回路３ａの判定出力
のみを読み出すことができる。
フエイルレジスタに入力して、各被検査回路に応
じたマスク用のレジスタとの比較により各検査結
果を得るものである。例えば、被検査回路３ａの
判定出力がフエイルレジスタ７の第３，４，８，
９桁のビツトに入力された場合には、レジスタ８
ａの第３，４，８，９桁のビツトを“１”とし
て、他を“０”とし、上記フエイルレジスタ７の
出力とレジスタ８ａの出力とを同期させて直列に
ゲート回路Gaに入力することにより、上記フエ
イルレジスタ７からの他の回路の判定出力は、レ
ジスタ８ａの出力が“０”となつて、マスクする
ものであるため、上記被検査回路３ａの判定出力
のみを読み出すことができる。
他のレジスタ８ｂ〜８ｄとフエイルレジスタ７
との関係も同様である。
との関係も同様である。
このようにすることにより、被検査回路の品種
が異なつた場合においても、上記判定回路６ａ〜
６ｄとフエイルレジスタ７との関係を固定できる
ものとなり、検査装置のハードウエアの変更なし
に上記レジスタ８ａ〜８ｄのマスクパターンの変
更によるソフトウエアにより判定結果を得ること
ができる。
が異なつた場合においても、上記判定回路６ａ〜
６ｄとフエイルレジスタ７との関係を固定できる
ものとなり、検査装置のハードウエアの変更なし
に上記レジスタ８ａ〜８ｄのマスクパターンの変
更によるソフトウエアにより判定結果を得ること
ができる。
すなわち、判定出力数の異なるもの、ピン配置
の異なるものについて、マスクパターンの変更に
より任意の判定出力を得ることができるからであ
る。
の異なるものについて、マスクパターンの変更に
より任意の判定出力を得ることができるからであ
る。
したがつて、判定回路、マスク用レジスタの数
の範囲内の被検査回路の並列機能試験が可能とな
り、検査装置の汎用性を高めることができる。
の範囲内の被検査回路の並列機能試験が可能とな
り、検査装置の汎用性を高めることができる。
この判定結果の分離回路は、例えば、第２図に
示すような直流試験の判定結果にも適用できるも
のである。
示すような直流試験の判定結果にも適用できるも
のである。
測定条件設定回路１０により形成した直流試験
（直流リークテスト）信号を試験ユニツト９ａ〜
９ｄに入力して、スキヤニングリレー回路１１を
介して、順次被検査回路３ａ〜３ｄの直流試験を
行ない、その結果を前記フエイルレジスタ７の直
流判定出力部７′に入力するものである。
（直流リークテスト）信号を試験ユニツト９ａ〜
９ｄに入力して、スキヤニングリレー回路１１を
介して、順次被検査回路３ａ〜３ｄの直流試験を
行ない、その結果を前記フエイルレジスタ７の直
流判定出力部７′に入力するものである。
そして、上記各被検査回路３ａ〜３ｄに対応し
て設けたレジスタ（図示せず）を用いて、各被検
査回路３ａ〜３ｄの判定結果を分離して読み出す
ことができるものである。
て設けたレジスタ（図示せず）を用いて、各被検
査回路３ａ〜３ｄの判定結果を分離して読み出す
ことができるものである。
この発明は、前記実施例に限定されず、例えば
入力パターン信号用のデータバスと、期待値間の
データバスとを共通して、時分割により両者の信
号を伝送するものであつてもよい。
入力パターン信号用のデータバスと、期待値間の
データバスとを共通して、時分割により両者の信
号を伝送するものであつてもよい。
また、ランダムロジツク回路を同期させるため
の回路と、判定出力をフエイルレジスタ、及びマ
スク用のレジスタを用いて読み出す回路とは、そ
れぞれ単独に利用するものであつてもよい。
の回路と、判定出力をフエイルレジスタ、及びマ
スク用のレジスタを用いて読み出す回路とは、そ
れぞれ単独に利用するものであつてもよい。
第１図，第２図は、それぞれこの発明の一実施
例を示すブロツク図である。 １…パターン発生回路、２…クロツクパルス供
給回路、３ａ〜３ｄ…被検査回路、４ａ〜４ｄ…
初期値検出回路、５…クロツクパルス制御回路、
６ａ〜６ｄ…判定回路、７…フエイルレジスタ、
８ａ〜８ｄ…レジスタ、９ａ〜９ｄ…試験ユニツ
ト、１０…測定条件設定回路、１１…スキヤニン
グリレー回路。
例を示すブロツク図である。 １…パターン発生回路、２…クロツクパルス供
給回路、３ａ〜３ｄ…被検査回路、４ａ〜４ｄ…
初期値検出回路、５…クロツクパルス制御回路、
６ａ〜６ｄ…判定回路、７…フエイルレジスタ、
８ａ〜８ｄ…レジスタ、９ａ〜９ｄ…試験ユニツ
ト、１０…測定条件設定回路、１１…スキヤニン
グリレー回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の被検査機能回路に対して、入力パター
ン信号を供給するためのパターン発生手段と、被
検査機能回路の論理状態を検出するための検出手
段と、検出手段の出力により制御され、複数の被
検査機能回路に対して、それぞれ独立にタイミン
グ信号の印加、停止を行なうためのタイミング信
号供給手段とを含み、被検査機能回路の論理状態
が所定の状態に達することによつて、その被検査
機能回路へのタイミング信号の供給が停止される
ことにより、複数の被検査機能回路が、それぞれ
の所定の論理状態に設定されることを特徴とする
検査装置。 ２ 複数の被検査回路に対して、それぞれ独立に
タイミング信号の印加、停止を行なうためのタイ
ミング信号供給手段と、被検査回路の論理状態を
検出するための検出手段と、複数の被検査回路に
対して入力パターン信号を供給するためのパター
ン発生手段と、被検査回路の出力と期待値とを比
較するための判定手段とを含み、被検査回路の論
理状態が所定の状態に達することによつて、その
被検査回路へのタイミング信号の供給が停止され
ることにより、複数の被検査回路が、それぞれの
所定の状態に設定されることを特徴とする検査装
置。 ３ 複数の被検査回路に対して、それぞれ独立に
タイミング信号の印加、停止を行なうためのタイ
ミング信号供給手段と、被検査回路の論理状態を
検出するための検出手段と、複数の被検査回路に
対して入力パターン信号を供給するためのパター
ン発生手段と、被検査回路の出力と期待値とを比
較するための判定手段とを含み、被検査回路の論
理状態が所定の状態に達することによつて、その
被検査回路へのタイミング信号の供給が停止され
ることにより、複数の被検査回路が、それぞれの
所定の状態に設定され、その後で、上記パターン
発生手段と、上記判定手段とを用いた試験が行な
われることを特徴とする検査方法。 ４ 上記入力パターン信号は、同時に複数の被検
査回路に供給されることを特徴とする特許請求の
範囲第３項記載の検査方法。 ５ 上記複数の被検査回路は、上記試験を行なう
にあたつてのそれぞれの初期状態に設定されるこ
とを特徴とする特許請求の範囲第３項又は第４項
記載の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7675379A JPS562045A (en) | 1979-06-20 | 1979-06-20 | Inspection unit for random logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7675379A JPS562045A (en) | 1979-06-20 | 1979-06-20 | Inspection unit for random logic circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030352A Division JPS60216279A (ja) | 1985-02-20 | 1985-02-20 | 検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS562045A JPS562045A (en) | 1981-01-10 |
| JPS6136260B2 true JPS6136260B2 (ja) | 1986-08-18 |
Family
ID=13614343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7675379A Granted JPS562045A (en) | 1979-06-20 | 1979-06-20 | Inspection unit for random logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS562045A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214732A (ja) * | 1984-04-05 | 1985-10-28 | Grelan Pharmaceut Co Ltd | 外用貼付剤 |
| JPS61187674A (ja) * | 1985-02-15 | 1986-08-21 | Fujitsu Ltd | バ−ンイン処理装置 |
| JP2688821B2 (ja) * | 1988-04-08 | 1997-12-10 | 東陶機器株式会社 | 制御回路の機能検査方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122446A (en) * | 1976-04-07 | 1977-10-14 | Fujitsu Ltd | Circuit tester |
-
1979
- 1979-06-20 JP JP7675379A patent/JPS562045A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122446A (en) * | 1976-04-07 | 1977-10-14 | Fujitsu Ltd | Circuit tester |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS562045A (en) | 1981-01-10 |
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